TWI423271B - 抗硫化的晶片電阻及其製法 - Google Patents

Description

抗硫化的晶片電阻及其製法

本發明係關於晶片電阻，且明確地說，係關於抗硫化的晶片電阻。

大部分厚膜晶片電阻及部分薄膜電阻中的終端電極係由以銀為基礎的金屬陶瓷(cermet)所製成。金屬銀具有下面數項有利的特性，其包含高導電性以及在空氣中鍛燒以銀為基礎的金屬陶瓷時的優良的氧化免疫性。不幸的是金屬銀也有缺點。其一缺點係金屬銀非常容易受到硫及硫化合物的影響。因此，銀會構成非導體的硫化銀，從而會在該等以銀為基礎的電阻終端中造成開路。前面所述的失效機制稱為硫化現象或是硫化。

圖2中所示的是一先前技術之非抗硫化的厚膜晶片電阻。其係由下面所組成：一隔離基板1；以銀為基礎的上終端電極2；以銀為基礎的下電極3；一電阻性元件4；一選配的保護層5；一外部保護層6；鍍鎳層7；以及一鍍覆完製層(通常為錫)8。每一個上電極2均會被下面鄰接層覆蓋：(a)外部保護覆層6(玻璃或聚合物)，以及(b)鍍鎳層7與完製層8。問題為來自其中一側的非金屬覆層6以及來自另一側的鍍覆金屬層7、8彼此的黏著性非常差。其會在它們之間造成一小間隙，並且會導致周遭空氣侵入銀電極2的表面。倘若周遭空氣包含硫化合物的話，那麼，該 等銀電極在一段時間之後將會遭到破壞。這便係晶片電阻商品經常會在自動車輛與工業應用中失效的原因。

會使用到兩種已知的方式來防止發生該硫化現象。其中一種方法涉及利用另一種抗硫的貴金屬(金、銀鈀合金、...等)來取代或包覆銀。第二種方法則係防止該等以銀為基礎的終端接觸周遭空氣(即密封該等終端)。

第一種方法的缺點包含抗硫化貴金屬的價格昂貴、抗硫化貴金屬的導電係數低於金屬銀、以及非銀終端與被設計成配合銀終端來使用的厚膜電阻油墨可能的不相容性。

根據先前技術的第二種方法(舉例來說，參見美國專利第7,098,768號，本文以引用的方式將其完整併入)係由加入下面兩層所組成：輔助上電極9(圖3)以及最上方的外覆層6’。輔助上電極9會完全覆蓋每一個以銀為基礎的上電極2，並且會部分重疊該外部保護覆層6。最上方的外覆層6’會覆蓋該電阻的中間部分，並且會重疊輔助上電極9。

於此一配置中，該等輔助上電極應該既可鍍覆(具導電性)且為抗硫化。此材料的範例包含具有碳填充劑或鹼金屬填充劑之以聚合物為基礎的厚膜油墨、或是具有鹼金屬填充劑的燒結型厚膜油墨。使用輔助上電極的缺點包含：具有碳或鹼金屬填充劑之以聚合物為基礎的材料的低導電係數以及不良的可鍍覆性；當使用燒結型油墨作為輔助上電極時的可能阻值偏移；小尺寸(長度為1mm以及1mm以下)電阻的實施會有問題，其中，會難以保持在該終端中彼此重疊的多層之間的位置關係；以及會增加電阻厚度。

因此，需要一種抗硫化的改良晶片電阻。

所以，本發明的一主要目的、特點、觀點、或是優點便係改良先前技術，用以解決晶片型電阻的硫化現象。

本發明的另一目的、特點、或是優點係提供一種抗硫化的晶片電阻，其並不需要一額外保護層，該額外保護層會增加該晶片電阻的厚度，使其超過一標準(非抗硫化的)晶片電阻的厚度。

本發明的又一目的、特點、或是優點係一種可應用至所有尺寸的晶片電阻的配置或設計，包含引入一額外保護層用以和相鄰層牢靠重疊而可能產生問題的最小尺寸晶片電阻。

本發明的再一目的、特點、或是優點係提供一種晶片電阻，其並不具有和在先前技術中所發現到的額外保護層相關聯的限制，例如(a)導電性、(b)非銀、(c)適合在低溫沉積。符合此等必要條件的材料(舉例來說，以聚合物為基礎的碳油墨)會具有有限的可鍍覆性。

因此，本發明的再一目的、特點、或是優點係提供一種具有良好可鍍覆性之終端的抗硫化的晶片電阻。

參考本申請案的其它部份會更明白本發明的進一步目的、特點、觀點、以及優點。從說明書以及後面的申請專利範圍中便會明白本發明的該些及/或其它目的、特點、觀點、或是優點中一或多者。

根據本發明的其中一項觀點，一晶片電阻包含：易受硫化影響的複數個上終端電極，它們係位於被安置在一絕緣基板上方的一電阻性元件的相對側上；以及一外部非導體保護覆層，其係位於該電阻性元件上方。有至少一導體金屬鍍覆層，其會覆蓋該絕緣基板的相對面側以及該等易受硫化影響的頂終端電極的一部分，該金屬鍍覆層會藉由一事先施加的金屬層而黏著至該等易受硫化影響的終端電極以及該外部非導體保護覆層的相鄰邊緣。

根據本發明的另一項觀點，提供一種在一晶片電阻中防止硫化的方法，該晶片電阻具有：易受硫化影響的上終端電極，它們係位於被安置在一絕緣基板上方的一電阻性元件的相對側上；一外部非導體保護覆層，其係位於該電阻性元件上方；以及至少一導體金屬鍍覆層，其會覆蓋該絕緣基板的相對面側以及該等易受硫化影響的頂終端電極的一部分。該方法會密封該等終端電極，避免與外部環境接觸。該密封可藉由在該等終端電極的外露頂部分上方以及該外部非導體保護覆層的相鄰邊緣上方重疊該金屬鍍覆層來實施，或者密封該等終端電極包括在施加該金屬鍍覆層之前先調教(moralizing)該外部非導體保護覆層的相鄰邊緣。

根據本發明的另一項觀點，會藉由下面的過程來形成一晶片電阻：在一具有複數個面側的絕緣基板的頂端形成頂終端電極以及一電阻性元件；在該電阻性元件以及該等頂終端電極的相鄰部分上方形成一非導體外部保護覆層； 遮罩該外部保護覆層的一中間部分；藉由濺鍍來金屬化該外部保護覆層的邊緣；藉由濺鍍或是藉由導體油墨塗敷來金屬化該基板的複數個面側；移除該遮罩；在該外部保護覆層的該等已金屬化邊緣及該基板的複數個面側上鍍鎳；以及在該鍍鎳層上方放置一完製層。

根據本發明的另一項觀點，一晶片電阻包含：一絕緣基板，其具有一頂表面、一相對的底表面、以及複數個相對面表面；頂終端電極，它們係形成在該基板的該頂表面上；底電極，它們係形成在該基板的該底表面上；一電阻性元件，其係被定位在該等頂終端電極之間，並且會部分重疊該等頂終端電極；一外部保護覆層，其會部分覆蓋該等頂終端電極，其中，該外部保護覆層的邊緣會藉由鍍覆而被活化用以幫助達成覆蓋目的；一鍍鎳層，其會覆蓋該基板的該等面表面、該等頂電極與底電極，以及重疊該外部保護覆層的邊緣，從而密封下方的頂終端電極，避免其與周遭的大氣接觸。

為更瞭解本發明，現在將詳細說明一種特定設備及其製法。應該瞭解的係，這僅係本發明可採用的其中一種形式。熟習本技術的人士所顯知的各種變化均包含在本發明內。

本發明關於一種晶片電阻(圖1)，其包括：一絕緣基板11；頂終端電極12，它們係形成在使用以銀為基礎之金屬 陶瓷的基板的頂表面上；底電極13；電阻性元件14，其係位於頂終端電極12之間並且會部分重疊它們；選配的內部保護覆層15，其會完全或部分覆蓋電阻性元件14；外部保護覆層16，其會完全覆蓋該內部保護覆層15並且會部分覆蓋頂終端電極12；鍍鎳層17，其會覆蓋該基板的面側、頂電極12與底電極13，並且會部分重疊外部保護覆層16；完製鍍覆層18，其會覆蓋鎳層17。

因為會在進行鍍鎳處理之前讓外部保護層16的邊緣為可鍍覆的關係，鎳層17與外部保護層16的重疊會具有密封特性。因此，不需要使用專屬的保護層，銀終端電極便會被密封。該等銀終端電極係藉由賦予該鍍鎳層一保護功能而被密封，該鍍鎳層通常係在標準(非抗硫的)晶片電阻的終端中作為該等銀電極與該完製金屬化層(通常為錫層)之間的擴散與溶出屏障。

讓類似保護層16的介電材料為可鍍覆的數種可能方式包含但並不受限於：藉由施加導體材料(金屬濺鍍、金屬的化學沉積、...等)或是藉由改變其結構(藉由加熱來對聚合物進行碳化、...等)來活化它。

圖4所示的係一種製程，其中會使用金屬濺鍍來活化該外部保護覆層16的邊緣。一合宜的金屬(舉例來說，鎳鉻合金)會被濺鍍在外部保護覆層16之上，使其未被遮罩19覆蓋的邊緣為可鍍覆。於接下來的鍍覆過程期間，已濺鍍的金屬化層不僅會讓鎳鍍覆銀終端12、13以及基板11的面表面11’，還會讓鎳延伸至外部保護覆層16的邊緣以 密封下方的銀電極12。鎳層及外部保護覆層16的已金屬化邊緣之間的良好黏著性會確保銀電極12的良好密封效果。

圖5所示的係濺鍍製程的第二種施行方式。濺鍍係從晶片電阻的頂側處來實施，其並不會遮罩該外部保護覆層16，但是利用極低的濺鍍強度。所生成的不良金屬化層雖然有助於鍍覆該外部保護覆層邊緣，但是由於機械性磨損的關係，會在電鍍槽中非常快速地劣化。所以，並不會形成整個頂表面的固體金屬化層。

圖6所示的係濺鍍製程的第三種施行方式。濺鍍係從堆疊晶片的面側處來實施，其會遮罩或不遮罩外部保護覆層16，且濺鍍的強度非常高，足以穿入該等相鄰堆疊晶片之間的間隙之中，並且會確保晶片頂側的極端部分的金屬化作用。堆疊晶片間的間隙會存在係因為被外部保護覆層16覆蓋的晶片中間部分比終端區域還厚。

在先前技術中(圖2與圖3)，因為鍍鎳層7與保護覆層6(圖2)及6’(圖3)之邊緣的不良黏著的關係，鎳層7並無法充當一銀保護元件。

為保護該等易受硫化影響的電極，本發明賦予該鍍鎳層具有保護層的功能，該鍍鎳層通常係在標準(非抗硫的)晶片電阻的終端中作為銀電極與該完製金屬化層(通常為錫層)之間的擴散與溶出屏障。為達此目的，一合宜的金屬(舉例來說，鎳鉻合金)會配置在外部保護覆層的邊緣(位於銀電極的旁邊)之上，用以讓該些邊緣為可鍍覆。其不僅會讓 鎳鍍覆銀電極，還會讓鎳延伸至外部保護覆層的邊緣以密封下方的銀電極。

此方式的優點包含不需要用到任何額外的保護層。所以，晶片電阻的厚度會與標準(非抗硫的)晶片電阻的厚度相同。此外，該配置還可應用至所有尺寸的晶片，包含最小尺寸的晶片電阻，因為並不需要一額外的保護層。此外，該等終端還會保有良好的可鍍覆性。

製造過程

本發明還關於製造該晶片電阻的方法。圖7所示的便係本發明的一製造過程的一實施例。在步驟20中，會實施該等頂終端電極12與底終端電極13的成形。接著，在步驟21中，會實施電阻性元件14的成形。接著，在步驟22中，可能會實施選配的內部保護覆層15的成形。當然，此步驟係選配而非必要的步驟。接著，在步驟23中，會實施外部保護覆層16的成形。在步驟24中，可能會藉由遮罩19來對外部保護覆層的中間部分實施選配的遮罩作業。在步驟25中，會實施外部保護覆層16之邊緣的活化(舉例來說，藉由圖4至6中所示的金屬濺鍍)。在步驟26中，會實施基板11之面側11’的活化(舉例來說，藉由金屬濺鍍或是藉由導體油墨塗敷)。在步驟27中，若有使用該選配遮罩的話，則會實施該選配遮罩的移除。在步驟28中，會實施鍍覆(較佳的係使用鎳或鎳合金)。在步驟29中，會對該鍍覆層進行完製。雖然本文依照一次序提出該等步驟，不過，若適當的話亦可改變該等步驟的順序。舉例來 說，必要時，可以改變頂終端電極12、底終端電極13、以及電阻14的成形順序。

步驟25藉由密封該等易受硫化影響的終端，讓晶片電阻對內含在周遭環境中的硫具有耐受的能力。因此，本文已經揭示一種用於抗硫化的晶片電阻的方法與設計。本發明涵蓋各種變化例，其包含材料類型的變化、步驟順序的變化(不論是否實施選配步驟)、以及落在本發明的精神與範疇內的其它變化、替代、以及選配項目。

1‧‧‧隔離基板

2‧‧‧上電極

3‧‧‧下電極

4‧‧‧電阻性元件

5‧‧‧保護層

6‧‧‧外部保護層

6’‧‧‧外覆層

7‧‧‧鍍鎳層

8‧‧‧鍍覆完製層

9‧‧‧輔助上電極

11‧‧‧絕緣基板

11’‧‧‧基板的面表面

12‧‧‧頂終端電極

13‧‧‧底終端電極

14‧‧‧電阻性元件

15‧‧‧內部保護覆層

16‧‧‧外部保護覆層

17‧‧‧鍍鎳層

18‧‧‧完製鍍覆層

19‧‧‧遮罩

圖1所示的係根據本發明其中一項觀點的一設計的實質放大剖面圖。

圖2所示的係一先前技術(非抗硫化的)電阻的實質放大剖面圖。

圖3和圖2雷同，不過所示的係一先前技術的抗硫化電阻。

圖4所示的係根據本發明其中一項觀點以製造圖1之電阻的方法的剖面示意圖。

圖5所示的係使用低強度濺鍍的金屬化製程(沒有遮罩)來製造一電阻的方法的剖面示意圖。

圖6所示的係使用超高強度濺鍍(有遮罩或沒有遮罩)來製造一電阻的方法的剖面示意圖。

圖7所示的係示範本發明的一製造過程的一實施例的流程圖。

11‧‧‧絕緣基板

12‧‧‧頂終端電極

13‧‧‧底終端電極

14‧‧‧電阻性元件

15‧‧‧內部保護覆層

16‧‧‧外部保護覆層

17‧‧‧鍍鎳層

18‧‧‧完製鍍層

Claims (14)

1. 一種抗硫化的晶片電阻，其包括：易受硫化影響的上終端電極，它們係位於被安置在一絕緣基板上方的一電阻性元件的相對側上；一外部非導體保護覆層，其重疊該電阻性元件的至少一部分，至少一均勻的第一導體金屬鍍覆層，其覆蓋該絕緣基板的相對面側、該等易受硫化影響的頂終端電極的一部分以及該外部非導體保護覆層的相對側，其中該均勻的第一導體金屬鍍覆層黏著至該等易受硫化影響的終端電極以及藉由濺鍍所施加的預先施加的金屬化層所鍍成的該外部非導體保護覆層的邊緣。
2. 如申請專利範圍第1項之晶片電阻，其進一步包括一位於該第一金屬鍍覆層上方的第二金屬鍍覆層，其黏著至該等終端電極。
3. 如申請專利範圍第1項之晶片電阻，其進一步包括將該第一金屬鍍覆層和第二金屬鍍覆層重疊在該外部非導體保護覆層的該等相鄰邊緣的一部分上方。
4. 如申請專利範圍第3項之晶片電阻，其中，該已金屬化邊緣與重疊結果有效地密封該等終端電極。
5. 如申請專利範圍第4項之晶片電阻，其中，該密封防止該等終端電極發生硫化現象。
6. 如申請專利範圍第1項之晶片電阻，其中，該晶片電阻係一厚膜晶片電阻。
7. 如申請專利範圍第1項之晶片電阻，其中，該晶片電阻係一薄膜晶片電阻。
8. 如申請專利範圍第1項之晶片電阻，其中，該等終端電極包括銀。
9. 一種在一晶片電阻中防止硫化的方法，該晶片電阻具有：易受硫化影響的上終端電極，它們係位於被配置在一絕緣基板上的一電阻性元件的相對側上；一外部非導體保護覆層，其係位於該電阻性元件上方；以及一均勻的導體金屬鍍覆層，其覆蓋該絕緣基板的相對面側以及該等易受硫化影響的上終端電極的一部分；該方法包括：密封該等易受硫化影響的上終端電極，避免其與外部環境接觸，其中，密封該等易受硫化影響的上終端電極的步驟包括：在該等易受硫化影響的上終端電極的外露頂部分上方以及該外部非導體保護覆層的相鄰邊緣上方重疊該金屬鍍覆層；其中，密封該等易受硫化影響的上終端電極的步驟進一步包括：在施加該金屬鍍覆層之前，形成在該外部非導體保護覆層上的已金屬化邊緣，以及將該金屬鍍覆層黏著到該已金屬化邊緣與該等易受硫化影響的終端電極的部分。
10. 一種晶片電阻，其係以申請專利範圍第9項之方法所製成。
11. 一種晶片電阻，其係以下述方法所製成，該方法包 括：在一具有數個面側的絕緣基板的頂端上形成頂終端電極以及一電阻性元件；在該電阻性元件以及該等頂終端電極的相鄰部分上方形成一非導體外部保護覆層；遮罩該外部保護覆層的一中間部分；藉由濺鍍來金屬化該外部保護覆層的邊緣和該等頂終端電極的部分；藉由濺鍍或是藉由導體油墨塗敷來金屬化該基板的數個面側；移除該遮罩；在該外部保護覆層的該等已金屬化邊緣、該等頂終端電極的部分及該基板的數個面側上鍍鎳；以及在該鍍鎳層上方放置一完製層。
12. 一種晶片電阻，其包括：一絕緣基板，其具有一頂表面、一相對的底表面、以及數個相對面表面；頂終端電極，它們係形成在該基板的該頂表面上；底終端電極，它們係形成在該基板的該底表面上，其中，該等頂終端電極與底終端電極係由一易受硫化影響的材料所構成；一電阻性元件，其係被定位在該等頂終端電極之間，並且會部分重疊該等頂終端電極；一外部保護覆層，其部分覆蓋該等頂終端電極； 其中，該外部保護覆層的邊緣和該等頂終端電極的部分藉由鍍覆而被金屬化以幫助達成覆蓋目的；一鍍鎳層，其覆蓋該基板的該等面表面、該等頂終端電極與底終端電極的部分，以及重疊該外部保護覆層的已金屬化邊緣，從而密封下方的頂終端電極，而避免其與周遭的大氣接觸。
13. 如申請專利範圍第12項之晶片電阻，其進一步包括一內部保護覆層，其至少部分覆蓋該電阻性元件；且其中，該外部保護覆層完全覆蓋該內部保護覆層。
14. 如申請專利範圍第12項之晶片電阻，其中，該易受硫化影響的材料包括銀。