KR20120060541A - 칩 저항기 및 그 제조 방법 - Google Patents

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KR20120060541A
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토시히로 하나무라
시게루 캄바라
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삼성전기주식회사
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Abstract

본 발명은 칩 저항기 및 그 제조 방법에 관한 것으로, 본 발명의 일 실시예에 따른 칩 저항기는 절연 기판 상에 형성된 저항체; 저항체의 양단 영역에 전기적으로 접속되고, 상기 저항체의 양단 영역을 각각 덮도록 형성된 제1 전극 및 제2 전극; 제1 전극 및 제2 전극 위에서, 상기 제1 전극과 제2 전극 사이의 노출된 부분을 덮도록 형성된 외부 보호층; 및 절연 기판의 양단 및 측면을 덮도록 ㄷ자 형태로 형성되며, 상기 보호층에 인접한 도금층;을 포함한다.

Description

칩 저항기 및 그 제조 방법{THE CHIP RESISTER AND METHOD FOR MANUFACTURE THEREOF}
본 발명은 칩 저항기 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 칩 저항기의 저항체의 전기적 특성을 확보하고, 제조 비용을 감소시킬 수 있는 칩 저항기 및 그 제조 방법에 관한 것이다.
일반적으로 전자 부품에 사용되는 칩 저항기는 저항체의 두께에 따라 후막 칩 저항기와 박막칩 저항기가 있다.
칩 저항기는 정밀 저항을 구현하는 데에 적합하며, 캠코더, 디지털 카메라 자동차 등 다양한 전자 부품에서 수요가 확대되고 있다.
이러한 박막 칩 저항기의 경우 니켈크롬(NiCr) 등의 재료를 스퍼터링(Sputtering)이나 증착 공정 등을 통해 절연 기판에 저항체를 형성하고, 상기 저항체에 연결되며 상기 절연 기판의 양측 단면에 형성되는 ㄷ자 형태의 측면 단자부를 구비할 수 있다.
종래 칩 저항기는 절연 기판과 상기 절연 기판 양단에 형성된 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극 및 제2 전극에 연결된 저항체, 상기 저항체를 보호하는 내부 보호층과 외부 보호층과 절연기판의 외부를 둘러싸는 도금층으로 구성되었다.
상기 외부 보호층은 유리 또는 폴리머(polymer)로 구성되며 이후 도금층에 의하여 덮이도록 형성될 수 있다. 이 경우 외부 보호층과 도금층은 상호 접착성이 약하다. 그 때문에 코팅부와 도금층의 사이에 작은 간격이 형성되게 할 수 있고, 그에 따라 제1 전극 및 제2 전극이 부분적으로 노출되어 은을 포함하는 전극은 산화될 수 있다.
특히, 주위 공기가 H2S와 같은 유황 화합물을 포함하는 경우 은 전극은 유황 황화물에 의하여 파괴되어 칩 저항기가 손상될 수 있다.
종래 이러한 황화 현상을 방지하기 위한 한가지 방법으로, 내 유황성을 가지는 금속으로 제1 전극 및 제2 전극을 형성하였다. 즉 귀금속에 해당하는 Au, Ag, Pd 및 이들의 합금을 사용하였다.
또한, 이러한 황화 현상을 방지하기 위한 또 다른 방법으로는 전극이 주위 공기와 접촉하지 않도록 단자를 밀봉하는 것이었다.
종래 기술에 의하는 경우 귀금속을 사용하기 때문에 제조 비용이 증가하였고, 단자를 밀봉하는 경우 도금층과 보호층 사이의 충분한 접촉력을 확보하기 어렵고 두꺼운 저항체를 형성하게 되는데 이에 따라 저항체의 두께가 지나치게 증가하여 칩의 설계에 있어서 어려움이 많았다.
본 발명의 목적은 내부 전극의 손상을 방지하면서 칩의 전기적 특성을 확보할 수 있고, 더 나아가 칩의 내구성을 확보하며 제조 비용을 감소할 수 있는 칩 저항기 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 칩 저항기는 절연 기판 상에 형성된 저항체; 저항체의 양단 영역에 전기적으로 접속되고, 상기 저항체의 양단 영역을 각각 덮도록 형성된 제1 전극 및 제2 전극; 제1 전극과 제2 전극 사이의 노출된 부분을 덮도록 형성된 외부 보호층; 및 절연 기판의 양단 및 측면을 덮도록 ㄷ자 형태로 형성되며, 상기 외부 보호층에 인접한 도금층;을 포함한다.
상기 외부 보호층과 도금층의 경계면 아래에 제1 전극 및 저항체 또는 제2 전극 및 저항체가 있을 수 있다.
상기 제1 전극 및 제2 전극 하부에 형성되며, 상기 저항체의 양단 영역이 노출되도록 형성된 내부 보호층을 더 포함할 수 있다.
상기 제1 전극 및 제2 전극 상부에 형성되며, 상기 제1 전극과 제2 전극 사이의 노출된 부분을 덮도록 형성된 내부 보호층을 더 포함할 수 있다.
상기 제1 전극 및 제2 전극 중 하나 이상은 은(Ag) 또는 팔라튬(Pd)를 포함하는 은(Ag)으로 이루어질 수 있다.
상기 도금층은, 절연 기판 상에 형성되며 주석을 포함하는 제1 도금층; 및 제1 도금층 위에 형성되며 니켈을 포함하는 제2 도금층;을 포함할 수 있다.
상기 저항체가 제1 전극 또는 제2 전극과 오버랩(overlap)되는 길이는 칩 저항기 길이의 20% 이상일 수 있다.
상기 저항체의 길이가 칩 저항기 전체 길이의 75%이상일 수 있다.
본 발명의 다른 실시예에 따른 칩 저항기 제조 방법은 절연 기판을 마련하는 단계; 절연 기판 위에 저항체를 형성하는 단계; 저항체의 양단 영역을 덮도록 제1 전극 및 제2 전극을 형성하는 단계; 제1 전극과 상기 제2 전극 사이에 노출된 부분을 덮도록 형성된 외부 보호층을 형성하는 단계; 및 절연 기판의 양단과 측면을 둘러싸도록 ㄷ자 형상을 가지며, 상기 보호층에 인접한 도금층을 형성하는 단계;를 포함한다.
상기 제1 전극 및 제2 전극을 형성하는 단계 이전에, 저항체의 위에 상기 양단 영역이 노출되도록 내부 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 전극 및 제2 전극을 형성하는 단계 이후에, 제1 전극 및 제2 전극 위에 제1 전극과 제2 전극 사이의 노출된 부분을 덮도록 형성된 내부 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 전극 및 제2 전극 중 하나 이상은 은(Ag) 또는 팔라튬(Pd)를 포함하는 은(Ag)으로 이루어질 수 있다.
상기 도금층을 형성하는 단계는, 절연 기판 상에 주석을 포함하는 제1 도금층을 형성하는 단계; 및 제1 도금층 상에 니켈을 포함하는 제2 도금층을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따르면 고가의 귀금속을 쓰지 않고도 황화 현상에 의하여 전극이 단락되어 칩 저항기가 단선되는 현상을 방지할 수 있다.
그리고, 본 발명의 경우 저항체의 길이 및 유효 면적을 크게 할 수 있기 때문에 칩 저항기의 전기적 특성이 향상된다.
또한 저항체를 가장 먼저 인쇄하기 때문에 저항체의 인쇄 균일성 및 산포를 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 칩 저항기 제조방법을 나타내는 공정별 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 칩 저항기 제조방법을 나태는 공정별 단면도이다.
도 3은 본 발명의 실시예에 따른 칩 저항기를 나타내는 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하에서는, 도면을 참조하여 본 발명의 일 실시예에 따른 칩 저항기 제조 방법에 대하여 설명한다.
도 1의 (a) 내지 (e)는 본 발명의 제1 실시예에 따른 칩 저항기 제조방법을 설명하기 위한 공정별 단면도이다.
도 1의 (a)를 참조하면, 절연 기판(10)을 마련하고, 상기 절연 기판(10) 상에 저항체(20)를 형성한다. 상기 저항체(20)는 절연 기판(10) 위에 형성되어 양측 단부의 일부분이 노출되도록 형성될 수 있다.
상기 저항체(20)는 이에 제한되는 것은 아니나 니켈크롬(NiCr)과 같은 물질을 포함할 수 있고, 상기 저항체는 저항 페이스트가 절연 기판(10) 위에 도포되어 형성되며, 피크 온도 850°C의 온도에서 소성될 수 있다.
도 1의 (b)를 참조하면, 상기 저항체(20) 위에 상기 저항체(20)의 양단 영역이 노출되도록 내부 보호층(30)을 형성한다. 상기 내부 보호층(30)은 스퍼터링 (sputtering)이나, 화학적 증착 방법과 같은 방법에 의해 제조될 수 있고, 유리 또는 폴리머(polymer)를 포함할 수 있다.
상기 내부 보호층(30)은 상기 저항체(20) 위에 형성되며 상기 저항체(20)의 양단 영역이 노출되도록 형성될 수 있다. 상기 저항체(20)의 양단 영역에 전극이 형성되어 전기적으로 연결될 수 있다.
도 1의 (c)를 참조하면, 상기 저항체(20)의 양단 영역과 내부 보호층(30)의 양단 영역을 덮도록 제1 전극(41) 및 제2 전극(43)이 형성될 수 있다. 상기 제1 전극(41)과 제2 전극(43)은 저항체(20)의 양단 영역에 형성되어 저항체(20)를 전기적으로 연결할 수 있다.
상기 제1 전극(41) 및 제2 전극(43) 중 하나 이상은 은(Ag) 또는 팔라듐(Pd)을 포함하는 은(Ag)으로 이루어질 수 있다.
상기 제1 전극(41) 및 제2 전극(43)은 은 또는 팔라듐을 포함하는 은으로 이루어진 전극 페이스트를 도포하여 형성되며, 상기 전극 페이스트는 본 발명의 일 실시예에 따르면 750°C 내지 850°C에서 소성 될 수 있다.
또한, 상기 전극은 저항체와 동시에 소성될 수도 있고, 개별적으로 소성될 수도 있다.
본 발명의 일 실시예에 따르면 상기 제1 전극(41) 및 제2 전극(43)은 하부에 저항체(20)가 오버랩(overlap) 되도록 형성되기 때문에 전극의 일부분이 단락되더라도 저항체는 그대로 연결되어 칩 저항기가 단선되는 것을 방지할 수 있다.
또한, 제1 전극(41) 및 제2 전극(43)을 형성하면서 동시에 절연 기판의 하부 양단에 하부 제1 전극(미도시) 및 하부 제2 전극(미도시)을 형성할 수 있다.
도 1의 (d)를 참조하면, 상기 제1 전극(41) 및 제2 전극(43) 상부에 제1 전극의 일부분과 제2 전극의 일부분을 모두 덮도록 외부 보호층(35)를 형성할 수 있다.
도 1의 (e)를 참조하면, 상기 외부 보호층(35)을 형성한 뒤에 상기 절연 기판(10)의 측면과 양쪽 단부를 덮도록 ㄷ자 형상의 도금층을 형성할 수 있다.
상기 도금층은 제1 전극(41), 제2 전극(43), 하부 제1 전극 및 하부 제2 전극을 모두 덮도록 형성될 수 있다. 그리고, 상기 도금층은 보호층에 인접하도록 형성될 수 있다.
여기서 인접하도록 형성된다는 것은 도금층이 보호층을 덮는 형태로 형성될 수도 있고, 도금층과 보호층 사이의 소정의 간격만큼 이격되도록 형성될 수도 있다는 것을 의미한다.
상기 도금층은 기판에 인접한 제1 도금층(51)과 상기 제1 도금층(51) 위에 형성된 제2 도금층(53)을 포함할 수 있다. 그리고 도금층은 내산성 및 내열성이 우수한 물질로 이루어질 수 있고, 본 발명의 일 실시예에 따르면 상기 제1 도금층(51)은 주석(Sn)으로 이루어질 수 있으며, 제2 도금층은 니켈(Ni)로 이루어진 도금층일 수 있다.
따라서, 본 발명의 일 실시예에 따르면 외부 보호층과 도금층은 서로 인접해 있기 때문에 전극층이 외부 기체에 노출되지 않도록 형성될 수 있으며, 상기 외부 보호층과 도금층 경계면 아래에는 전극과 저항체가 형성될 수 있다. 따라서, 전극이 단락된다 할지라도 전극 하부는 저항체와 전극의 연결은 유지될 수 있어 칩 저항기의 단선을 방지할 수 있다.
또한, 본 발명의 칩 저항기는 다른 방식으로도 형성될 수 있는데, 도 2의 (a) 내지 (e)는 본 발명의 제2 실시예에 따른 칩 저항기 제조방법을 설명하기 위한 공정별 단면도이다.
도 2의 (a)를 참조하면, 절연 기판(10)을 마련하고, 상기 절연 기판(1) 상에 저항체(20)를 형성한다. 상기 저항체(20)는 절연 기판(10) 위에 형성되어 양측 단부가 일부분 노출되도록 형성될 수 있다.
상기 저항체(20)는 이에 제한되는 것은 아니나 니켈크롬을 포함하는 물질로 이루어질 수 있고, 상기 저항체는 저항 페이스트가 절연 기판(10) 위에 도포되어 형성되며, 피크 온도 850°C의 온도에서 소성될 수 있다.
도 2의 (b)를 참조하면, 상기 저항체(20)의 양단 영역을 덮도록 제1 전극(41) 및 제2 전극(43)이 형성될 수 있다. 상기 제1 전극(41)과 제2 전극(43)은 저항체(20)의 양단 영역에 형성되어 저항체(20)를 전기적으로 연결할 수 있다.
상기 제1 전극(41) 및 제2 전극(43) 중 하나 이상은 은(Ag) 또는 팔라듐(Pd)을 포함하는 은(Ag)으로 이루어질 수 있다.
상기 제1 전극(41) 및 제2 전극(43)은 은 또는 팔라듐을 포함하는 은으로 이루어진 전극 페이스트를 도포하여 형성되며, 상기 전극 페이스트는 본 발명의 일 실시예에 따르면 750°C 내지 850°C에서 소성 될 수 있다.
또한, 상기 전극은 저항체와 동시에 소성될 수도 있고, 개별적으로 소성될 수 있다.
본 발명의 일 실시예에 따르면 상기 제1 전극(41) 및 제2 전극(43)은 하부에 저항체(20)가 길게 오버랩(overlap) 되도록 형성되기 때문에 저항체 위에 형성된 전극의 일부분이 단락 되더라도 저항체와 전극은 그대로 연결될 수 있다.
또한, 제1 전극(41) 및 제2 전극(43)을 형성하면서 동시에 절연 기판의 하부 양단에 하부 제1 전극(미도시) 및 하부 제2 전극(미도시)을 형성할 수 있다.
도 2의 (c)를 참조하면, 상기 저항체(20) 위에 상기 저항체(20)의 양단 영역이 노출되도록 내부 보호층(31)을 형성할 수 있다. 상기 내부 보호층은 제1 전극(41) 및 제2 전극(43)을 형성하기 전에 형성할 수 있고, 또한 제1 전극(41) 및 제2 전극(43)을 형성하고 난 후에 형성할 수 있다.
상기 내부 보호층(31)은 스퍼터링 (sputtering)이나, 화학적 증착 방법과 같은 방법에 의해 제조될 수 있고, 이에 제한되는 것은 아니나 유리 또는 폴리머(polymer)를 포함할 수 있다.
상기 내부 보호층(31)은 제1 전극 일부분과 제2 전극의 일부분을 모두 덮도록 형성될 수 있으며, 내부에 형성된 저항체(20)가 외부로 노출되지 않게 할 수 있다.
도 2의 (d)를 참조하면, 상기 제1 전극(41) 및 제2 전극(43) 상부에 제1 전극의 일부분과 제2 전극의 일부분을 모두 덮도록 외부 보호층(35)를 형성할 수 있다. 상기 외부 보호층은 스퍼터링 또는 증착법에 의하여 형성될 수 있으며, 상기 외부 보호층 위에 또는 인접하게 이후 니켈 및 주석과 같은 도금층이 형성될 수 있으며, 저항체와 내부에 형성된 전극을 보호하도록 형성될 수 있다.
도 2의 (e)를 참조하면, 상기 외부 보호층(35)을 형성한 뒤에 상기 절연 기판(10)의 측면과 양쪽 단부를 덮도록 ㄷ자 형상의 도금층을 형성할 수 있다.
상기 도금층은 제1 전극(41), 제2 전극(43), 하부 제1 전극 및 하부 제2 전극을 모두 덮도록 형성될 수 있다. 그리고, 상기 도금층은 외부 보호층에 인접하도록 형성될 수 있다.
상기 도금층은 기판에 인접한 제1 도금층(51)과 상기 제1 도금층(51) 위에 형성된 제2 도금층(53)일 수 있다. 그리고 도금층은 내산성 및 내열성이 우수한 물질로 이루어질 수 있고, 본 발명의 일 실시예에 따르면 상기 제1 도금층(51)은 주석(Sn)으로 이루어질 수 있으며, 제2 도금층은 니켈(Ni)로 이루어진 도금층일 수 있다.
상기와 같은 방법에 의해 형성된 본 발명의 실시예에 따른 칩 저항기는 다음과 같은 특징을 갖는다.
도 1의 (e) 및 도 2의 (e)를 참조하면, 본 발명의 일 실시예에 따른 칩 저항기는
절연 기판(10) 상에 형성된 저항체(20); 상기 저항체의 양단에 전기적으로 접속되고, 상기 저항체(20)의 양단을 덮고 중앙 부분이 노출되도록 형성된 제1 전극(41) 및 제2 전극(43)을 포함할 수 있다. 그리고, 상기 제1 전극의 일부와 제2 전극의 일부를 덮도록 형성된 외부 보호층(35)을 포함할 수 있고, 상기 절연 기판의 양단 및 측면을 덮고 상기 보호층에 인접하도록 형성된 도금층(51, 53)을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면 상기 제1 전극(41) 및 제2 전극(43)의 상부 또는 하부에 내부 보호층(30, 31)이 형성될 수 있으며, 상기 내부 보호층(30, 31)은 제1 전극과 제2 전극 사이에 노출된 저항체(20)를 덮도록 형성될 수 있으며, 내부 보호층(30, 31)은 외부 보호층(35)보다 작게 형성될 수 있다.
상기 저항체(20)는 절연 기판(10)에 가장 먼저 인쇄되기 때문에 인쇄 균일성을 확보할 수 있고, 상기 저항체(20)는 절연 기판(10) 위에서 산포가 개선될 수 있다.
종래 전극을 먼저 형성하고 그 위에 저항체(20)를 형성하는 경우 저항체의 길이를 길게 하는 경우 저항체를 보호하는 보호층 역시 길어지기 때문에 충분히 길게 할 수 없었다.
그러나, 본 발명의 일 실시예에 따르면 칩 저항기에서 저항을 확보할 수 있는 저항체(20)의 길이를 충분히 길게 확보하더라도 보호층 및 전극의 구조에 영향을 미치지 않기 때문에 충분한 길이를 갖는 저항체(20)를 확보할 수 있고, 칩 저항기에 있어서 충분한 저항체의 유효 면적을 확보할 수 있으므로 칩 저항기의 전기적 특성 특히, 과부하 특성 및 정전기 방전(ESD, Electro-Static Discharge) 특성이 양호해 질 수 있다.
본 발명의 일 실시예에 따른 칩 저항기의 평면도를 나타내는 도 3과, 도 1의 (e) 및 도 2의 (e)를 참조하면, a는 외부 보호층(35)의 길이를 나타내고, b는 저항체(20)의 길이를 나타내고, d는 x 방향에서의 제1 전극(41) 및 제2 전극(43)이 저항체(20)와 오버랩되는 오버랩 길이를 나타낸다.
본 발명의 일 실시예에 따르면 저항체의 길이 b가 길어질 수 있다. 이에 제한되는 것은 아니나 0.75mm 이상일 수 있다. 즉, 칩저항기 길이가 0.95mm 인 경우 저항체의 길이는 칩 저항기 전체 길이의 75% 이상이 될 수 있다.
제1 전극 및 제2 전극 하부에 형성되기 때문에 저항체가 x 방향으로 충분히 길어지거나, y 방향으로 길어지더라도 그 위에 형성되는 보호층 및 전극 크기에 영향을 미치지 않기 때문에 길어질 수 있다.
또한, 본 발명의 일 실시예에 따르면 외부 보호층(35)의 길이 a가 저항체의 길이에 비하여 짧아질 수 있다.
종래 제1 전극 및 제2 전극을 형성하고 저항체를 형성한 뒤 외부 보호층을 형성하는 경우 저항체를 덮도록 외부 보호층을 형성해야 하기 때문에 외부 보호층의 길이는 저항체의 길이 b가 길어짐에 따라 외부 보호층 a의 길이가 길어져야 했다.
그러나 본 발명의 일 실시예에 따르면 저항체를 1차적으로 제1 전극 및 제2 전극이 덮고, 그리고 난 뒤 노출된 부분을 덮도록 외부 보호층을 형성하기 때문에 저항체의 길이가 길어지더라도 노출된 부분만을 덮도록 형성되면 족하기 때문에 외부 보호층이 지나치게 두꺼워 지거나 길어지는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따르면 저항체의 길이 b가 상대적으로 길어지기 때문에 제1 전극 및 제2 전극과 겹쳐지는 겹칩 면적이 길어지게 된다. 본 발명의 일 실시예에 따른 도 3을 참조하면, x 방향으로의 겹침 길이 d가 증가하게 되는 특히 제1 전극 및 제2 전극과 각각 겹쳐지는 저항체의 겹침 길이 d가 0.225mm이상이 될 수 있다. 즉, 칩 저항기 전체의 길이가 0.95일 경우 칩 저항기 길이의 각각의 전극과 저항체가 겹쳐지는 오버랩되는 길이는 20% 이상 될 수 있다.
본 발명의 일 실시예에 따르면 종래 기술처럼 고가의 귀금속류를 전극에 부가하지 않더라도 전극의 황화 현상을 방지할 수 있다. 종래 외부 보호층과 도금층의 경계면 아래에는 전극만이 형성되어 있어 전극이 단락되면 칩 저항기가 단락되었다. 그러나, 본 발명의 경우 외부 보호층과 도금층의 경계면 아래에 전극과 저항체가 형성될 수 있다. 이는 저항체의 길이가 전극 하부까지 길어질 수 있기 때문이다.
따라서, 전극이 단락된다 할지라도, 전극 하부에 형성된 저항체가 존재하고 저항체는 전극과 지속적으로 연결될 수 있기 때문에 별도의 황화 현상 방지 수단을 사용하지 않더라도 저항체의 전기적 연결성을 보장되게 된다.
따라서, Au 또는 Pd의 함량을 높일 필요가 없기 때문에 Ag 만으로 또는 Ag에 소량의 Pd을 첨가한다 할지라도 황화 현상에 의하여 전극이 단락되는 현상을 방지할 수 있다. 따라서 칩 저항기의 제조 방법의 제조 비용이 감소하게 된다.
또한, 저항체의 길이와 면적이 증가하게 되기 때문에, 저항체의 충분한 유효 면적을 확보할 수 있어 칩 저항기의 전기적 특성을 향상시킬 수 있다. 그리고 더 나아가 정전기 방전(ESD, Electro-Static Discharge) 특성을 양호하게 향상시킬 수 있다.
더 나아가 저항체의 충분한 유효 면적을 확보할 수 있기 때문에 넓은 저항 범위를 정확하고 용이하게 얻을 수 있다.
10: 절연기판
20: 저항체
30, 31: 내부 보호층
35: 외부 보호층
41, 43: 제1 외부 전극 및 제2 외부 전극
51, 52: 제1 도금층 및 제2 도금층
a: 외부 보호층 길이
b: 저항체 길이
d: 제1 외부 전극 또는 제2 외부 전극과 저항체 사이의 오버랩 길이

Claims (13)

  1. 절연 기판 상에 형성된 저항체;
    상기 저항체의 양단 영역에 전기적으로 접속되고, 상기 저항체의 양단 영역을 각각 덮도록 형성된 제1 전극 및 제2 전극;
    상기 제1 전극과 제2 전극 사이의 노출된 부분을 덮도록 형성된 외부 보호층; 및
    상기 절연 기판의 양단 및 측면을 덮도록 ㄷ자 형태로 형성되며, 상기 외부 보호층에 인접한 도금층;
    을 포함하는 칩 저항기.
  2. 제1항에 있어서,
    상기 외부 보호층과 도금층의 경계면 아래에 제1 전극 및 저항체 또는 제2 전극 및 저항체가 있는 칩 저항기.
  3. 제1항에 있어서,
    상기 제1 전극 및 제2 전극 하부에 형성되며, 상기 저항체의 양단 영역이 노출되도록 형성된 내부 보호층을 더 포함하는 칩 저항기.
  4. 제1항에 있어서,
    상기 제1 전극 및 제2 전극 상부에 형성되며, 상기 제1 전극과 제2 전극 사이의 노출된 부분을 덮도록 형성된 내부 보호층을 더 포함하는 칩 저항기.
  5. 제1항에 있어서,
    상기 제1 전극 및 제2 전극 중 하나 이상은 은(Ag) 또는 팔라튬(Pd)를 포함하는 은(Ag)으로 이루어진 칩 저항기.
  6. 제1항에 있어서,
    상기 도금층은,
    절연 기판 상에 형성되며 주석을 포함하는 제1 도금층; 및
    상기 제1 도금층 위에 형성되며 니켈을 포함하는 제2 도금층;
    을 포함하는 칩 저항기.
  7. 제1항에 있어서,
    상기 저항체가 제1 전극 또는 제2 전극과 오버랩(overlap)되는 길이는 칩 저항기 길이의 20% 이상인 칩 저항기.
  8. 제1항에 있어서,
    상기 저항체의 길이가 칩 저항기 전체 길이의 75%이상인 칩 저항기.
  9. 절연 기판을 마련하는 단계;
    상기 절연 기판 위에 저항체를 형성하는 단계;
    상기 저항체의 양단 영역을 덮도록 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 노출된 부분을 덮도록 형성된 외부 보호층을 형성하는 단계; 및
    상기 절연 기판의 양단과 측면을 둘러싸도록 ㄷ자 형상을 가지며, 상기 보호층에 인접한 도금층을 형성하는 단계;
    를 포함하는 칩 저항기 제조 방법.
  10. 제9항에 있어서,
    상기 제1 전극 및 제2 전극을 형성하는 단계 이전에,
    상기 저항체의 위에 상기 양단 영역이 노출되도록 내부 보호층을 형성하는 단계를 더 포함하는 칩 저항기 제조 방법.
  11. 제9항에 있어서,
    상기 제1 전극 및 제2 전극을 형성하는 단계 이후에,
    상기 제1 전극 및 제2 전극 위에 제1 전극과 제2 전극 사이의 노출된 부분을 덮도록 형성된 내부 보호층을 형성하는 단계를 더 포함하는 칩 저항기 제조 방법.
  12. 제9항에 있어서,
    상기 제1 전극 및 제2 전극 중 하나 이상은 은(Ag) 또는 팔라튬(Pd)를 포함하는 은(Ag)으로 이루어진 칩 저항기 제조 방법.
  13. 제 9항에 있어서,
    상기 도금층을 형성하는 단계는,
    상기 절연 기판 상에 주석을 포함하는 제1 도금층을 형성하는 단계; 및
    상기 제1 도금층 상에 니켈을 포함하는 제2 도금층을 형성하는 단계;
    를 포함하는 칩 저항기 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230042242A (ko) * 2016-08-11 2023-03-28 삼성전기주식회사 칩 저항 소자 및 칩 저항 소자 어셈블리

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