CN108399992B - 抗硫化的晶片电阻及其制法 - Google Patents
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Abstract
一种抗硫化的晶片电阻及其制法，晶片电阻包含基板、两上电极层、电阻层、第一保护层、两抗硫化构件、第二保护层与两端电极构件；两上电极与电阻层设置于基板上，电阻层的两端部分别迭接于两上电极层的电阻迭接区域，第一保护层局部覆盖该电阻层，各抗硫化构件设置于对应的上电极层的非电阻迭接区域、电阻层外露于第一保护层的端部以及第一保护层的顶面，第二保护层覆盖两抗硫化构件与第一保护层的表面，各抗硫化构件与第二保护层的连接界面形成一阶梯状界面，使硫气体难以沿着阶梯状界面进入晶片电阻的内部，达到抗硫化的功效。
Description
技术领域
本发明是关于一种晶片电组及其制法，特别是指抗硫化的晶片电阻及其制法。
背景技术
抗硫化特性是评估晶片电阻质量的指针之一，以下说明数种晶片电阻的现有结构。
图6所示为现有晶片电阻的结构，包含一基板80、一电极81、一电阻层82、一保护层83、一第一端电极层84与一第二端电极层85。该电极81为银电极，其设置于该基板80的顶面外侧，该电阻层82设置于该基板80的顶面，并覆盖局部的该电阻层82，该保护层82覆盖该电阻层82与局部的该电极81，该第一端电极层84从该电极81未被该保护层83覆盖的顶面向下延伸，而形成于该电极81的端面及该基板80的端面，该第二端电极层85形成于该第一端电极层84的表面，其中，该第一端电极层84与该第二端电极层85的上末端连接该保护层83的侧面。然而，硫气体会从该第一端电极层84、该第二端电极层85的上末端与该保护层83的交接界面渗入到电极81，导致电极81(银电极)容易被硫化。
图7所示为另一现有晶片电阻的结构，其大致与图6相同，和图6相比，图7所示的第一端电极层84的上末端841与该第二端电极层85的上末端851系进一步向上延伸至该保护层83的顶面，以增加硫气体渗入的路径长度，避免或延缓电极81被硫化。图8所示为再一现有晶片电阻的结构，其大致与图6相同，和图6相比，图8进一步包含一抗硫化层86，该抗硫化层86设置在该电极81的表面，该保护层83的边界位于该抗硫化层86的表面，通过该抗硫化层86，可避免电极81直接与从交接界面渗入的硫气体接触。
除了前述图6至图8所示的晶片电阻的现有结构之外，也有相关专利案，例如中国台湾专利公告第I300942号案及公告第I395232号案，可见如何强化晶片电阻的抗硫化特性是业界的一重要课题。是以，申请人经由审慎评估及多方考虑，并以从事此行业所累积的专业经验，经由不断的样品试作及改良，提出本发明的抗硫化的晶片电阻及其制法。
发明内容
有鉴于现有晶片电阻的抗硫化特性不彰，本发明的主要目的是提供一种抗硫化的晶片电阻及其制法，可有效避免晶片电阻被硫化。
本发明抗硫化的晶片电阻包含：
一基板，其顶面包含两外侧区域与位于该两外侧区域之间的一中间区域；
两上电极层，分别设置于该基板的该两外侧区域，各该上电极层的顶面包含一电阻迭接区域与一非电阻迭接区域；
一电阻层，设置于该基板的该中间区域，且该电阻层的两端部分别迭接于该两上电极层的电阻迭接区域；
一第一保护层，局部覆盖该电阻层，使该电阻层的该两端部分别外露于该第一保护层；
两抗硫化构件，分别对应于该基板的该两外侧区域，各该抗硫化构件设置于对应的该上电极层的非电阻迭接区域、该电阻层外露于该第一保护层的端部以及该第一保护层的顶面；
一第二保护层，覆盖该两抗硫化构件与该第一保护层的表面，该第二保护层的边界位于该两上电极层的非电阻迭接区域上方；以及
两端电极构件，分别对应于该基板的该两外侧区域，且分别电性连接该两上电阻层。
其中，各该抗硫化构件为一复合层构件，包含一抗硫化层与形成在该抗硫化层顶部的一氧化层，且该氧化层系金属氧化层。
其中，各该抗硫化构件为单一层的氮化物层。
其中，各该抗硫化构件为选自金属氮化物层及合金氮化物层当中的一种氮化物层。
其中，各该抗硫化构件的一端与各该上电极层的外侧边缘齐平。
其中，各该抗硫化构件的一端与该上电极层的外侧边缘之间具有一间隔，使各该上电极层外露于该间隔。
其中，各该端电极构件包含多数导体层，以覆盖各该抗硫化构件外露于该第二保护层的表面、各该抗硫化构件的端面、各该上电极层的端面与各该基板的端面。
其中，各该端电极构件包含多数导体层，以覆盖各该抗硫化构件外露于该第二保护层的表面、各该上电极层外露于该间隔的表面、各该上电极层的端面与该基板的端面。
其中，各该端电极构件包含一辅助导体层，该辅助导体层形成于各该抗硫化构件外露于该第二保护层的部位以及该第二保护层的侧面，该辅助导体层的末端与该抗硫化构件的外侧边缘之间形成一区间；各该端电极构件的该导体层进一步形成于该抗硫化构件外露于该区间的表面。
其中，该第一保护层覆盖该电阻层的50％以上及95％以下的面积。
其中，该两抗硫化构件覆盖该第一保护层的5％以上及50％以下的面积。
其中，各该抗硫化构件覆盖各该上电极层的非电阻迭接区域的50％以上及95％以下的面积。
本发明抗硫化的晶片电阻的制法包含：
准备一基板，该基板的顶面包含两外侧区域与位于该两外侧区域之间的一中间区域；
设置两上电极层，该两上电极层分别设置于该基板的该两外侧区域，各该上电极层的顶面包含一电阻迭接区域与一非电阻迭接区域；
设置一电阻层，该电阻层设置于该基板的该中间区域，且该电阻层的两端部分别迭接于该两上电极层的电阻迭接区域；
设置一第一保护层，该第一保护层局部覆盖该电阻层，使该电阻层的该两端部分别外露于该第一保护层；
设置两抗硫化构件，该两抗硫化构件分别对应于该基板的该两外侧区域，各该抗硫化构件设置于对应的该上电极层的非电阻迭接区域、该电阻层外露于该第一保护层的端部以及该第一保护层的顶面；
设置一第二保护层，该第二保护层覆盖该两抗硫化构件与该第一保护层的表面，该第二保护层的侧边界位于该两上电极层的非电阻迭接区域上方；以及
设置两端电极构件，该两端电极构件分别对应于该基板的该两外侧区域，且分别电性连接该两上电阻层。
其中，于设置各该抗硫化构件的步骤中，包含：
设置两抗硫化层于该基板的该两外侧区域；
将该两抗硫化层通过热处理方式，使各该抗硫化层的顶部转化为一氧化层，使各该抗硫化构件为一复合层构件而包含前述的抗硫化层与形成在该抗硫化层顶部的该氧化层。
其中，于设置各该抗硫化构件的步骤中，利用反应式气相沉积形成单一层的氮化物层，以作为各该抗硫化构件。
根据本发明晶片电阻的结构，各该抗硫化构件与该第二保护层的连接界面形成一阶梯状界面，且该阶梯状界面位于该第二保护层的覆盖范围内，除了藉由该第二保护层抗硫化以外，因为该阶梯状界面具有多数转折处，使得硫气体难以沿着该阶梯状界面进入晶片电阻的内部，更进一步达到抗硫化的功效。
附图说明
图1为本发明制法的流程图。
图2A至图2J为本发明第一实施例于制法中各步骤的剖面示意图。
图3A至图3J为本发明第二实施例于制法中各步骤的剖面示意图。
图4A至图4K为本发明第三实施例于制法中各步骤的剖面示意图。
图5A至图5I为本发明第四实施例于制法中各步骤的剖面示意图。
图6为现有晶片电阻的剖面示意图。
图7为另一现有晶片电阻的剖面示意图。
图8为再一现有晶片电阻的剖面示意图。
具体实施方式
请参考图1，图1是本发明制法的流程图，本发明制法包含：
步骤S1：准备一基板，该基板的顶面包含两外侧区域与位于该两外侧区域之间的一中间区域。
步骤S2：设置两上电极层，该两上电极层分别设置于该基板的该两外侧区域，各该上电极层的顶面包含一电阻迭接区域与一非电阻迭接区域。
步骤S3：设置一电阻层，该电阻层设置于该基板的该中间区域，且该电阻层的两端部分别迭接于该两上电极层的电阻迭接区域。
步骤S4：设置一第一保护层，该第一保护层局部覆盖该电阻层，使该电阻层的该两端部分别外露于该第一保护层。
步骤S5：设置两抗硫化构件，该两抗硫化构件分别对应于该基板的该两外侧区域，各该抗硫化构件设置于对应的该上电极层的非电阻迭接区域、该电阻层外露于该第一保护层的端部以及该第一保护层的顶面。
步骤S6：设置一第二保护层，该第二保护层覆盖该两抗硫化构件与该第一保护层的表面，该第二保护层的侧边界位于该两上电极层的非电阻迭接区域上方。
步骤S7：设置两端电极构件，该两端电极构件分别对应于该基板的该两外侧区域，且分别电性连接该两上电阻层。
以下配合制造流程来辅助说明本发明抗硫化的晶片电阻的各实施例的制法与结构。
一、第一实施例
于步骤S1中，请参考图2A，准备一基板10，该基板10具有一顶面与一底面，该顶面包含两外侧区域101与位于该两外侧区域101之间的一中间区域102，该基板10可为一绝缘基板，举例来说，该基板10可为陶瓷基板。需说明的是，设置在该基板10顶面的组件结构是本发明的重点所在。
于步骤S2中，请参考图2A，设置两上电极层21与两下电极层22，该两上电极层21分别设置于该基板10的该两外侧区域101，使该基板10的中间区域102外露于该两上电极层21之间，其中该两上电极层21的外侧端面与该基板10的外侧端面齐平。各该上电极层21的顶面包含一电阻迭接区域211与一非电阻迭接区域212，该非电阻迭接区域212相对该电阻迭接区域211远离该基板10的中间区域102，该电阻迭接区域211可邻接该基板10的中间区域102。该两下电极层22设置于该基板10的底面，且该两下电极层22的位置分别对应于该两上电极层21的位置。其中，所述上电极层21与所述下电极层22可为金属层、导电树脂层或合金层。
于步骤S3中，请参考图2B，设置一电阻层30，该电阻层30设置于该基板10的该中间区域102，该电阻层30的两端部31分别迭接于该两上电极层21的电阻迭接区域211，故该电阻层30电性连接该两上电极层21，且使该两上电极层21的非电阻迭接区域212外露于该电阻层30。
于步骤S4中，请参考图2C，设置一第一保护层40，该第一保护层40局部覆盖该电阻层30，使该电阻层30的该两端部31分别外露于该第一保护层40。本发明中，该第一保护层40较佳地可覆盖该电阻层30的50％以上且95％以下的面积。如图2D所示，更可以激光切割方式在该第一保护层40与该电阻层30形成一阻抗调整沟槽a，使该基板10的顶面外露于该阻抗调整沟槽a。
于步骤S5中，设置两抗硫化构件。于第一实施例中，请参考图2E，是先设置两抗硫化层50，该两抗硫化层50分别对应于图2A所示该基板10的该两外侧区域101，其中，各该抗硫化层50设置于对应的该上电极层21的非电阻迭接区域212、该电阻层30外露于该第一保护层40的端部31以及该第一保护层40的顶面；然后将该两抗硫化层50通过热处理方式，例如操作在摄氏150度以上(包含摄氏150度)及摄氏400度以下(包含摄氏400度)，请参考图2F，使各该抗硫化层50的顶部转化为氧化层51。是以，各该抗硫化构件52为一复合层构件而包含前述的抗硫化层50与形成在该抗硫化层50顶部的氧化层51。于第一实施例中，可先利用物理式气相沉积(physical vapor deposition,PVD)形成一金属层或一合金层，该金属层或该合金层系作为图2E所示的该抗硫化层50；再利用热处理方式使该金属层或该合金层表面转换为一金属氧化层，该金属氧化层作为图2F的该氧化层51。
是以，如图2F所示，于第一实施例中，各该抗硫化构件52设置于对应的该上电极层21的非电阻迭接区域212、该电阻层30外露于该第一保护层40的端部31以及该第一保护层40的顶面。各该抗硫化构件52的一端延伸到该上电极层21的外侧边缘，而与该上电极层21的外侧边缘齐平，即各该抗硫化构件52可完全覆盖各该上电极层21的非电阻迭接区域212；各该抗硫化构件52的另一端形成于该第一保护层40的表面，而可位于该基板10的中间区域102的上方。其中，该两抗硫化构件52较佳地可覆盖该第一保护层40的5％以上及50％以下的面积。
于步骤S6中，请参考图2G，设置一第二保护层60，该第二保护层60覆盖该两抗硫化构件52与该第一保护层40的表面。其中，该第二保护层60的侧面的侧边界61形成在该抗硫化构件52的该氧化层51的表面，而位于该两上电极层21的非电阻迭接区域212上方，亦即该第二保护层60仅局部覆盖该两抗硫化构件52，该两抗硫化构件52的外侧外露于该第二保护层60。
于步骤S7中，设置两端电极构件，以完成晶片电阻，其中各该端电极构件包含多数导体层，该等导体层可为电镀成型的构件。于第一实施例中，请参考图2H、图2I与图2J，是依序形成一第一导体层71、一第二导体层72与一第三导体层73以构成各该端电极构件70。请参考图2H，该第一导体层71覆盖该抗硫化构件52外露于该第二保护层60的表面、该抗硫化构件52的端面、该上电极层21的端面、该基板10的端面、该下电极层22的端面与该下电极层22的局部底面，且该第一导体层71的上末端连接该第二保护层60的侧面，该第一导体层71的下端部位于该下电极层22的表面。是以，该第一导体层71电性连接所述上电极层21与所述下电极层22。
请参考图2I，该第二导体层72可覆盖且电性连接该第一导体层71与该下电极层22，其中，该第二导体层72的上末端连接该第二保护层60的侧面，该第二导体层72的下端部延伸到该基板10的底面。请参考图2J，该第三导体层73覆盖且电性连接该第二导体层72，其中，该第三导体层73的上末端连接该第二保护层60的侧面，该第三导体层73的下端部延伸到该基板10的底面。
如图2J所示，该第二保护层60的侧面可为弧面或斜面，又该第一导体层71、该第二导体层72与该第三导体层73的端部连接该第二保护层60的侧面，故整体来看，各该端电极构件70的上末端系覆盖该第二保护层60的侧面。
二、第二实施例
本发明制法的第二实施例请参考图3A至图3J，大致与第一实施例相同，图3A至图3D可参考图2A至图2D的步骤说明，图3G可参考图2G的步骤说明，在此不重复详述。第二实施例与第一实施例的不同处在于步骤S5与步骤S7。
于步骤S5中，第二实施例与第一实施例的不同处在于：该两抗硫化构件52与该两上电极层21的连接结构，于第二实施例中，请参考图3E，是先设置两抗硫化层50，该两抗硫化层50分别对应于图3A所示该基板10的该两外侧区域101，各该抗硫化层50设置于对应的该上电极层21的非电阻迭接区域212、该电阻层30外露于该第一保护层40的端部31以及该第一保护层40的顶面，其中，各该抗硫化层50的一端仅延伸到对应的该上电极层21的外侧边缘的内侧，而不是如第一实施例与该上电极层21的外侧边缘齐平，故该抗硫化层50的该端与该上电极层21的外侧边缘之间具有一间隔500；然后，将该两抗硫化层50通过热处理方式，请参考图3F，使各该抗硫化层50的顶部转化为氧化层51。是以，各该抗硫化构件52为一复合层构件而包含前述的抗硫化层50与形成在该抗硫化层50顶部的氧化层51。
是以，如图3F所示，于第二实施例中，各该抗硫化构件52设置于对应的该上电极层21的非电阻迭接区域212、该电阻层30外露于该第一保护层40的端部31以及该第一保护层40的顶面，各该抗硫化构件52的一端与该上电极层21的外侧边缘之间具有一间隔500，使该上电极层21外露于该间隔500。其中，各该抗硫化构件52覆盖各该上电极层21的非电阻迭接区域212的50％以上及95％以下的面积。
于步骤S7中，设置两端电极构件，完成晶片电阻。于第二实施例中，是依序形成如图3H所示的一第一导体层71、如图3I所示的一第二导体层72与如图3J所示的一第三导体层73以构成该端电极构件70。请参考图3H，该第一导体层71覆盖该抗硫化构件52外露于该第二保护层60的表面、该上电极层21外露于该间隔500的表面、该上电极层21的端面、该基板10的端面、该下电极层22的端面与该下电极层22的局部底面，其中，该第一导体层71的上末端连接该第二保护层60的侧面；图3I与图3J可参考图2I与图2J的步骤说明，在此不重复详述。
三、第三实施例
本发明制法的第三实施例请参考图4A至图4K，大致与第一实施例相同，图4A至图4G可参考图2A至图2G的步骤说明，在此不重复详述。第三实施例与第一实施例的不同处在于步骤S7。
于步骤S7中，设置两端电极构件，以完成晶片电阻，其中各该端电极构件包含多数导体层。于第三实施例中，是依序形成图4H所示的一辅助导体层74、图4I所示的一第一导体层71、图4J所示的一第二导体层72与图4K所示的一第三导体层73，以构成各该端电极构件70。
请参考图4H，该辅助导体层74可为印刷导电膏固化成型的构件，该辅助导体层74形成于该抗硫化构件52外露于该第二保护层60的部位以及该第二保护层60的侧面，该辅助导体层74的末端与该抗硫化构件52的外侧边缘之间形成一第一区间741，使该抗硫化构件52的表面外露于该第一区间741；请参考图4I，该第一导体层71电性连接该辅助导体层74，该第一导体层71形成于该辅助导体层74的局部表面、该抗硫化构件52外露于该第一区间741的表面、该上电极层21的端面、该基板10的端面、该下电极层22的端面与该下电极层22的局部底面，其中该第一导体层71的上末端与该第二保护层60的侧面之间形成一第二区间742，该辅助导体层74外露于该第二区间742；请参考图4J，该第二导体层72覆盖于该辅助导体层74外露于该第二区间742的表面、该第一导体层71与该下电极层22，且该第二导体层72的上末端连接该第二保护层60的侧面；请参考图4K，该第三导体层73覆盖该第二导体层72，且该第三导体层73的上末端连接该第二保护层60的侧面。
如图4K所示，该第二保护层60的侧面可为弧面或斜面，又该辅助导体层74、该第一导体层71、该第二导体层72与该第三导体层73的上末端连接该第二保护层60的侧面，故整体来看，各该端电极构件70的上末端覆盖该第二保护层60的侧面。
四、第四实施例
本发明制法的第四实施例请参考图5A至图5I，大致与第一实施例相同，图5A至图5D可参考图2A至图2D的步骤说明，图5F至图5I可参考图2G至图2J的步骤说明，在此不重复详述。第四实施例与第一实施例的不同处在于步骤S5。
于步骤S5中，第四实施例与第一实施例的不同处在于：该两抗硫化构件52的结构，于第四实施例中，请参考图5E，可利用反应式气相沉积(例如可为溅镀沉积)形成单一层的金属氮化物层或合金氮化物层，所述单一层的金属氮化物层或合金氮化物层作为各该抗硫化构件52，故第四实施例的各该抗硫化构件52为单一层的构件，非如第一实施例所述的复合层构件。
综上所述，请参考图2I、图3J、图4K与图5I，本发明抗硫化的晶片电阻包含一基板10、两上电极层21、一电阻层30、一第一保护层40、两抗硫化构件52、一第二保护层60与两端电极构件70。该基板10的顶面包含两外侧区域101与位于该两外侧区域101之间的一中间区域102；该两上电极层21分别设置于该基板10的该两外侧区域101，且该两上电极层21的外侧端面与该基板10的外侧端面齐平，各该上电极层21的顶面包含一电阻迭接区域211与一非电阻迭接区域212；该电阻层30设置于该基板10的该中间区域102，且该电阻层30的两端31部分别迭接于该两上电极层21的电阻迭接区域211；该第一保护层40局部覆盖该电阻层30，使该电阻层30的该两端部31分别外露于该第一保护层40；该两抗硫化构件52的位置分别对应于该基板10的该两外侧区域101，各该抗硫化构件52设置于对应的该上电极层21的非电阻迭接区域212、该电阻层30外露于该第一保护层40的端部31以及该第一保护层40的顶面；该第二保护层60覆盖该两抗硫化构件52与该第一保护层40的表面，该第二保护层60的边界位于该两上电极层21的非电阻迭接区域212上方；该两端电极构件70的位置分别对应于该基板10的该两外侧区域101，且分别电性连接该两上电阻层21。
如图2I、图3J、图4K与图5I所示，因为该第二保护层60的边界位于该两上电极层21的非电阻迭接区域212上方，使该两抗硫化构件52迭接于该电阻层30的端部31与该第一保护层40的部位被包覆在该第二保护层60之内。其中，各该抗硫化构件52与该第二保护层60的连接界面形成一阶梯状界面，亦即该阶梯状界面位于该第二保护层60的覆盖范围内，该阶梯状界面具有多数转折处，使得硫气体难以沿着该阶梯状界面进入晶片电阻的内部，达到抗硫化的功效。
请参考图2J，该抗硫化构件52的一端可与该上电极层21的外侧边缘齐平；或如图3J所示，于另一实施例中，该抗硫化构件52的一端仅延伸到对应的该上电极层21的外侧边缘的内侧。关于该抗硫化构件52的态样，请参考图2J、图3J与图4K，该抗硫化构件52可为一复合层构件，包含一抗硫化层50与形成在该抗硫化层50顶部的一氧化层51，该氧化层51系金属氧化层，金属氧化层内原子排列结构比原金属层更为致密，能有效阻绝硫气体渗入该抗硫化构件52；请参考图5I，该抗硫化构件52也可为单一层的氮化物层，可为金属氮化物层或合金氮化物层，所述金属氮化物层或所述合金氮化物层包含有氮(nitrogen)，该抗硫化构件52藉由氮的掺杂可有效提升金属或合金溅镀后的微结构致密性，以阻止或延缓硫气体渗入该抗硫化构件52。
此外，请参考图4K，各该端电极构件70可进一步包含该辅助导体层74，该辅助导体层74可为印刷导电膏固化成型的构件。和该第一导体层71相比，该辅助导体层74对该第二保护层60的结合度较佳，故电镀成型的该第一导体层71可通过该辅助导体层74而提升结合稳定性；再者，对于所述上电极层21来说，该辅助导体层74是位于该上电极层21的上方，进一步增加硫气体的路径长度，故该辅助导体层74也能提升对该上电极层21的抗硫化保护性。
以图2J的第一实施例与图4K的第三实施例为例，与图6的现有晶片电阻结构进行抗硫化试验(ASTM-B-809)，分别将本发明第一实施例、第三实施例与现有晶片电阻结构处在摄氏105±2度持续1000小时的测试。根据下表所示的试验结果，现有晶片电阻结构已经开路(open)，本发明第一实施例、第三实施例不但没有开路，且试验前、后的电阻值平均变化率更低于2％。显然地，相较于现有晶片电阻结构，本发明晶片电阻的抗硫化特性更为优异。
| 现有晶片电阻结构 | 本发明第一实施例 | 本发明第三实施例 | |
| 电阻值最大变化率 | 开路 | 8.21％ | 0.94％ |
| 电阻值最小变化率 | 开路 | -0.09％ | 0.03％ |
| 电阻值平均变化率 | 开路 | 1.23％ | 0.12％ |
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。
Claims (15)
1.一种抗硫化的晶片电阻，其特征在于，包含：
一基板，其顶面包含两外侧区域与位于该两外侧区域之间的一中间区域；
两上电极层，分别设置于该基板的该两外侧区域，各该上电极层的顶面包含一电阻迭接区域与一非电阻迭接区域；
一电阻层，设置于该基板的该中间区域，且该电阻层的两端部分别迭接于该两上电极层的电阻迭接区域；
一第一保护层，局部覆盖该电阻层，使该电阻层的该两端部分别外露于该第一保护层；
两抗硫化构件，分别对应于该基板的该两外侧区域，各该抗硫化构件设置于对应的该上电极层的非电阻迭接区域、该电阻层外露于该第一保护层的端部以及该第一保护层的顶面；
一第二保护层，覆盖该两抗硫化构件与该第一保护层的表面，该第二保护层的边界位于该两上电极层的非电阻迭接区域上方，各该抗硫化构件与该第二保护层的连接界面形成一阶梯状界面，该阶梯状界面位于该第二保护层的覆盖范围内，该阶梯状界面具有多数转折处；以及
两端电极构件，分别对应于该基板的该两外侧区域，且分别电性连接该两上电阻层。
2.根据权利要求1所述的抗硫化的晶片电阻，其特征在于，各该抗硫化构件为一复合层构件，包含一抗硫化层与形成在该抗硫化层顶部的一氧化层，且该氧化层系金属氧化层。
3.根据权利要求1所述的抗硫化的晶片电阻，其特征在于，各该抗硫化构件为单一层的氮化物层。
4.根据权利要求3所述的抗硫化的晶片电阻，其特征在于，各该抗硫化构件为选自金属氮化物层及合金氮化物层当中的一种氮化物层。
5.根据权利要求1至4中任意一项所述的抗硫化的晶片电阻，其特征在于，各该抗硫化构件的一端与各该上电极层的外侧边缘齐平。
6.根据权利要求1至4中任意一项所述的抗硫化的晶片电阻，其特征在于，各该抗硫化构件的一端与该上电极层的外侧边缘之间具有一间隔，使各该上电极层外露于该间隔。
7.根据权利要求5所述的抗硫化的晶片电阻，其特征在于，各该端电极构件包含多数导体层，以覆盖各该抗硫化构件外露于该第二保护层的表面、各该抗硫化构件的端面、各该上电极层的端面与各该基板的端面。
8.根据权利要求6所述的抗硫化的晶片电阻，其特征在于，各该端电极构件包含多数导体层，以覆盖各该抗硫化构件外露于该第二保护层的表面、各该上电极层外露于该间隔的表面、各该上电极层的端面与该基板的端面。
9.根据权利要求7所述的抗硫化的晶片电阻，其特征在于，各该端电极构件包含一辅助导体层，该辅助导体层形成于各该抗硫化构件外露于该第二保护层的部位以及该第二保护层的侧面，该辅助导体层的末端与该抗硫化构件的外侧边缘之间形成一区间；各该端电极构件的该导体层进一步形成于该抗硫化构件外露于该区间的表面。
10.根据权利要求1至4中任意一项所述的抗硫化的晶片电阻，其特征在于，该第一保护层覆盖该电阻层的50％以上及95％以下的面积。
11.根据权利要求1至4中任意一项所述的抗硫化的晶片电阻，其特征在于，该两抗硫化构件覆盖该第一保护层的5％以上及50％以下的面积。
12.根据权利要求6所述的抗硫化的晶片电阻，其特征在于，各该抗硫化构件覆盖各该上电极层的非电阻迭接区域的50％以上及95％以下的面积。
13.一种抗硫化的晶片电阻的制法，其特征在于，包含：
准备一基板，该基板的顶面包含两外侧区域与位于该两外侧区域之间的一中间区域；
设置两上电极层，该两上电极层分别设置于该基板的该两外侧区域，各该上电极层的顶面包含一电阻迭接区域与一非电阻迭接区域；
设置一电阻层，该电阻层设置于该基板的该中间区域，且该电阻层的两端部分别迭接于该两上电极层的电阻迭接区域；
设置一第一保护层，该第一保护层局部覆盖该电阻层，使该电阻层的该两端部分别外露于该第一保护层；
设置两抗硫化构件，该两抗硫化构件分别对应于该基板的该两外侧区域，各该抗硫化构件设置于对应的该上电极层的非电阻迭接区域、该电阻层外露于该第一保护层的端部以及该第一保护层的顶面；
设置一第二保护层，该第二保护层覆盖该两抗硫化构件与该第一保护层的表面，该第二保护层的侧边界位于该两上电极层的非电阻迭接区域上方，各该抗硫化构件与该第二保护层的连接界面形成一阶梯状界面，该阶梯状界面位于该第二保护层的覆盖范围内，该阶梯状界面具有多数转折处；以及
设置两端电极构件，该两端电极构件分别对应于该基板的该两外侧区域，且分别电性连接该两上电阻层。
14.根据权利要求13所述的抗硫化的晶片电阻的制法，其特征在于，于设置各该抗硫化构件的步骤中，包含：
设置两抗硫化层于该基板的该两外侧区域；
将该两抗硫化层通过热处理方式，使各该抗硫化层的顶部转化为一氧化层，使各该抗硫化构件为一复合层构件而包含前述的抗硫化层与形成在该抗硫化层顶部的该氧化层。
15.根据权利要求13所述的抗硫化的晶片电阻的制法，其特征在于，于设置各该抗硫化构件的步骤中，利用反应式气相沉积形成单一层的氮化物层，以作为各该抗硫化构件。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWM396474U (en) * | 2010-09-02 | 2011-01-11 | Ever Ohms Technology Co Ltd | Anti- vulcanization chip type resistor |
| CN103165250A (zh) * | 2013-04-09 | 2013-06-19 | 昆山厚声电子工业有限公司 | 厚膜抗硫化贴片电阻器及其制造方法 |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7982582B2 (en) * | 2007-03-01 | 2011-07-19 | Vishay Intertechnology Inc. | Sulfuration resistant chip resistor and method for making same |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWM396474U (en) * | 2010-09-02 | 2011-01-11 | Ever Ohms Technology Co Ltd | Anti- vulcanization chip type resistor |
| CN103165250A (zh) * | 2013-04-09 | 2013-06-19 | 昆山厚声电子工业有限公司 | 厚膜抗硫化贴片电阻器及其制造方法 |
| CN106104710A (zh) * | 2014-03-19 | 2016-11-09 | 兴亚株式会社 | 贴片电阻器及其制造方法 |
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