KR101823161B1 - 칩 인덕터 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 칩 인덕터 및 이의 제조 방법에 관한 것으로, 외부단자와의 연결 신뢰성을 향상시키고, 직류저항의 특성을 개선하기 위하여, 전극본체; 상기 전극본체의 내부에 구비된 내부전극 및 일단이 상기 내부전극과 연결된 인출전극; 상기 인출전극의 타단과 연결되고, 일측면이 상기 전극본체의 외측으로 노출되는 접속전극; 및 상기 전극본체의 양단부에 형성되고 상기 접속전극과 접합하는 외부단자;를 포함하되, 외측으로 노출된 상기 접속전극의 일측면은 상기 외부단자의 내주면과 대응되게 형성된 칩 인덕터 및 이의 제조 방법을 제시한다.
Description
본 발명은 칩 인덕터 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 내부전극과 외부단자 사이의 연결 신뢰성이 강화된 칩 인덕터 및 이의 제조 방법에 관한 것이다.
최근에는 전자 및 통신기기의 비약적인 발달과 더블어 전자 및 통신기기의 빈번한 사용빈도에 따른 상호간의 간섭에 의해 통신장애등의 문제가 자주 발생하고 있다. 이에 따라, 무선통신 기기 및 멀티미디어의 사용에 따라 발생되는 악화된 전자기적 환경을 개선하고자 각국의 전자기 장애규제가 강화되고 있는 추세이다.
이러한 추세에 따라 근래에는 전자파 장애 제거소자에 대한 개발이 요구되고, 그 부품수요의 급증과 함께 기능의 복잡화, 고집적화 및 고효율화 측면으로 기술이 발전되고 있으며, 이 가운데 칩 인덕터는 고주파의 노이즈를 제거하는 필터로 개인용컴퓨터, 전화기 및 통신장치에 주로 사용되고 있다.
이와 같은 기술과 관련된 종래의 칩 인덕터는 도 1에 도시한 바와같이, 복수의 자성체시트(51) 적층시 적층방향에 나선형의 권선을 갖도록 일정패턴의 내부전극(52)이 적층 형성되고, 상기 내부전극(52)의 시점(55a) 및 종점(55b)이 외측으로 돌출되어 적층체의 양 측면에 구비된 외부단자(53)와 연결되는 구조로 이루어 진다.
그러나, 최근에는 전자 제품의 소형화, 다기능화 추세에 따라 칩 인덕터 역시 소형화가 요구되고 있어 상기 내부전극의 시점 및 종점에 연결되는 외부단자의 접점이 작아지고 있다. 이에 따라, 내부단자와 외부단자 사이의 접촉저항이 증가되고, 이로 인하여 칩 인덕터의 직류저항(RDC)의 특성이 저하되는 문제점이 발생되고 있다. 또한, 양측 전극의 접속이 정확하게 이루어 지지않아 신뢰성이 저하되는 단점이 있다.
이와 관련하여, 대한민국 공개특허공보 제 10-1998-0055594호에서는 내부 코일 패턴의 구조를 변화시켜 직류저항(Rdc)의 특성 저하가 없는 적층형 칩 인덕터를 제시하고 있으나, 상기 적층형 칩 인덕터 역시 내부전극과 외부단자 사이의 연결부분에 대한 개선책이 제시되어 있지 않아 직류저항(Rdc)의 특성을 개선하는데 구조적인 한계를 가진다.
본 발명은 외부단자와 접합하는 접속전극을 전극본체의 양측면 및 양측면에 인접한 다른 면에 형성시키고, 전극본체 외측으로 노출되는 접속전극의 일측면을 외부단자와 접합시킨 칩 인덕터 및 이의 제조 방법을 제시하여 상기와 같은 문제를 해결하고자 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 전극본체; 상기 전극본체의 내부에 구비된 내부전극 및 일단이 상기 내부전극과 연결된 인출전극; 상기 인출전극의 타단과 연결되고, 일측면이 상기 전극본체의 외측으로 노출되는 접속전극; 및 상기 전극본체의 양단부에 형성되고 상기 접속전극과 접합하는 외부단자;를 포함하되, 외측으로 노출된 상기 접속전극의 일측면은 상기 외부단자의 내주면과 대응되게 형성된, 칩 인덕터를 제공한다.
또한, 외측으로 노출된 상기 접속전극의 일측면은 상기 전극본체의 양측면(W면) 및 양측면(W면)에 인접한 다른 면(L면)의 일부영역(A)에 노출되는, 칩 인덕터를 제공한다.
또한, 영역(A)에 노출된 상기 접속전극(140)의 길이는 상기 전극본체의 전체 가로길이의 0.1 내지 0.3인, 칩 인덕터를 제공한다.
또한, 상기 전극본체는, 자성체 기판을 하부에 두고 박막공정을 통해 형성되는 박막 타입인, 칩 인덕터를 제공한다.
또한, 상기 전극본체는, 복수 개의 절연시트가 적층되어 구성된 적층 타입인, 칩 인덕터를 제공한다.
또한, 상기 내부전극은 복수 개로 구성되어 상기 전극본체의 두께 방향으로 적층되고, 각 층의 내부전극은 비아를 통해 상호 연결되어 코일 형상을 이루는, 칩 인덕터를 제공한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 자성체 기판을 준비하는 단계; 상기 자성체 기판 상면에 내부전극 및 일단이 상기 내부전극과 연결되는 인출전극을 도금하는 단계; 상기 자성체 기판 상면의 가장자리에 접속전극을 도금하되, 상기 인출전극의 타단과 연결되고 상기 접속전극의 일측면이 외측으로 노출되도록 도금하는 단계; 상기 자성체 기판 표면에 절연층을 도포하여 상기 내부전극 및 인출전극, 그리고 접속전극을 복개하는 단계; 및 상기 접속전극이 노출된 면에 외부단자를 도금하되, 상기 외부단자의 내주면이 외측으로 노출된 상기 접속전극의 일측면과 대응되게 도금하는, 칩 인덕터 제조 방법을 제공한다.
또한, 상기 접속전극 도금시, 외측으로 노출되는 상기 접속전극의 일측면이 상기 절연층의 양측부와, 양측부의 인접부위에 노출되도록 도금하는, 칩 인덕터 제조 방법을 제공한다.
또한, 상기 접속전극 도금시, 상기 인접부위에 노출되는 접속전극의 길이가 상기 전극본체의 전체 가로길이의 0.1 내지 0.3이 되도록 도금하는, 칩 인덕터 제조 방법을 제공한다.
또한, 상기 내부전극 및 인출전극, 그리고 접속전극을 동시 도금하는, 칩 인덕터 제조 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 복수 개의 절연시트를 준비하는 단계; 상기 절연시트 상면에 내부전극 및 일단이 상기 내부전극과 연결되는 인출전극을 도금하는 단계; 상기 절연시트 상면의 가장자리에 접속전극을 도금하되, 상기 인출전극의 타단과 연결되고 상기 접속전극의 일측면이 외측으로 노출되도록 도금하는 단계; 상기 복수 개의 절연시트를 적층, 압착하는 단계; 및 상기 접속전극이 노출된 면에 외부단자를 도금하되, 상기 외부단자의 내주면이 외측으로 노출된 상기 접속전극의 일측면과 대응되게 도금하는, 칩 인덕터 제조 방법을 제공한다.
본 발명에 따른 칩 인덕터에 의하면, 전극본체 외측으로 노출되는 접속전극의 일측면이 모두 외부단자와 접합되므로, 외부단자와의 연결 신뢰성을 크게 높일 수 있다.
그리고, 본 발명에 따른 칩 인덕터에서 상기 접속전극은 상기 전극본체의 양측면 및 양측면에 인접한 다른 면에 형성되므로 상기 외부단자와의 접합부위가 증가하여 상기 내부전극과 외부단자간의 접촉저항을 낮출 수 있고, 또한, 칩 인덕터의 직류저항(RDC)의 특성을 개선시킬 수 있다.
그리고, 절단 과정에서 상기 전극본체의 구성성분이 상기 접속전극의 노출면에 묻게 되더라도, 본 발명의 칩 인덕터는 상기 접속전극이 전극본체의 모서리에도 배치되는 구조를 취함에 따라 연마공정을 통해 쉽게 제거 가능하다.
도 1은 종래 칩 인덕터의 내부 사시도.
도 2는 본 발명에 따른 칩 인덕터의 외관 사시도.
도 3은 본 발명에 따른 칩 인덕터의 횡단면도.
도 2는 본 발명에 따른 칩 인덕터의 외관 사시도.
도 3은 본 발명에 따른 칩 인덕터의 횡단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명에 따른 칩 인덕터(100)의 외관 사시도이고, 도 2는 본 발명에 따른 칩 인덕터(100)의 횡단면도이다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다.
도 1 및 도 2를 참조하면, 본 발명에 따른 칩 인덕터(100)는 전극본체(110)와, 상기 전극본체(110)의 내부에 구비된 내부전극(120) 및 인출전극(130), 그리고 접속전극(140)과, 상기 전극본체(110)의 양단부에 형성된 외부단자(150)를 포함할 수 있다.
여기서, 본 발명의 칩 인덕터(100)는 적층형이나 박막형일 수 있다. 본 발명의 칩 인덕터(100)가 적층형인 경우, 상기 전극본체(110)는 여러 장의 절연시트가 적층된 형태로 구성될 수 있다. 이와 달리, 본 발명의 칩 인덕터(100)가 박막형 칩 인덕터인 경우, 상기 전극본체(110)는 자성체 기판을 하부에 두고 이를 지지 부재로 하여 박막공정을 통해 형성될 수 있다.
상기 전극본체(110)는 상기 외부단자(150)를 통해 전류가 인가되면 상기 내부전극(120)에서 유도되는 자속이 지나가는 경로인 자로(magnetic path)가 형성되는 공간으로, 투자율이 높은 세라믹 재료로 구성될 수 있다. 예를 들어, 상기 전극본체(110)는 전기저항이 높고, 자력 손실이 작으며, 조성 변화를 통해 임피던스 설계가 용이한 Ni-Zn, Mn-Zn계, Ni-Zn계, Ni-Zn-Mg계, Mn-Mg-Zn계 페라이트 또는 이들의 혼합물로 구성될 수 있고, 이외에도, 칩 인덕터로서 요구되는 자기 특성에 따라 다양한 재질의 페라이트로 구성될 있음은 물론이다.
상기 전극본체(110) 내부에는 코일 형상의 상기 내부전극(120)이 구비되어 있다. 본 발명의 칩 인덕터(100)가 적층형인 경우, 상기 내부전극(120)은 절연시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행함에 의해 형성될 수 있다. 이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
이와 달리, 본 발명의 칩 인덕터(100)가 박막형인 경우, 상기 내부전극(120)은 일반 공지의 애디티브(Additive) 공법, 서브트랙티브(Subtractive) 공법, 그리고 세미-애디티브(Semi-additive) 등의 박막 성형기술을 이용하여 형성될 수 있다.
상기 내부전극(120)은 복수 개로 구성되어 상기 전극본체(110)의 두께 방향으로 적층될 수 있고, 이때, 상하층의 내부전극(120)은 비아(도면 미도시)를 통해 상호 연결되어 하나의 코일을 형성한다.
이러한 상기 내부전극(120)의 양단은 상기 인출전극(130)의 일단과 각각 연결된다. 즉, 도 2에서 실선으로 도시된 상층의 내부전극은 우측의 인출전극과 연결되고, 점선으로 도시된 하층의 내부전극은 좌측의 인출전극과 연결될 수 있다. 물론, 상층의 내부전극이 좌측의 인출전극과 연결되고, 하층의 내부전극이 우측의 인출전극과 연결될 수 있음은 물론이다.
상기 인출전극(130)의 타단은 일측면이 상기 전극본체(110) 외측으로 노출되어 상기 외부단자(150)와 접합하는 접속전극(140)과 연결된다. 이에 따라, 상기 내부전극(120)은 상기 인출전극(130) 및 접속전극(140)을 통해 상기 외부단자(150)와 전기적 접속이 이루어진다.
여기서, 외측으로 노출되는 상기 접속전극(140)의 일측면은 상기 외부단자(150)의 내주면과 대응되게 형성될 수 있다. 따라서, 상기 외부단자(150)의 양끝단(150a)과 상기 접속전극(140)의 양끝단(140a)은 서로 일치하게 된다.
일반적으로 딥핑(Dipping) 공정을 통해 형성되는 상기 외부단자(150)는 상기 전극본체(110)의 양측면(W면) 뿐만 아니라 양측면(W면)에 인접한 다른 면(L면)의 일부영역(A)까지 연장 형성되는바, 상기 외부단자(150)의 내주면과 대응되게 형성되는 상기 접속전극(140)은, 그 일측면이 상기 전극본체(110)의 W면 및 W면에 인접한 L면의 일부영역(A)에 노출되도록 배치,형성된다.
이와 같이, 본 발명의 칩 인덕터(100)는 종래 칩 인덕터와 달리, 상기 전극본체(110)의 외측으로 노출되는 상기 접속전극(140)의 일측면이 모두 상기 외부단자(150)와 접합됨으로써 상기 외부단자(150)와의 연결 신뢰성을 크게 높일 수 있다.
또한, 상기 접속전극(140)이 상기 전극본체(110)의 W면 및 L면 등 모두 세면에 형성되어 상기 외부단자(150)와의 접합부위가 증가됨에 따라, 상기 내부전극(120)과 외부단자(150)간의 접촉저항이 낮아지고, 칩 인덕터의 직류저항(RDC)의 특성이 개선될 수 있다.
한편, 영역(A)에 노출되는 상기 접속전극(140)의 길이는 전극본체(110)의 전체 가로길이의 0.1 내지 0.3이 될 수 있다. 영역(A)에 노출된 상기 접속전극(140)의 길이가 길수록 외부단자(150)와의 연결 신뢰성 및 직류저항(RDC)의 특성이 향상될 수 있으나, 지나치게 길어지게 되면 공정 비용이 증가하고, 양쪽의 외부단자(150) 사이, 또는 외부단자(150)와 내부전극 사이에 전기적 쇼트(short) 문제가 발생할 수 있으므로, 영역(A)에 노출된 상기 접속전극(140)의 길이는 상기 수치범위내에서 적절한 값을 가지는 것이 바람직하다.
다만, 상기 수치범위는 전극 사이의 단락을 회피하면서 본 발명의 효과가 구현되는 최적의 값을 한정하기 위한 것으로, 영역(A)에 노출된 상기 접속전극(140)의 길이가 상기 수치범위를 약간 벗어나더라도 본 발명의 목적에 부합된다면 허용될 수 있음은 당연하다.
본 발명에 따른 칩 인덕터(100)의 제조 방법에 대해 살펴보면, 먼저, 상기 칩 인덕터(100)가 박막형인 경우 자성체 기판을 준비한다.
박막형 칩 인덕터에서 상기 자성체 기판은 상기 전극본체(110)의 주(主) 구성요소가 되므로, 상기 자성체 기판은 Ni-Zn, Mn-Zn계, Ni-Zn계, Ni-Zn-Mg계, Mn-Mg-Zn계 페라이트 등의 투자율이 높은 세라믹 재료로 구성될 수 있다.
그 다음, 상기 자성체 기판 상면에 내부전극(120) 및 일단이 상기 내부전극(120)과 연결되는 인출전극(130)을 도금한다. 상기 도금은 일반 공지된 애디티브(Additive) 공법, 서브트랙티브(Subtractive) 공법, 그리고 세미-애디티브(Semi-additive) 등의 박막성형 공법을 이용할 수 있다.
그 다음, 상기 내부전극(120) 및 인출전극(130)이 도금된 상기 자성체 기판 상면의 가장자리에 접속전극(140)을 도금한다.
상기 접속전극(140) 도금시, 상기 접속전극(140)의 소정 위치에 상기 인출전극(130)의 타단이 연결될 수 있도록 하고, 상기 접속전극(140)의 일측면이 외측으로 노출될 수 있도록 도금한다.
구체적으로, 상기 접속전극(140)의 일측면이 상기 전극본체(110)의 W면 및 W면에 인접한 L면의 일부영역(A)에 노출될 수 있도록 한다. 이때, 영역(A)에 노출되는 상기 접속전극(140)의 길이는 전술한 바와 같이, 전극본체(110)의 전체 가로길이의 0.1 내지 0.3이 되도록 하는 것이 바람직하다.
상기 접속전극(140)은 상기 내부전극(120) 및 인출전극(130) 도금시 함께 도금될 수 있다. 이는 상기 내부전극(120) 및 인출전극(130) 도금 과정에서, 내부전극(120) 및 인출전극(130)의 패턴 뿐만 아니라 접속전극(140)의 패턴에 대응하는 패턴을 레지스트에 형성함으로써 수행될 수 있다.
이와 같이, 전류 인가에 필요한 각 전극이 도금되면, 상기 자성체 기판 표면에 절연층을 도포하여 상기 내부전극(120) 및 인출전극(130), 그리고 접속전극(140)을 복개한다.
상기 절연층은 전기절연성이 우수한 폴리이미드(polyimide), 에폭시 레진(epoxy resin), 벤조시클로부텐(benzo cyclobutene BCB) 등을 구성재질로 하여, 통상의 증착법이나 솔벤트 프로세스(solvent process), 예컨대 스핀 코팅, 딥 코팅, 닥터 블레이딩, 스크린 프린팅, 잉크젯 프린팅 또는 열 전사법 등 당해 기술분야에 잘 알려진 방법에 의해 형성할 수 있다.
이러한 도금공정과 절연층 도포공정을 반복 수행하면, 두께 방향으로 복수 개의 내부전극(120)이 구비된 전극본체(110)를 얻을 수 있다. 이때, 상하층의 내부전극(120)을 연결하기 위하여, 하층 내부전극(120)을 복개하는 절연층 표면에 드릴 공정을 수행하여 비아홀을 가공한 다음 충진도금하여 비아를 추가로 형성하여야 한다.
상기 전극본체(110)를 소정 조건으로 소결한 다음 요구되는 규격에 따라 다이싱으로 절단하는 공정을 거치는데, 이 과정에서 상기 전극본체(110)의 구성성분이 상기 접속전극(140)의 노출면에 묻을 수 있다. 그러나, 본 발명에서 상기 접속전극(140)은 전극본체(110)의 모서리에도 배치되므로 연마공정을 통해 이를 쉽게 제거할 수 있다.
절단 공정까지 마치면 마지막으로, 상기 전극본체(110)에서 접속전극(140)이 노출된 면에 외부단자(150)를 도금함으로써 본 발명에 따른 칩 인덕터(100)를 최종 완성할 수 있다.
상기 외부단자(150)는 상기 전극본체(110)의 양단부를 도전성 페이스트에 딥핑(Dipping)하고, 이후, 중성 분위기나 환원 분위기속에서 600∼1000℃로 소성하는 것에 의해 형성 가능하다. 물론, 이외에도 증착이나 스퍼터 등 드라이법을 이용하여 상기 외부단자(150)를 형성할 수도 있다.
여기서, 도전성 페이스트가 영역(A)까지 도금되도록 딥핑하여 상기 외부단자(150)의 내주면이 상기 접속전극(140)의 노출된 일측면과 대응되도록 한다. 이에 따라, 상기 접속전극(140)의 노출면은 모두 상기 외부단자(150)와 접합되어 상기 접속전극(140)과 외부단자(150) 사이의 연결 신뢰성이 크게 향상될 수 있다.
이제, 본 발명의 칩 인덕터(100)가 적층형인 경우 그 제조 방법에 대해 살펴보기로 한다.
먼저, 복수 개의 절연시트를 준비한다. 상기 복수 개의 절연시트는 상기 전극본체(110)를 구성요소로서, 상기 각 절연시트는 Ni-Zn, Mn-Zn계, Ni-Zn계, Ni-Zn-Mg계, Mn-Mg-Zn계 페라이트 등의 투자율이 높은 세라믹 재료로 구성될 수 있다.
이러한 상기 절연시트는 볼밀에 투입된 페라이트 분말과 결합제 및 가소제 등을 밀링하여 제조된 슬러리를 PET 필름상에 닥터 블레이드(doctor blade)법 등에 의해 캐스팅하고, 이후 건조 과정을 거쳐 제조될 수 있다.
상기 절연시트가 제조되면, 상기 절연시트 상면에 내부전극(120) 및 일단이 상기 내부전극(120)과 연결되는 인출전극(130)을 도금한다.
상기 내부전극(120) 및 인출전극(130)은 절연시트 상면에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행함에 의해 형성될 수 있다. 이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
그 다음, 상기 내부전극(120) 및 인출전극(130)이 도금된 상기 절연시트 사면의 가장자리에 접속전극(140)을 도금한다. 물론, 박막형 칩 인덕터 제조시와 마찬가지로, 상기 접속전극(140)을 상기 내부전극(120) 및 인출전극(130) 도금시 함께 도금하는 것이 생산성 측면에서 유리하다.
상기 접속전극(140) 도금시, 상기 접속전극(140)의 소정 위치에 상기 인출전극(130)의 타단이 연결될 수 있도록 하고, 상기 접속전극(140)의 일측면이 외측으로 노출될 수 있도록 도금한다.
구체적으로, 상기 접속전극(140)의 일측면이 상기 전극본체(110)의 W면 및 W면에 인접한 L면의 일부영역(A)에 노출될 수 있도록 하고, 이때, 영역(A)에 노출된 상기 접속전극(140)의 길이는 전극본체(110)의 전체 가로길이의 0.1 내지 0.3이 되도록 하는 것이 바람직하다.
그 다음, 상기 내부전극(120) 및 인출전극(130), 그리고 접속전극(140)이 도금된 복수 개의 절연시트를 적층, 압착하여 전극본체(110)를 형성하고, 이후, 탈(脫) 바인더, 소성 등의 열처리를 통해 경화완료된 전극본체(110)의 양단부에 딥핑 공정 등을 수행하여 외부단자(150)를 형성한다. 이때, 상기 접속전극(140)의 노출면 모두가 상기 외부단자(150)와 접합되도록 상기 전극본체(110)의 영단부를 영역(A)의 높이까지 딥핑한다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 본 발명에 따른 칩 인덕터
110 : 전극본체
120 : 내부전극
130 : 인출전극
140 : 접속전극
150 : 외부단자
110 : 전극본체
120 : 내부전극
130 : 인출전극
140 : 접속전극
150 : 외부단자
Claims (11)
- 전극본체;
상기 전극본체의 내부에 구비된 내부전극 및 일단이 상기 내부전극과 연결된 인출전극;
상기 인출전극의 타단과 연결되고, 일측면이 상기 전극본체의 외측으로 노출되는 접속전극; 및
상기 전극본체의 양단부에 형성되고 상기 접속전극과 접합하는 외부단자;
를 포함하되,
외측으로 노출된 상기 접속전극의 일측면은 상기 외부단자의 내주면과 대응되게 형성되고,
외측으로 노출된 상기 접속전극의 일측면은 상기 전극본체의 양측면(W면) 및 양측면(W면)에 인접한 다른 면(L면)의 일부영역(A)에 노출되는,
칩 인덕터.
- 삭제
- 제 1 항에 있어서,
영역(A)에 노출된 상기 접속전극의 길이는 상기 전극본체의 전체 가로길이의 0.1 내지 0.3인,
칩 인덕터.
- 제 1 항에 있어서,
상기 전극본체는,
자성체 기판을 하부에 두고 박막공정을 통해 형성되는 박막 타입인,
칩 인덕터.
- 제 1 항에 있어서,
상기 전극본체는,
복수 개의 절연시트가 적층되어 구성된 적층 타입인,
칩 인덕터.
- 제 1 항에 있어서,
상기 내부전극은 복수 개로 구성되어 상기 전극본체의 두께 방향으로 적층되고, 각 층의 내부전극은 비아를 통해 상호 연결되어 코일 형상을 이루는,
칩 인덕터.
- 자성체 기판을 준비하는 단계;
상기 자성체 기판 상면에 내부전극 및 일단이 상기 내부전극과 연결되는 인출전극을 도금하는 단계;
상기 자성체 기판 상면의 가장자리에 접속전극을 도금하되, 상기 인출전극의 타단과 연결되고 상기 접속전극의 일측면이 외측으로 노출되도록 도금하는 단계;
상기 자성체 기판 표면에 절연층을 도포하여 상기 내부전극 및 인출전극, 그리고 접속전극을 복개하는 단계; 및
상기 접속전극이 노출된 면에 외부단자를 도금하되, 상기 외부단자의 내주면이 외측으로 노출된 상기 접속전극의 일측면과 대응되게 도금하고,
상기 접속전극 도금시, 외측으로 노출되는 상기 접속전극의 일측면이 상기 절연층의 양측부와, 양측부의 인접부위에 노출되도록 도금하는,
칩 인덕터 제조 방법.
- 삭제
- 제 7 항에 있어서,
상기 접속전극 도금시, 상기 인접부위에 노출되는 접속전극의 길이가 상기 자성체 기판의 전체 가로길이의 0.1 내지 0.3이 되도록 도금하는,
칩 인덕터 제조 방법.
- 제 7 항에 있어서,
상기 내부전극 및 인출전극, 그리고 접속전극을 동시 도금하는,
칩 인덕터 제조 방법.
- 복수 개의 절연시트를 준비하는 단계;
상기 절연시트 상면에 내부전극 및 일단이 상기 내부전극과 연결되는 인출전극을 도금하는 단계;
상기 절연시트 상면의 가장자리에 접속전극을 도금하되, 상기 인출전극의 타단과 연결되고 상기 접속전극의 일측면이 외측으로 노출되도록 도금하는 단계;
상기 복수 개의 절연시트를 적층, 압착하는 단계; 및
상기 접속전극이 노출된 면에 외부단자를 도금하되, 상기 외부단자의 내주면이 외측으로 노출된 상기 접속전극의 일측면과 대응되게 도금하고,
상기 접속전극 도금시, 외측으로 노출되는 상기 접속전극의 일측면이 상기 절연시트의 양측부와, 양측부의 인접부위에 노출되도록 도금하는,
칩 인덕터 제조 방법.
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