TWI416690B - 半導體裝置 - Google Patents

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Sang-Hoon Shin
Hyung-Dong Lee
Jun-Gi Choi
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Hynix Semiconductor Inc
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Description

半導體裝置
本發明之例示性實施例係關於一種半導體設計技術，且更特定而言係關於一半導體裝置之一熔絲電路。
本申請案主張2009年7月1日申請之韓國專利申請案第10-2009-0059827號之優先權，該案之全文以引用的方式併入本文中。
一半導體裝置包括一熔絲電路，其用以設置內部電路、用以改變內部電路之選項或用以程式化修復位址。藉由經熔絲程式化改變熔絲電路中之熔絲之電連接狀態而改變預定設置資訊或儲存位址。當雷射束或電應力施加至熔絲時，熔絲之電連接狀態改變。意即，若雷射束或電應力施加至熔絲，則熔絲之電阻改變。因此，使用熔絲之電連接狀態(諸如，短路狀態或開路狀態)之變化來程式化預定資料。
一雷射燒斷型(blowing type)熔絲使用雷射束使熔絲之電連接狀態成為短路狀態。該雷射燒斷型熔絲一般稱為物理熔絲(physical fuse)。該物理熔絲在晶圓階段中使用雷射束改變其電連接狀態。此處，晶圓階段為在將半導體裝置製造為一封裝之前的製造階段。該物理熔絲可稱為雷射熔絲。
在一封裝階段中，使用電方法來代替使用物理方法，該物理方法使用雷射束。將可在封裝階段中程式化之熔絲稱為電熔絲(E-Fuse)。意即，電熔絲藉由藉施加諸如過電流或高電壓之電應力來改變熔絲之電連接狀態而改變程式化。可將電熔絲分類成抗型(anti-type)熔絲及燒斷型熔絲。抗型熔絲將電連接狀態自開路狀態改變成短路狀態，且燒斷型熔絲將電連接狀態自短路狀態改變成開路狀態。電熔絲廣泛地用於封裝階段中，因為電熔絲可在一封裝程序之後程式化。然而，電熔絲在大小上與物理熔絲相比非常大且需要用於控制熔絲之控制電路。因此，電熔絲在應用範圍上及設置能力上受限。
因此，需要開發類似物理熔絲具有較小大小且類似電熔絲具有甚至在封裝之後仍可執行修復程序之能力的熔絲。
本發明之一實施例係針對一種具有一插入於一接觸孔中之接觸熔絲(contact fuse)之半導體裝置。
根據本發明之一實施例，一種半導體裝置包括：一第一傳輸線及一第二傳輸線，該第一傳輸線及該第二傳輸線位於不同層處；一接觸熔絲，其與該第一傳輸線及該第二傳輸線耦接；一電源驅動器，其經組態以將一電應力施加至該接觸熔絲；及一熔絲狀態輸出單元，其經組態以輸出一具有一對應於該接觸熔絲之一電連接狀態之邏輯位準的熔絲狀態信號。
根據本發明之另一實施例，一種半導體裝置包括：一第一傳輸線；一第二傳輸線；一接觸熔絲，其與該第一傳輸線及該第二傳輸線耦接；一第一信號驅動器，其經組態以將一輸入信號驅動至該第一傳輸線；一第二信號驅動器，其經組態以將該輸入信號驅動至位於一與該第一傳輸線之一層不同之層處的該第二傳輸線；及一電源驅動器，其經組態以藉由將一電應力施加至該接觸熔絲而改變該接觸熔絲之一電連接狀態。
根據本發明之又一實施例，一種半導體裝置包括：一第一傳輸線；一第二傳輸線；一主要傳輸線，其位於一與該第一傳輸線及該第二傳輸線之層不同之層處；一第一接觸熔絲，其與該第一傳輸線及該第二傳輸線耦接；一第二接觸熔絲，其與該第二傳輸線及該主要傳輸線耦接；一第一信號驅動器，其經組態以將一輸入信號驅動至該第一傳輸線；一第二信號驅動器，其經組態以將該輸入信號驅動至該第二傳輸線；及一電源驅動器，其經組態以藉由將一電應力選擇性地施加至作為一選定接觸熔絲之該第一接觸熔絲及該第二接觸熔絲中之一者而改變所選擇之該選定接觸熔絲之一電連接狀態。
根據本發明之又一實施例，一種半導體裝置包括一第一傳輸線及一第二傳輸線；一雷射熔絲，其位於一不同於該第一傳輸線及該第二傳輸線之層的層處；一接觸熔絲，其經組態以連接該第一傳輸線與該雷射熔絲之一端；一連接線，其經組態以連接該第二傳輸線與該雷射熔絲之另一端；一電源驅動器，其經組態以將一電應力選擇性地施加至該接觸熔絲；及一熔絲狀態輸出單元，其經組態以輸出一具有一對應於該接觸熔絲之一電連接狀態之邏輯位準的熔絲狀態信號。
根據本發明之又一實施例，一種半導體裝置包括一第一傳輸線、一第二傳輸線及一第三傳輸線；一雷射熔絲，其位於一不同於該第一傳輸線、該第二傳輸線及該第三傳輸線之層的層處；一第一接觸熔絲，其經組態以連接該第一傳輸線與該雷射熔絲之一端；一第二接觸熔絲，其經組態以連接該第二傳輸線與該雷射熔絲之另一端；一連接線，其耦接於該第三傳輸線與該雷射熔絲之該一端之間或該第三傳輸線與該雷射熔絲之該另一端之間；一電源驅動器，其經組態以將一電應力選擇性地施加至該第一接觸熔絲及該第二接觸熔絲中之一者；及一熔絲狀態輸出單元，其經組態以輸出一具有一對應於該第一接觸熔絲及該第二接觸熔絲之一電連接狀態之邏輯位準的熔絲狀態信號。
將參看隨附圖式在下文更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式來具體化，且不應解釋為限於本文中所闡述之實施例。實情為，提供此等實施例以使得本發明將為透徹的且完整的，且將向熟習此項技術者充分地傳達本發明之範疇。遍及本發明，類似參考數字遍及本發明之各圖及實施例指代類似部分。
一般而言，可將一電路之邏輯信號及二進位資料值識別為對應於一電壓位準之邏輯高位準H或邏輯低位準L。可將邏輯信號表示為「1」或「0」。在必要時，可將邏輯信號或二進位資料值定義或描述為具有諸如高阻抗狀態Hi-z之額外狀態。本說明書中之P通道金屬氧化物半導體(PMOS)及N通道金屬氧化物半導體(NMOS)為金屬氧化物半導體場效電晶體。用於連接金屬材料與非金屬材料之接觸孔可區別於用於連接金屬材料與金屬材料之介層孔。然而，在該實施例中，接觸孔表示接觸孔及介層孔兩者。
圖1說明根據本發明之第一實施例之半導體裝置。圖1包括根據第一實施例之半導體裝置的圖式10A及等效電路圖10B。
參看圖1，根據第一實施例之半導體裝置包括：一第一傳輸線11及一第二傳輸線12，其位於不同層中；一接觸熔絲13，其位於該第一傳輸線11與該第二傳輸線12之間；一電源驅動器14，其用於施加電應力；及一熔絲狀態輸出單元15，其用於輸出一具有一對應於該接觸熔絲13之一電連接狀態(諸如，短路狀態或開路狀態)之邏輯位準的熔絲狀態信號FUSE_OUT。
該接觸熔絲13插入至用於連接該第一傳輸線11與該第二傳輸線12之接觸孔中。因為該接觸孔由絕緣材料圍繞，所以當施加一應力電流時，接觸熔絲13之溫度藉由焦耳熱(Joule heating)突然增加。當溫度增加高於一預定溫度時，接觸熔絲13熔融且最終斷開。意即，接觸熔絲13變成一開路狀態。僅供參考，第一傳輸線11及第二傳輸線12為位於一金屬層上之金屬傳輸線。
因此，當電源驅動器14經由由第一傳輸線11及第二傳輸線12形成之應力電流路徑將一應力電流施加至接觸熔絲13時，接觸熔絲13之狀態自短路狀態改變成開路狀態，且輸出對應於接觸熔絲13之電連接狀態之熔絲狀態信號FUSE_OUT。
下文中，將參看等效電路圖10B詳細描述根據第一實施例之半導體裝置之結構及操作。
電源驅動器14包括用於回應於應力電流驅動信號/CFUSE_EN及熔絲選擇信號SEL將一應力電流施加至一接觸熔絲C1的電流驅動器MP2及MN1。當電流驅動信號/CFUSE_EN啟動至一邏輯低位準且將熔絲選擇信號SEL啟動至一邏輯高位準時，PMOS電晶體MP2及NMOS電晶體MN1接通。結果，應力電流施加至接觸熔絲C1。若施加應力電流歷時一預定時間，則接觸熔絲C1變成一電開路狀態。
熔絲狀態輸出單元15包括用於回應於熔絲驅動信號/FUSE_EN及熔絲選擇信號SEL將一驅動電流提供至接觸熔絲C1的熔絲驅動器MP1及MN1。熔絲狀態輸出單元15進一步包括用於鎖存對應於經由接觸熔絲C1傳送之電流之量值的熔絲狀態信號FUSE_OUT的鎖存單元INV1及INV2。
在初始狀態(諸如，供電狀態)時，應力電流驅動信號/CFUSE_EN撤銷至一邏輯高位準且熔絲選擇信號SEL撤銷至一邏輯低位準。當熔絲驅動信號/FUSE_EN啟動至一邏輯低位準時，PMOS電晶體MP1接通。結果，驅動電流施加至接觸熔絲C1。鎖存單元INV1及INV2之輸入節點N10之電位增加。最終，輸出邏輯低位準之熔絲狀態信號FUSE_OUT。
接著，若熔絲選擇信號SEL啟動至一邏輯高位準，而應力電流驅動信號/CFUSE_EN及熔絲驅動信號/FUSE_EN撤銷至一邏輯高位準，則根據接觸熔絲C1之電連接狀態判定鎖存單元INV1及INV2之輸入節點N10之電位。意即，若接觸熔絲C1處於電開路狀態，則鎖存單元INV1及INV2之輸入節點N10之電位繼續保持處於邏輯高位準。最終，輸出邏輯低位準之熔絲狀態信號FUSE_OUT。相反，若接觸熔絲C1處於電短路狀態，則鎖存單元INV1及INV2之輸入節點N10之電位減小。最終，輸出邏輯高位準之熔絲狀態信號FUSE_OUT。意即，若接觸熔絲C1處於電開路狀態，則電流不流經接觸熔絲C1。最終，鎖存單元INV1及INV2之輸入節點N10之電位增加。若接觸熔絲C1處於電短路狀態，則電流經由接觸熔絲C1流至接地電壓端子VSS。因此，鎖存單元INV1及INV2之輸入節點N10之電位減小。
圖2說明根據本發明之第二實施例之半導體裝置。圖2包括根據第二實施例之半導體裝置的圖式20A及等效電路圖20B。
參看圖2，根據第二實施例之半導體裝置包括：一第一信號驅動器21，其用於將一輸入信號IN驅動至第一傳輸線23；一第二信號驅動器22，其用於將輸入信號IN驅動至一位於一與第一傳輸線23之層不同層處的第二傳輸線24；一接觸熔絲25，其與該第一傳輸線23及該第二傳輸線24耦接；及一電源驅動器26，其用於將一電應力施加至接觸熔絲25以改變接觸熔絲25之電連接狀態(諸如，短路狀態或開路狀態)。
該接觸熔絲25插入至用於連接該第一傳輸線23與該第二傳輸線24之接觸孔中。因為該接觸孔由絕緣材料圍繞，所以當施加應力電流時，接觸熔絲25之溫度藉由焦耳熱突然增加。當溫度增加高於一預定溫度時，接觸熔絲25會熔化且最終斷開。意即，接觸熔絲25變成一電開路狀態。僅供參考，第一傳輸線23及第二傳輸線24為位於多個金屬層處之金屬傳輸線。
因此，當電源驅動器26經由由第一傳輸線23及第二傳輸線24形成之應力電流路徑將應力電流施加至接觸熔絲25時，接觸熔絲25之電連接狀態自短路狀態改變成開路狀態。根據接觸熔絲25之電連接狀態，控制驅動至第二傳輸線24之信號之驅動力。
下文中，將參看等效電路圖20B詳細描述根據第二實施例之半導體裝置之結構及操作。
電源驅動器26包括用於回應於應力電流驅動信號/CFUSE_EN及CFUSE_EN將一應力電流施加至接觸熔絲C1的電流驅動器MP1及MN1。當應力電流驅動信號/CFUSE_EN及CFUSE_EN啟動至一邏輯高位準時，PMOS電晶體MP1及NMOS電晶體MN1接通。結果，應力電流施加至接觸熔絲C1。在施加應力電流歷時一預定時間之後，接觸熔絲C1變成一電開路狀態。
同時，第一信號驅動器21將輸入信號IN驅動至第一傳輸線23，且第二信號驅動器22將輸入信號IN驅動至位於一與第一傳輸線23之層不同之層處的第二傳輸線24。此處，若與該第一傳輸線23及該第二傳輸線24耦接之接觸熔絲C1處於短路狀態，則由第一信號驅動器21及第二信號驅動器22驅動之兩個輸入信號IN將傳送至該第二傳輸線24。相反，若該第一傳輸線23與該第二傳輸線24之間的接觸熔絲C1處於開路狀態，則由第一信號驅動器21驅動之輸入信號IN將不傳送至該第二傳輸線24。僅由第二信號驅動器22驅動之輸入信號IN傳送至該第二傳輸線24。因此，傳至第二傳輸線24之信號之驅動力係根據接觸熔絲C1之電連接狀態控制。
圖3說明根據本發明之第三實施例之半導體裝置。圖3包括根據第三實施例之半導體裝置的圖式30A及等效電路圖30B。
參看圖3，根據第三實施例之半導體裝置包括：一第一信號驅動器31，其用於將一輸入信號IN驅動至第一傳輸線33；一第二信號驅動器32，其用於將一輸入信號IN驅動至第二傳輸線34；一主要傳輸線35，其位於一與該第一傳輸線33及該第二傳輸線34之層不同之層處；一第一接觸熔絲36，其位於該第一傳輸線33與該第二傳輸線34之間且連接該第一傳輸線33與該主要傳輸線35；一第二接觸熔絲37，其位於該第二傳輸線34與該主要傳輸線35之間且連接該第二傳輸線34與該主要傳輸線35；及一電源驅動器38，其用於藉由將一電應力選擇性地施加至該第一接觸熔絲36及該第二接觸熔絲37中之一者而改變所選擇之一連接狀態(諸如，短路狀態或開路狀態)。
該第一接觸熔絲36插入於用於連接該第一傳輸線33與該主要傳輸線35之接觸孔中。該第二接觸熔絲37插入至用於連接該第二傳輸線34與該主要傳輸線35之接觸孔中。因為該接觸孔由絕緣材料圍繞，所以當施加一應力電流時，接觸熔絲之溫度藉由焦耳熱突然增加。當接觸熔絲之溫度增加高於一預定溫度時，接觸熔絲熔化且最終斷開。意即，接觸熔絲變成一電開路狀態。在該實施例中，第一傳輸線33及第二傳輸線34以及主要傳輸線35為位於一金屬層處之金屬傳輸線。
因此，當電源驅動器38經由由主要傳輸線35及第一傳輸線33形成之第一應力電流路徑STRESS CURRENT PATH1將應力電流施加至第一接觸熔絲36時，或當電源驅動器38經由由主要傳輸線35及第二傳輸線34形成之第二應力電流路徑2將應力電流施加至第二接觸熔絲37時，接觸熔絲之連接狀態自短路狀態改變成開路狀態。傳送至主要傳輸線35之信號可根據第一接觸熔絲36及第二接觸熔絲37之電連接狀態來選擇。
意即，由第一信號驅動器31驅動之信號或由第二信號驅動器32驅動之信號可選擇性地傳送至該主要傳輸線35。若第一信號驅動器31及第二信號驅動器32具有不同內部延遲值，則傳送至主要傳輸線35之信號之一延遲值可經由第一接觸熔絲36及第二接觸熔絲37之電連接狀態來控制。若第一信號驅動器31及第二信號驅動器32同時驅動輸入信號IN，則傳送至主要傳輸線35之信號之一驅動力可經由第一接觸熔絲36及第二接觸熔絲37之電連接狀態來控制。
下文中，將參看等效電路圖30B詳細描述根據第三實施例之半導體裝置之結構及操作。
電源驅動器38包括用於回應於第一熔絲選擇信號SEL1及第二熔絲選擇信號SEL2將一應力電流施加至所選擇之一接觸熔絲的電流驅動器MP1、MN1及MN2。當啟動應力電流驅動信號/CFUSE_EN及第一熔絲選擇信號SEL1時，PMOS電晶體MP1及第一NMOS電晶體MN1接通且一應力電流施加至第一接觸熔絲C1。在施加應力電流歷時一預定時間之後，第一接觸熔絲C1變成一電開路狀態。當啟動應力電流驅動信號/CFUSE_EN及第二熔絲選擇信號SEL2時，PMOS電晶體MP1及第二NMOS電晶體MN2接通且應力電流施加至第二接觸熔絲C2。在施加應力電流歷時一預定時間之後，第二接觸熔絲C2變成一電開路狀態。
同時，第一信號驅動器31將輸入信號IN驅動至第一傳輸線33，且第二信號驅動器32將輸入信號IN驅動至第二傳輸線34。第一傳輸線33經由第一接觸熔絲36將一信號傳送至主要傳輸線35。第二傳輸線34經由第二接觸熔絲37將一信號驅動至主要傳輸線35。因此，當第一接觸熔絲36處於短路狀態且第二接觸熔絲37處於開路狀態時，由第一信號驅動器31驅動之信號傳送至主要傳輸線35。當第一接觸熔絲36處於開路狀態且第二接觸熔絲37處於短路狀態時，由第二信號驅動器32驅動之信號傳送至主要傳輸線35。因此，由第一信號驅動器31驅動之信號或由第二信號驅動器32驅動之信號可選擇性地傳送至該主要傳輸線35。
圖4說明根據本發明之第四實施例之半導體裝置。圖4包括根據第四實施例之半導體裝置的圖式40A及等效電路圖40B。
參看圖4，根據第四實施例之半導體裝置包括：第一傳輸線41及第二傳輸線42；一雷射熔絲43，其位於一不同於第一傳輸線41及第二傳輸線42之層的層處；一接觸熔絲44，其用於將雷射熔絲43之一端連接至第一傳輸線41；一連接線45，其用於將雷射熔絲43之另一端連接至第二傳輸線42；一電源驅動器46，其用於將一電應力施加至接觸熔絲44；及一熔絲狀態輸出單元47，其用於輸出一具有一對應於該接觸熔絲44之一電連接狀態(諸如，短路狀態及開路狀態)及該雷射熔絲43之一電連接狀態之邏輯位準的熔絲狀態信號FUSE_OUT。
該接觸熔絲44插入至用於將雷射熔絲43之一端連接至該第一傳輸線41之接觸孔中。因為該接觸孔由絕緣材料圍繞，所以當施加一應力電流時，接觸熔絲44之溫度藉由焦耳熱突然增加。當接觸熔絲44之溫度增加高於一預定溫度時，接觸熔絲44熔化且最終斷開。意即，接觸熔絲44變成一開路狀態。在該實施例中，第一傳輸線41及第二傳輸線42為位於一金屬層處之金屬傳輸線。一般而言，雷射熔絲43位於該金屬層處。
當根據第四實施例之半導體裝置處於晶圓階段中時，雷射熔絲43之電連接狀態可藉由使用雷射束使雷射熔絲43熔融來改變。此外，當根據第四實施例之半導體裝置處於封裝階段中時，接觸熔絲44之電連接狀態可藉由經由由第一傳輸線41及第二傳輸線42形成之應力電流路徑STRESS CURRENT PATH將一應力電流自電源驅動器46施加至接觸熔絲44來改變。因此，輸出一具有一對應於該接觸熔絲44之電連接狀態及該雷射熔絲43之電連接狀態之邏輯位準的熔絲狀態信號FUSE_OUT。連接線45經組態以具有不由電應力改變之電特性為較佳的。
下文中，將參看等效電路圖40B詳細描述根據第四實施例之半導體裝置之結構及操作。
電源驅動器46包括用於回應於電流驅動信號/CFUSE_EN及熔絲選擇信號SEL將一應力電流施加至一接觸熔絲C1的電流驅動器MP2及MN1。當應力電流驅動信號/CFUSE_EN啟動至一邏輯低位準且將熔絲選擇信號SEL啟動至一邏輯高位準時，PMOS電晶體MP2及NMOS電晶體MN1接通且一應力電流施加至接觸熔絲C1。在施加應力電流歷時一預定時間之後，接觸熔絲C1變成一電開路狀態。
熔絲狀態輸出單元47包括用於回應於熔絲驅動信號/FUSE_EN及熔絲選擇信號SEL將一驅動電流施加至接觸熔絲C1及雷射熔絲PFUSE的熔絲驅動器MP1及MN1，及用於鎖存對應於經由接觸熔絲C1及雷射熔絲PFUSE傳送之電流之量值的熔絲狀態信號FUSE_OUT的鎖存單元INV1及INV2。
當半導體裝置處於晶圓階段中時，根據雷射熔絲PFUSE之電連接狀態之內部操作經如下執行。此處，假設接觸熔絲C1處於一電短路狀態。
在初始階段(諸如，供電階段)中，應力電流驅動信號/CFUSE_EN撤銷至一邏輯高位準且熔絲選擇信號SEL撤銷至一邏輯低位準。此處，若熔絲驅動信號/FUSE_EN啟動至一邏輯低位準，則PMOS電晶體MP1接通且一驅動電流施加至接觸熔絲C1及雷射熔絲PFUSE。藉由該驅動電流，鎖存單元INV1及INV2之輸入節點N10之電位增加。結果，輸出邏輯低位準熔絲狀態信號FUSE_OUT。
若熔絲選擇信號SEL啟動至一邏輯高位準，而應力電流驅動信號/CFUSE_EN及熔絲驅動信號/FUSE_EN撤銷至一邏輯高位準，則鎖存單元INV1及INV2之輸入節點N10之電位由雷射熔絲PFUSE之電連接狀態決定。意即，若雷射熔絲PFUSE處於電開路狀態，則鎖存單元INV1及INV2之輸入節點N10之電位保持為邏輯高位準。最終，輸出邏輯低位準熔絲狀態信號FUSE_OUT。相反，若雷射熔絲PFUSE處於電短路狀態，則鎖存單元INV1及INV2之輸入節點N10之電位下降。最終，輸出邏輯高位準熔絲狀態信號FUSE_OUT。意即，若雷射熔絲PFUSE處於電開路狀態，則因為電流不流經雷射熔絲PFUSE，所以鎖存單元INV1及INV2之輸入節點N10之電位增加。若雷射熔絲PFUSE處於電短路狀態，則因為電流經由雷射熔絲PFUSE流至接地電壓端子VSS，所以鎖存單元INV1及INV2之輸入節點N10之電位下降。
下文中，將描述當一半導體裝置處於封裝階段中時，根據接觸熔絲C1之電連接狀態之內部操作。此處，假設雷射熔絲PFUSE電短路。
在初始階段(諸如，供電階段)中，應力電流驅動信號/CFUSE_EN撤銷至一邏輯高位準且熔絲選擇信號SEL撤銷至一邏輯低位準。此處，當熔絲驅動信號/FUSE_EN啟動至一邏輯低位準時，PMOS電晶體MP1接通且一驅動電流施加至接觸熔絲C1及雷射熔絲PFUSE。鎖存單元INV1及INV2之輸入節點N10之電位藉由驅動電流增加。最終，輸出邏輯低位準熔絲狀態信號FUSE_OUT。
若熔絲選擇信號SEL啟動至一邏輯高位準，而應力電流驅動信號/CFUSE_EN撤銷至一邏輯高位準，則鎖存單元INV1及INV2之輸入節點N10之電位係藉由接觸熔絲C1之電連接狀態判定。意即，接觸熔絲C1處於電開路狀態，鎖存單元INV1及INV2之輸入節點N10之電位保持成邏輯高位準。最終，輸出邏輯低位準熔絲狀態信號FUSE_OUT。相反，若接觸熔絲C1處於電短路狀態，則鎖存單元INV1及INV2之輸入節點N10之電位下降。最終，輸出邏輯高位準熔絲狀態信號FUSE_OUT。意即，若接觸熔絲C1處於電開路狀態，則因為電流不流經接觸熔絲C1，所以鎖存單元INV1及INV2之輸入節點N10之電位增加。若接觸熔絲C1處於電短路狀態，則因為電流經由接觸熔絲C1流至接地電壓端子VSS，所以鎖存單元INV1及INV2之輸入節點N10之電位下降。
最終，當雷射熔絲PFUSE及接觸熔絲C1中之一者變成開路狀態時，輸出邏輯低位準熔絲狀態信號FUSE_OUT。當雷射熔絲PFUSE之接觸熔絲C1變成短路狀態時，輸出邏輯高位準熔絲狀態信號FUSE_OUT。根據該實施例之半導體裝置可甚至在一封裝階段中使用接觸熔絲C1來改變一內部設置及一選項。
圖5說明根據本發明之第五實施例之半導體裝置。圖5包括根據本發明之第五實施例之半導體裝置的圖式50A及等效電路圖50B。
參看圖5，根據第五實施例之半導體裝置包括：第一傳輸線至第三傳輸線51、52及53；一雷射熔絲54，其位於一不同於第一傳輸線至第三傳輸線51、52及53之層的層處；一第一接觸熔絲55，其用於連接雷射熔絲54之一端與第一傳輸線51；一第二接觸熔絲56，其用於連接雷射熔絲54之另一端與第二傳輸線52；一連接線57，其耦接於第三傳輸線53與雷射熔絲54之一端或另一端之間；一電源驅動器58，其用於將一電應力選擇性地施加至第一接觸熔絲55及第二接觸熔絲56中之一者；及一熔絲狀態輸出單元59，其用於輸出一具有一對應於第一接觸熔絲55及第二接觸熔絲56之電連接狀態(諸如，短路狀態及開路狀態)及該雷射熔絲54之一電連接狀態之邏輯位準的熔絲狀態信號FUSE_OUT。在該實施例中，第三傳輸線53位於一不同於第一傳輸線51、第二傳輸線52及雷射熔絲54之層的層處。
該第一接觸熔絲55插入至用於連接該第一傳輸線51與雷射熔絲54之一端的接觸孔中。該第二接觸熔絲56插入至用於連接該第二傳輸線52與雷射熔絲54之另一端之接觸孔中。因為該接觸孔由絕緣材料圍繞，所以當施加一應力電流時，接觸熔絲之溫度藉由焦耳熱突然增加。當接觸熔絲之溫度增加到高於一預定溫度時，接觸熔絲熔化且最終斷開。意即，接觸熔絲變成一電開路狀態。僅供參考，第一傳輸線51至第三傳輸線53為位於金屬層中之金屬傳輸線。一般而言，雷射熔絲54亦位於一金屬層中。
當根據第五實施例之半導體裝置處於晶圓階段中時，雷射熔絲54之電連接狀態可藉由使用雷射束使雷射熔絲54短路來改變。當根據第五實施例之半導體裝置處於封裝階段中時，若電源驅動器58經由由第一傳輸線51及第三傳輸線53形成之第一應力電流路徑STRESS CURRENT PATH1將一應力電流施加至第一接觸熔絲55，或若電源驅動器58經由由第一傳輸線51及第二傳輸線52形成之第二應力電流路徑STRESS CURRENT PATH2將一應力電流施加至第二接觸熔絲56，則接觸熔絲之連接狀態自一短路狀態改變成一開路狀態。因此，輸出一具有一對應於第一接觸熔絲55及第二接觸熔絲56之電連接狀態及雷射熔絲54之電連接狀態之邏輯位準的熔絲狀態信號FUSE_OUT。僅供參考，連接線57經組態以不由電應力改變電特性為較佳的。
下文中，將參看等效電路圖50B詳細描述根據第五實施例之半導體裝置之結構及操作。
電源驅動器58包括用於回應於應力電流驅動信號/CFUSE_EN、第一熔絲選擇信號SEL1及第二熔絲選擇信號SEL2將一應力電流施加至所選擇之一接觸熔絲的電流驅動器MP2、MN1及MN2。當應力電流驅動信號/CFUSE_EN啟動至一邏輯低位準且第一熔絲選擇信號SEL1啟動至一邏輯高位準時，PMOS電晶體MP2及第一NMOS電晶體MN1接通且一應力電流施加至第一接觸熔絲C1。當施加應力電流歷時一預定時間時，第一接觸熔絲C1變成一電開路狀態。又，當將應力電流驅動信號/CFUSE_EN啟動至一邏輯低位準且將第二熔絲選擇信號SEL2啟動至一邏輯高位準時，PMOS電晶體MP2及第二NMOS電晶體MN2接通且應力電流施加至第二接觸熔絲C2。當施加應力電流歷時一預定時間時，第二接觸熔絲C2變成一電開路狀態。
熔絲狀態輸出單元59包括用於回應於熔絲驅動信號/FUSE_EN及第二熔絲選擇信號SEL2將一驅動電流提供至第一接觸熔絲C1及第二接觸熔絲C2以及雷射熔絲PFUSE的熔絲驅動器MP1及MN2及用於鎖存對應於經由第一接觸熔絲C1及第二接觸熔絲C2以及雷射熔絲PFUSE傳送之電流之量值的熔絲狀態信號FUSE_OUTPUT的鎖存單元INV1及INV2。
僅供參考，根據圖5之第五實施例之半導體裝置之內部操作大體上相同於根據圖4之第四實施例之半導體裝置之內部操作。因為如上文詳細地描述了根據第四實施例之半導體裝置之內部操作，所以省略根據第五實施例之半導體裝置之相同內部操作。在下文將僅描述根據第五實施例之半導體裝置之特定結構及內部操作。
根據第五實施例之半導體裝置可藉由第一熔絲選擇信號SEL1及第二熔絲選擇信號SEL2將一應力電流選擇性地施加至第一接觸熔絲C1或第二接觸熔絲C2。因此，接收該應力電流之接觸熔絲變成一電開路狀態。當雷射熔絲PFUSE短路時，因為不形成第二應力電流路徑STRESS CURRENT PATH2，所以第二接觸熔絲C2之電連接狀態不改變。然而，與雷射熔絲PFUSE之連接狀態無關，第一接觸熔絲C1可經由第一應力電流路徑STRESS CURRENT PATH1接收一應力電流。因此，雷射熔絲PFUSE、第一接觸熔絲C1及第二接觸熔絲C2可在必要時選擇性地改變。
總之，當雷射熔絲PFUSE、第一接觸熔絲C1及第二接觸熔絲C2中之一者變成開路狀態時，最終輸出邏輯低位準熔絲狀態信號FUSE_OUT。當雷射熔絲PFUSE、第一接觸熔絲C1及第二接觸熔絲C2中之所有者均變成短路狀態時，最終輸出邏輯高位準熔絲狀態信號FUSE_OUT。根據該實施例之半導體裝置可在晶圓階段中使用雷射熔絲PFUSE且在封裝階段中使用第一接觸熔絲C1及第二接觸熔絲C2來改變內部設置及選項。
如上文描述，插入至接觸孔中之接觸熔絲與物理熔絲(Physical Fuse)及電熔絲(E-FUSE)相比佔據小區域。因此，根據本發明之半導體裝置需要小區域用於接觸熔絲。
當將根據該實施例之接觸熔絲應用至一具有一由一物理熔絲形成之修復熔絲集合的半導體裝置時，該半導體裝置可不僅在晶圓階段中而且在封裝階段中使用一雷射束執行一修復程序。意即，雖然一缺陷在一封裝程序之後發現，但有可能使用該接觸熔絲執行一修復程序。
根據該實施例之半導體裝置可簡單地改變一內部電路之設置及選項(諸如，延遲控制及驅動器強度控制)而無需顯著修改。
雖然已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，在不脫離以下申請專利範圍中所定義之本發明之精神及範疇的情況下，可作出各種改變及修改。
為了清楚地描述本發明，可例示性地描述具有額外結構之實施例，但是此等額外結構並不直接地與本發明之技術概念及範疇有關。用於表示一信號及一電路之啟動狀態之高態作用(Active High)及低態作用(Active Low)之組態可根據各個實施例改變。此外，一電晶體之結構可為實現同一功能而改變。意即，一PMOS電晶體及一NMOS電晶體之結構可更換或可使用各種電晶體具體化。為了實現同一功能，一邏輯閘之結構可改變。意即，一NAND構件及一NOR構件可由一NAND閘、一NOR閘及一反相器之各種組合形成。
特定而言，根據本發明之實施例之接觸熔絲形成為藉由一電應力將電連接狀態自一短路狀態改變成一開路狀態之燒斷型。然而，在另一實施例中，一接觸熔絲可形成為藉由一電應力將電連接狀態自一開路狀態改變成一短路狀態之抗型。在一抗型接觸熔絲之狀況下，一電源驅動器經組態以將高電壓應力施加至一接觸熔絲。此外，一接觸熔絲可位於耦接至諸如聚合物(poly)之其他材料之一部分處而非位於各個金屬層之間。因為根據本發明之實施例之接觸熔絲插入至一接觸孔中，所以安置接觸熔絲之位置可改變。因為一電路可以許多方式修改且熟習此項技術者顯而易見一接觸熔絲之位置根據電路之修改而改變，所以省略其詳細描述。
11．．．第一傳輸線
12．．．第二傳輸線
13．．．接觸熔絲
14．．．電源驅動器
15．．．熔絲狀態輸出單元
21．．．第一信號驅動器
22．．．第二信號驅動器
23．．．第一傳輸線
24．．．第二傳輸線
25．．．接觸熔絲
26．．．電源驅動器
31．．．第一信號驅動器
32．．．第二信號驅動器
33．．．第一傳輸線
34．．．第二傳輸線
35．．．主要傳輸線
36．．．第一接觸熔絲
37．．．第二接觸熔絲
38．．．電源驅動器
41．．．第一傳輸線
42．．．第二傳輸線
43．．．雷射熔絲
44．．．接觸熔絲
45．．．連接線
46．．．電源驅動器
47．．．熔絲狀態輸出單元
51．．．第一傳輸線
52．．．第二傳輸線
53．．．第三傳輸線
54．．．雷射熔絲
55．．．第一接觸熔絲
56．．．第二接觸熔絲
57．．．連接線
58．．．電源驅動器
59．．．熔絲狀態輸出單元
C1．．．第一接觸熔絲
C2．．．第二接觸熔絲
INV1．．．鎖存單元
INV2．．．鎖存單元
MN1．．．電流驅動器/第一NMOS電晶體/熔絲驅動器
MN2．．．電流驅動器/第二NMOS電晶體/熔絲驅動器
MP1．．．熔絲驅動器/PMOS電晶體/電流驅動器
MP2．．．電流驅動器/PMOS電晶體
N10．．．輸入節點
PFUSE．．．雷射熔絲
VSS．．．接地電壓端子
圖1說明根據本發明之第一實施例之半導體裝置的圖式10A及等效電路圖10B；
圖2說明根據本發明之第二實施例之半導體裝置的圖式20A及等效電路圖20B；
圖3說明根據本發明之第三實施例之半導體裝置的圖式30A及等效電路圖30B；
圖4說明根據本發明之第四實施例之半導體裝置的圖式40A及等效電路圖40B；及
圖5說明根據本發明之第五實施例之半導體裝置的圖式50A及等效電路圖50B。
11．．．第一傳輸線
12．．．第二傳輸線
13．．．接觸熔絲
14．．．電源驅動器
15．．．熔絲狀態輸出單元
C1．．．接觸熔絲
INV1．．．鎖存單元
INV2．．．鎖存單元
MN1．．．電流驅動器/第一NMOS電晶體/熔絲驅動器
MN2．．．電流驅動器/第二NMOS電晶體/熔絲驅動器
MP1．．．熔絲驅動器/PMOS電晶體/電流驅動器
MP2．．．電流驅動器/PMOS電晶體
N10．．．輸入節點
VSS．．．接地電壓端子

Claims (29)

  1. 一種半導體裝置，其包含：一第一傳輸線及一第二傳輸線，該第一傳輸線及該第二傳輸線位於不同層處；一接觸熔絲，其與該第一傳輸線及該第二傳輸線耦接；一電源驅動器，其經組態以將一電應力施加至該接觸熔絲；及一熔絲狀態輸出單元，其經組態以輸出一具有一對應於該接觸熔絲之一電連接狀態之邏輯位準的熔絲狀態信號。
  2. 如請求項1之半導體裝置，其中該接觸熔絲包括一熔絲，該熔絲形成於一經組態以連接該第一傳輸線與該第二傳輸線之接觸孔上。
  3. 如請求項1之半導體裝置，其中該第一傳輸線及該第二傳輸線為金屬線。
  4. 如請求項1之半導體裝置，其中該電源驅動器包括一電流驅動器，該電流驅動器經組態以回應於一應力電流驅動信號及一熔絲選擇信號將一應力電流施加至該接觸熔絲。
  5. 如請求項1之半導體裝置，其中該熔絲狀態輸出單元包括：一熔絲驅動器，其經組態以回應於一熔絲驅動信號及一熔絲選擇信號將一驅動電流提供至該接觸熔絲；及一鎖存單元，其經組態以鎖存對應於一經由該接觸熔絲傳送之電流之一量值的該熔絲狀態信號。
  6. 一種半導體裝置，其包含：一第一傳輸線；一第二傳輸線；一接觸熔絲，其與該第一傳輸線及該第二傳輸線耦接；一第一信號驅動器，其經組態以將一輸入信號驅動至該第一傳輸線；一第二信號驅動器，其經組態以將該輸入信號驅動至位於一與該第一傳輸線之一層不同之層處的該第二傳輸線；及一電源驅動器，其經組態以藉由將一電應力施加至該接觸熔絲而改變該接觸熔絲之一電連接狀態。
  7. 如請求項6之半導體裝置，其中該接觸熔絲包括一熔絲，該熔絲形成於一用於連接該第一傳輸線與該第二傳輸線之接觸孔上。
  8. 如請求項6之半導體裝置，其中該第一傳輸線及該第二傳輸線為金屬線。
  9. 如請求項6之半導體裝置，其中該電源驅動器包括一電流驅動器，該電流驅動器經組態以回應於一應力電流驅動信號而將一應力電流施加至該接觸熔絲。
  10. 一種半導體裝置，其包含：一第一傳輸線；一第二傳輸線；一主要傳輸線，其位於一與該第一傳輸線及該第二傳輸線之層不同之層處；一第一接觸熔絲，其與該第一傳輸線及該第二傳輸線耦接；一第二接觸熔絲，其與該第二傳輸線及該主要傳輸線耦接；一第一信號驅動器，其經組態以將一輸入信號驅動至該第一傳輸線；一第二信號驅動器，其經組態以將該輸入信號驅動至該第二傳輸線；及一電源驅動器，其經組態以藉由將一電應力選擇性地施加至作為一選定接觸熔絲之該第一接觸熔絲及該第二接觸熔絲中之一者而改變該選定接觸熔絲之一電連接狀態。
  11. 如請求項10之半導體裝置，其中該第一信號驅動器及該第二信號驅動器具有不同的內部延遲值。
  12. 如請求項10之半導體裝置，其中該第一接觸熔絲包括一熔絲，該熔絲形成於一用於連接該第一傳輸線與該主要傳輸線之接觸孔上。
  13. 如請求項12之半導體裝置，其中該第二接觸熔絲包括一熔絲，該熔絲形成於一用於連接該第二傳輸線與該主要傳輸線之接觸孔上。
  14. 如請求項10之半導體裝置，其中該第一傳輸線、該第二傳輸線及該主要傳輸線為金屬線。
  15. 如請求項10之半導體裝置，其中該電源驅動器包括一電流驅動器，該電流驅動器經組態以回應於一應力電流驅動信號、一第一熔絲選擇信號及一第二熔絲選擇信號將一應力電流供應至所選擇之一接觸熔絲。
  16. 一種半導體裝置，其包含：一第一傳輸線及一第二傳輸線；一雷射熔絲，其位於一不同於該第一傳輸線及該第二傳輸線之層的層處；一接觸熔絲，其經組態以連接該第一傳輸線與該雷射熔絲之一端；一連接線，其經組態以連接該第二傳輸線與該雷射熔絲之另一端；一電源驅動器，其經組態以將一電應力選擇性地施加至該接觸熔絲；及一熔絲狀態輸出單元，其經組態以輸出一具有一對應於該接觸熔絲之一電連接狀態之邏輯位準的熔絲狀態信號。
  17. 如請求項16之半導體裝置，其中該接觸熔絲包括一熔絲，該熔絲形成於用於連接該第一傳輸線與該雷射熔絲之一端之接觸孔上。
  18. 如請求項16之半導體裝置，其中該第一傳輸線及該第二傳輸線為金屬線。
  19. 如請求項18之半導體裝置，其中該雷射熔絲位於一金屬層處。
  20. 如請求項16之半導體裝置，其中該電源驅動器包括一電流驅動器，該電流驅動器經組態以回應於一應力電流驅動信號及一熔絲選擇信號將一應力電流施加至該接觸熔絲。
  21. 如請求項16之半導體裝置，其中該熔絲狀態輸出單元包括：一熔絲驅動器，其經組態以回應於一熔絲驅動信號及一熔絲選擇信號將一驅動電流提供至該接觸熔絲及該雷射熔絲；及一鎖存單元，其經組態以鎖存對應於一經由該接觸熔絲及該雷射熔絲傳送之電流之一量值的該熔絲狀態信號。
  22. 一種半導體裝置，其包含：一第一傳輸線、一第二傳輸線及一第三傳輸線；一雷射熔絲，其位於一不同於該第一傳輸線、該第二傳輸線及該第三傳輸線之層的層處；一第一接觸熔絲，其經組態以連接該第一傳輸線與該雷射熔絲之一端；一第二接觸熔絲，其經組態以連接該第二傳輸線與該雷射熔絲之另一端；一連接線，其耦接於該第三傳輸線與該雷射熔絲之該一端之間或該第三傳輸線與該雷射熔絲之該另一端之間；一電源驅動器，其經組態以將一電應力選擇性地施加至該第一接觸熔絲及該第二接觸熔絲中之一者；及一熔絲狀態輸出單元，其經組態以輸出一具有一對應於該第一接觸熔絲及該第二接觸熔絲之一電連接狀態之邏輯位準的熔絲狀態信號。
  23. 如請求項22之半導體裝置，其中該第一接觸熔絲包括一熔絲，該熔絲形成於一用於連接該第一傳輸線與該雷射熔絲之一端之接觸孔上。
  24. 如請求項23之半導體裝置，其中該第二接觸熔絲包括一熔絲，該熔絲形成於一用於連接該第二傳輸線與該雷射熔絲之該另一端之接觸孔上。
  25. 如請求項22之半導體裝置，其中該第一傳輸線、該第二傳輸線及該第三傳輸線為金屬線。
  26. 如請求項25之半導體裝置，其中該雷射熔絲位於一金屬層處。
  27. 如請求項22之半導體裝置，其中該電源驅動器包括一電流驅動器，該電流驅動器經組態以回應於一應力電流驅動信號、一第一熔絲選擇信號及一第二熔絲選擇信號將一應力電流施加至所選擇之一接觸熔絲。
  28. 如請求項22之半導體裝置，其中該熔絲狀態輸出單元包括：一熔絲驅動器，其經組態以回應於一熔絲驅動信號及一熔絲選擇信號而將一驅動電流提供至該第一接觸熔絲、該第二接觸熔絲及該雷射熔絲；及一鎖存單元，其經組態以鎖存對應於一經由該第一接觸熔絲、該第二接觸熔絲及該雷射熔絲傳送之電流之一量值的該熔絲狀態信號。
  29. 如請求項22之半導體裝置，其中該第三傳輸線位於一不同於該第一傳輸線、該第二傳輸線及該雷射熔絲之層的層處。
TW098138481A 2009-07-01 2009-11-12 半導體裝置 TWI416690B (zh)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8633707B2 (en) * 2011-03-29 2014-01-21 International Business Machines Corporation Stacked via structure for metal fuse applications
KR20130003594A (ko) 2011-06-30 2013-01-09 삼성전자주식회사 프로그래머블 회로
TWI514539B (zh) * 2011-08-15 2015-12-21 United Microelectronics Corp 電熔絲結構
US8922328B2 (en) * 2011-08-16 2014-12-30 United Microelectronics Corp. Electrical fuse structure
KR20130059196A (ko) * 2011-11-28 2013-06-05 에스케이하이닉스 주식회사 퓨즈회로를 포함하는 반도체 집적회로 및 퓨즈회로의 구동방법
JP6134789B2 (ja) * 2012-06-26 2017-05-24 シンク−アールエックス，リミティド 管腔器官における流れに関連する画像処理
CN106158825B (zh) * 2015-04-27 2018-12-04 上海复旦微电子集团股份有限公司 一种芯片
CN112151098A (zh) 2019-06-27 2020-12-29 台湾积体电路制造股份有限公司 多熔丝记忆体单元电路
US11094387B2 (en) 2019-06-27 2021-08-17 Taiwan Semiconductor Manufacturing Company Limited Multi-fuse memory cell circuit and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433404B1 (en) * 2000-02-07 2002-08-13 Infineon Technologies Ag Electrical fuses for semiconductor devices
US20050189613A1 (en) * 2004-02-27 2005-09-01 Nobuaki Otsuka Semiconductor device as electrically programmable fuse element and method of programming the same
US20070246796A1 (en) * 2006-04-25 2007-10-25 Texas Instruments Incorporated Semiconductor device with improved contact fuse

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065707A (ja) * 1992-06-22 1994-01-14 Oki Electric Ind Co Ltd 半導体集積回路用ヒューズ
JP3401522B2 (ja) * 1998-07-06 2003-04-28 日本電気株式会社 ヒューズ回路及び冗長デコーダ回路
JP2003007081A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体集積回路装置
JP2005109116A (ja) * 2003-09-30 2005-04-21 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US20050285222A1 (en) * 2004-06-29 2005-12-29 Kong-Beng Thei New fuse structure
JP2006253237A (ja) * 2005-03-08 2006-09-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7397106B2 (en) * 2005-12-12 2008-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Laser fuse with efficient heat dissipation
JP4964472B2 (ja) 2006-01-31 2012-06-27 半導体特許株式会社 半導体装置
US20070252238A1 (en) * 2006-04-27 2007-11-01 Charles Lin Tungstein plug as fuse for IC device
JP4861051B2 (ja) * 2006-05-09 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置および電気ヒューズの切断方法
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
KR20080008046A (ko) * 2006-07-19 2008-01-23 주식회사 하이닉스반도체 반도체 소자의 퓨즈 형성방법
KR20080046510A (ko) * 2006-11-22 2008-05-27 삼성전자주식회사 퓨즈 장치 및 퓨즈 모니터링 방법
US20090039462A1 (en) * 2007-08-07 2009-02-12 Mediatek Inc. Efuse devices and efuse arrays thereof and efuse blowing methods
JP2009081188A (ja) * 2007-09-25 2009-04-16 Fujitsu Microelectronics Ltd 半導体装置
US7642176B2 (en) * 2008-04-21 2010-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse structure and method
JP2010192647A (ja) * 2009-02-18 2010-09-02 Renesas Electronics Corp 半導体装置、及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433404B1 (en) * 2000-02-07 2002-08-13 Infineon Technologies Ag Electrical fuses for semiconductor devices
US20050189613A1 (en) * 2004-02-27 2005-09-01 Nobuaki Otsuka Semiconductor device as electrically programmable fuse element and method of programming the same
US20070246796A1 (en) * 2006-04-25 2007-10-25 Texas Instruments Incorporated Semiconductor device with improved contact fuse

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