TWI406614B - 印刷配線基板及其製造方法 - Google Patents

Description

印刷配線基板及其製造方法

本發明係關於一種COF(Chip On Film，薄膜覆晶封裝)薄膜載帶(film carrier tape)等之印刷配線基板及其製造方法。

在形成有由絕緣薄膜、黏接劑層及導電性金屬箔所形成之配線圖案之3層構造式TAB(Tape Automated Bonding、捲帶式自動接合)捲帶或絕緣薄膜上直接形成有由導電性金屬箔所構成之配線圖案之2層構造式COF捲帶等之印刷配線板之輸出側外引腳(outer lead)及輸入側外引腳，係例如以異方性導電薄膜(ACF，Anisotoropic Conductive Film)與液晶面板或硬質(rigid)印刷配線板之電路部電性連接。

近年來，驅動器IC晶片之金凸塊(bump)之微細間距(fine pitch)化已隨液晶畫面之高精細化發展，而在COF等IC安裝用印刷配線板中，亦隨之需形成將內引腳(inner lead)間距細線化為20μm以下之電路，而15μm間距亦已問世。

近年來，藉由半加成(semi-additive)法形成超微細間距配線圖案之技術已見進步，而可藉由此技術形成Cu等導體厚度為8μm以上，最厚亦只有20μm間距以下的配線圖案。

此種半加成法係於絕緣體層上形成基底層，接著在 基底層上形成與配線圖案相反之阻劑(resist)圖案之後進行電鍍，之後，將阻劑剝離再將基底層去除以形成配線圖案者。

此外，為了解決藉由半加成法之配線在鍍覆層上部未能形成緻密的結晶構造卻產生微小龜裂(crack)之問題，乃提出一種在銅鍍覆之間加入濺鍍層而設計成多層以提升緻密性之方法(參照專利文獻1)。

然而，亦有配線寬度隨著微細間距化而變窄，而使印刷配線基板上之配線圖案之耐折性有降低傾向之問題。另外，在專利文獻1之技術中雖未針對此點探討，惟無論如何都是加入濺鍍層而做成為多層，因此在製造效率方面會有問題。

[先前技術文獻] [專利文獻]

[專利文獻1]日本特開2006-278950號公報

本發明係有鑑於上述問題而研創者，其目的在提供一種具有耐折性優異之配線之印刷配線基板及其製造方法。

本發明之第1態樣係一種印刷配線基板，係在絕緣基材表面具有包含基底層、及藉由半加成法在該基底層上形成之銅鍍覆層的配線圖案者，其特徵為：前述銅鍍覆層 係具有多層構造，且雙晶粒徑未達5μm。

在此第1態樣中，由於藉由半加成法之銅鍍覆層具有多層構造，且雙晶粒徑未達5μm，因此配線圖案之耐折性優異。

本發明之第2態樣係在第1態樣之印刷配線基板中，前述多層構造之各層厚度為4μm以下。

在此第2態樣中，多層構造之各層厚度為4μm以下，而使耐折性更為有效地提升。

本發明之第3態樣係在第1或第2態樣之印刷配線基板中，前述銅鍍覆層之雙晶粒縱橫比係未達0.45。

在此第3態樣中，銅鍍覆層之雙晶粒縱橫比未達0.45，而使耐折性更為有效地提升。

本發明之第4態樣係在第1至第3態樣中任一態樣之印刷配線基板中，前述多層構造在各層疊層方向下面係設有以較形成各層時之鍍覆電流密度為低之電流密度所形成之邊界層。

在此第4態樣中，係藉由隔介邊界層而使銅鍍覆層更確實地具有多層構造，而且雙晶粒徑未達5μm。

本發明之第5態樣係在第1至第4態樣中任一態樣之印刷配線基板中，前述多層構造之各層，其疊層方向上側之層係較下側之層薄。

在此第5態樣中，係藉由將疊層方向上側之層設為較下側之層薄，而使耐折性更為有效地提升。

本發明之第6態樣係在第1至第5態樣中任一態樣之印刷配線基板中，前述多層構造之疊層方向最上面之層 係最薄。

在此第6態樣中，係藉由將多層構造之疊層方向最上面之層設為最薄，而使耐折性更為有效地提升。

本發明之第7態樣係一種印刷配線基板之製造方法，係在絕緣基材表面形成導電性基底層，且於該基底層表面形成光阻劑層，並將預定的圖案曝光顯影於該光阻劑層以進行圖案化，藉以形成使前述基底層露出之凹部，且於該凹部之基底層上形成銅鍍覆層，之後，將圖案化後之光阻劑層剝離，接著，將藉由光阻劑層之剝離而露出之基底層去除而形成配線圖案者，其特徵為：將前述銅鍍覆層之鍍覆分割為多段進行，前述銅鍍覆層具有多層構造，且雙晶粒徑係未達5μm。

在此第7態樣中，係將藉由半加成法之銅鍍覆層作成多層構造，且使雙晶粒徑未達5μm，藉此即可製造配線圖案之耐折性優異之印刷配線基板。

本發明之第8態樣係如第7態樣之印刷配線基板之製造方法，其中，在分割為前述多段之鍍覆之間，係以較各層之鍍覆電流密度為低之電流密度形成邊界層。

在此第8態樣中，係隔介邊界層而作成多層構造，藉此即可製造銅鍍覆層更確實地具有多層構造，而且雙晶粒徑未達5μm之印刷配線基板。

以下說明本發明一實施形態之印刷配線基板及其製造方法。

第1圖係顯示作為一實施形態之印刷配線基板之COF薄膜載帶。

第1圖所示本實施形態之COF薄膜載帶1，係在由聚醯亞胺(polyimide)層所構成之絕緣基材10上，形成由導體層所構成之具有所希望圖案之配線圖案20者，而配線圖案20所具備之配線一般而言係具有作為端子之內引腳21A、22A及外引腳21B、22B。在COF薄膜載帶1之絕緣基材10之寬度方向兩側，一般而言，係形成有鏈齒孔(sprocket hole)2，而在除了配線圖案20之內引腳21A、22A及外引腳21B、22B以外之區域，係設有阻焊(solder resist)層3，藉以覆蓋配線圖案20。

在此，成為端子部之配線，例如內引腳21A、22A，配線之間距為30μm以下，較佳為20μm以下，線寬為6μm以上，較佳為7μm至15μm，線寬間之間隔為15μm以下，較佳為13μm以下，配線厚度為6至15μm，較佳為6至12μm。

在此，參照圖式具體說明第1圖之印刷配線基板之製造方法。

第2圖係為顯示本實施形態之印刷配線基板之製造方法之各步驟之基板剖面例圖。

如第2圖(a)及(b)所示，在本實施形態之印刷配線基板之製造方法中，係於絕緣基材10之至少一表面形成由導電性金屬薄層所構成之晶種(seed)層21。在此，絕緣基材10只要是由絕緣性基板所構成之板、薄膜、薄片(sheet)、預浸材(prepreg)等，可作為通常之絕緣基材使用 者均可使用，並未特別限定。然而，為了以捲盤至捲盤(reel to reel)方式連續製造本發明之印刷配線基板，該絕緣基材10係以具有可撓性為較理想。此外，在製造印刷配線基板之步驟中，由於該絕緣基材10有與酸性溶液或鹼性溶液接觸之情形，故以具有優異耐藥品性者為較理想。再者，由於會有曝露於高溫下之情形，故以具有優異耐熱性為較理想。此外，從使用該絕緣基材10並藉由鍍覆步驟來製造配線圖案而言，係以不會因為與水接觸而變質或變形者為較理想。從此種觀點而言，以在本發明中所使用之絕緣基材10而言，係以使用耐熱性之合成樹脂薄膜為佳，尤以使用聚醯亞胺薄膜、聚醯胺醯亞胺(polyamideimide)薄膜、聚酯(polyester)樹脂薄膜、氟樹脂薄膜、液晶樹脂薄膜等通常用於製造印刷配線基板之樹脂薄膜為佳，此等薄膜之中，又以具有優異耐熱性、耐藥品性、耐水性等特性之聚醯亞胺薄膜為尤佳。

此外，在本發明中，絕緣基材10不需如上所述之薄膜狀，亦可為例如由纖維狀物與環氧(epoxy)樹脂等之複合體所構成之板狀絕緣基材。

在本發明中，於上述絕緣基材10，除鏈齒孔2以外，尚可視需要形成折彎用細縫等必要的貫通孔。此等貫通孔係可藉由衝孔(punching)法、雷射穿設法等來形成。

在本實施形態中，如上所述，係在絕緣基材10之至少一面形成由導電性金屬薄層所構成之晶種層21。此晶種層21係為在前述表面藉由電鍍疊層金屬層時形成電極之層，通常，可藉由鎳、鉻、銅、鈷、鎳鉻合金、Ni- Zn、Ni-Cr-Zn等金屬或包含此等金屬之合金所形成。此種晶種層21，只要是在絕緣基材10表面析出如上述之導電性金屬之方法，則其形成法並無特別限制，惟以藉由濺鍍法形成較為有利。藉由濺鍍法形成晶種層21，可使被濺鍍之金屬或合金緊密附著於絕緣基材10表面，而牢固地黏合絕緣基材10與被濺鍍之晶種層21。因此，在製造本發明之印刷配線基板之際，不需在絕緣基材10與晶種層21之間設置黏接劑層。

此外，晶種層21之平均厚度通常為10至1000Å、較佳為50至300 Å之範圍內。

以此方式形成晶種層21之後，係以如第2圖(c)所示地在此晶種層21表面形成銅薄膜層22，且與晶種層21一併組成基底層23為佳。在本發明中，該銅薄膜層22係以藉由例如濺鍍形成為佳。然而，此銅薄膜層22並不限定於濺鍍，亦可以真空蒸鍍法、無電解鍍覆法等各種方法來形成，惟作成藉由濺鍍所形成之銅薄膜層時，係可形成黏合力良好且強度高的銅金屬電路。此銅薄膜層22雖係為以銅為主成分之層，惟在不損及該層特性之範圍內，亦可含有銅以外的金屬。此銅薄膜層之平均厚度，通常係為0.01至1μm、較佳為0.1至0.5μm之範圍內。藉由以此種平均厚度形成銅薄膜層22，即可提升與形成於該銅薄膜層22表面之藉由半加成法所形成之銅層之親和性。

雖以上述方式在晶種層21上形成銅薄膜層22而作成基底層23，惟未必需要設置銅薄膜層22，此時，晶種層21即成為基底層23。

形成基底層23後，雖可直接移至下一個步驟，惟由於在銅薄膜層22表面會形成有氧化膜等，因此係以藉由硫酸、鹽酸等強酸將銅薄膜層22表面作短時間酸洗之後，移至下一個步驟為佳。

在本實施形態中，係於形成基底層23之後，如第2圖(d)所示，在該銅薄膜層22表面整面，形成由感光性樹脂所構成之光阻劑層31。形成該光阻劑層31之樹脂，雖有經照射光之部分會硬化而不溶解於顯影液之負型、及經照射光之部分會溶解於顯影液之正型，惟本發明中任何型之感光性樹脂均可使用。此外，不限定於液狀，亦可使用薄膜等薄膜狀阻劑作為疊層(laminate)。在本實施形態中，係疊層負型之乾薄膜阻劑作為光阻劑層31。

在此，光阻劑層31之厚度係以作成較欲形成之配線圖案20之高度為大較佳，例如，光阻劑層31之厚度係為5至25μm、較佳為13至20μm。

接著，如第2圖(e)所示，在光阻劑層31表面，配置形成有所希望圖案之光罩32，並從光罩32上方照射光以使光阻劑層31感光。接著進行顯影，藉此將形成配線電路之部分的感光性樹脂去除而形成阻劑圖案33(第2圖(f))。在以此方式所形成之阻劑圖案33之凹部33a底部，係露出有在上述第2圖(c)中所形成之基底層23。

接下來，在本實施形態中，在使基底層23露出之狀態下，將該基板移至銅電鍍槽，且以基底層23作為一方電極，並對於與設於鍍覆槽之另一電極之間施加鍍覆電壓以進行電解鍍覆，而於基底層23表面形成銅鍍覆層 24(第2圖(g))。

在此，電解鍍覆之施加電壓係可為直流電壓，亦可為脈衝(pulse)電壓，而銅鍍覆層24之厚度，係以設計為較阻劑圖案33之厚度薄為佳，且以將銅鍍覆層24厚度作成為阻劑圖案33之一半厚度以下為佳。此係為了順暢進行後續之阻劑圖案33之剝離的緣故。

在此，以進行電解鍍覆之銅鍍覆液而言，係以使用包含選自3-巰基-1-丙磺酸(3-Mercapto-1-propanesulfonic acid)(簡稱「MPS」)或雙(3-磺丙基)二硫化物(Bis(3-sulfopropyl)disulfide)(簡稱SPS)之至少一種、具有環狀構造之4級氨鹽聚合體、及氯；而銅濃度為23至55g/L，較佳為25至40g/L，硫酸濃度為50至250g/L，較佳為80至220g/L為佳。

此係由於藉由使用此種組成之鍍覆液，即可藉由半加成法高效率地進行形成配線，而所形成之配線不會有氧化或形狀異常情形，而使表面成為平坦之故。

此外，半加成用硫酸系銅鍍覆液，必須存在有選自MPS或SPS之至少一種、具有環狀構造之4級氨鹽聚合體、氯等3種成分，藉由使用3種成分，即可充分發揮上述的效果。再者，MPS及/或SPS之濃度係以設為8至12mg/L為理想。將MPS及/或SPS之濃度設為上述範圍時，電流效率不會降低，而配線之橫剖面表面會很平坦，故較佳。此外，具有前述硫酸系銅電解液中之環狀構造之4級氨鹽聚合體之濃度係為35至85mg/L，較佳為40至80mg/L。將DDAC(Diallyl dimethyl ammonium chloride，4 級氨鹽)聚合體之硫酸系銅電解液中之濃度設為上述範圍時，電流效率不會降低，而配線之橫剖面表面會很平坦，故較佳。在此，以具有環狀構造之4級氨鹽聚合體而言，雖可使用各種聚合體，惟若考慮上述效果，則以使用DDAC聚合體為最佳。

此外，半加成用硫酸系銅鍍覆液中之氯濃度係為30至55mg/L，較佳為35至50mg/L。將該氯濃度設為上述範圍時，電流效率不會降低，故較佳。另外，在此，氯濃度亦包含由DDAC而來的氯。

以上所說明之半加成用硫酸系銅鍍覆液，係以液中之MPS或SPS與DDAC聚合體與氯之成分均衡最重要，此等量的均衡設為上述範圍時，即可有效率地製造表面平坦之配線。

再者，使用該半加成用硫酸系銅鍍覆液且以半加成法形成配線時，液溫係室溫，例如設為15℃至30℃，較佳為15至25℃，電流密度係設為10A/dm² 以下，較佳為2至6A/dm² 以下並進行電解形成配線為佳。另外，當然亦可視需要將電解步驟設為複數個步驟，及採用脈衝電解或PR電解。

使用此種半加成用硫酸系銅鍍覆液形成配線時，可達成可高效率地形成配線，而且，不會有配線之氧化或形狀異常，而使配線橫剖面表面平坦之效果。此外，尤其使用預定組成之半加成用硫酸系銅鍍覆液時，可進一步達成獲得耐折性優異之配線之效果。

接著，如第2圖(h)所示，將阻劑圖案33去除。該阻 劑圖案33之去除，雖可使用鹼洗淨液、有機溶媒等，惟以使用鹼洗淨液來去除阻劑圖案33為佳。此係由於鹼洗淨液不會對構成本發明之印刷配線基板之素材造成不良影響，而且亦不會因為有機溶媒之蒸散等而產生環境污染之故。

接著，如第2圖(i)所示，將藉由去除阻劑圖案33所露出之區域之基底層23去除。

另外，可在以此方式形成配線圖案20之印刷配線基板表面，形成上述阻焊劑層3而作成印刷配線基板1。

在此，本實施形態之銅鍍覆層24，如第3圖所詳示，係具有多層構造。舉其一例而言，如第3圖(a)所示，銅鍍覆層24係具有：第1銅鍍覆層24a、第2銅鍍覆層24b、第3銅鍍覆層24c、第4銅鍍覆層24d之4層構造。此外，銅鍍覆層24之雙晶粒徑係未達5μm，較佳為1μm以上、5μm以下。另外，在第3圖(a)之例中，第4銅鍍覆層24d雖係鍍覆成與第1至第3銅鍍覆層24a至24c相同的厚度，惟由於以基底層23之去除步驟中蝕刻表面，因此膜厚較第1至第3銅鍍覆層24a至24c稍薄。

在此，所謂多層構造係指各層結晶獨立所形成之多層，可藉由獨立鍍覆而形成第1至第4銅鍍覆層24a至24d所構成。例如，在進行第1至第4銅鍍覆層24a至24d之各鍍覆之後，可將被鍍覆體從鍍覆槽取出而獨立進行下一個鍍覆，亦可在進行各鍍覆之後，以與第1至第4銅鍍覆層24a至24d之鍍覆條件不同之條件將可成為邊界 之邊界層形成極薄之後，形成下一個鍍覆層。另外，亦可在各鍍覆層之間藉由濺鍍法形成薄膜而作成邊界層，但在製造步驟上雖不是很理想。

如此，藉由設成各鍍覆層獨立的多層構造，即易於形成雙晶粒徑未達5μm之銅鍍覆層24，而配線之耐折性亦與雙晶粒徑未達5μm之設計相互配合而顯著提升。另外，所謂多層雖指2層以上，惟以3層以上為佳，4層以上尤佳，即使設計為4層以上的多層，效果提升亦不顯著，因此以2至8層為佳，且以4層左右尤佳。

此外，銅鍍覆層24之雙晶粒縱橫比(縱/橫)未達0.45，尤其為0.3至0.4時，可得知耐折性更為顯著地提升，其詳細內容將於後陳述。

第3圖(b)係在第1至第4銅鍍覆層24a至24d之鍍覆之前，就先以電流密度較其鍍覆條件低的電流密度，例如1/5至1/15左右之電流密度進行鍍覆而形成邊界層24e至24h者。例如，以電流密度5A/dm² 形成第1至第4銅鍍覆層24a至24d時，邊界層24e至24h之電流密度係設為0.5A/dm² 左右。藉由設置此種邊界層24e至24h，即可更確實地形成第1至第4銅鍍覆層24a至24d為獨立的多層構造。

邊界層可設置於所有層間之邊界，亦可僅設於一部分的層間。另外，在形成與各層之邊界的涵義上，雖非必須形成邊界層24e，惟在本實施形態中，係以提升下層與第1銅鍍覆層24之密接性之目的等而形成。設置邊界層時，其厚度為0.05μm以下，觀察剖面時亦有無法發現的 情形。此外，此種邊界層24e至24h並不相當於多層構造之各層，而係設為與第1至第4銅鍍覆層24a至24d合併形成各層者。

此外，在此，所謂雙晶結晶係定義為：相鄰之結晶粒處於以<111>為共通旋轉軸旋轉約60°之位置關係時，以該結晶粒界為雙晶粒界時之結晶者，而雙晶結晶之雙晶粒之粒徑係定義為雙晶粒徑。

此種雙晶粒徑係依是否將銅鍍覆層24設為多層構造而大幅變化，而且係依銅鍍覆之條件或各層厚度等而變化者。

另外，雙晶粒徑係與結晶粒徑無關，而為與結晶粒徑獨立者。此外，結晶粒徑只要是相同鍍覆條件，是否設為多層，均無極大變化。

在此，雙晶粒徑係藉由EBSD(Electron Back Scatter Diffraction Patterns)解析所求出者，且藉由剖面觀察而特別指定雙晶粒，並求得相當於雙晶粒剖面積的近似圓，且以該圓的直徑為該雙晶粒之雙晶粒徑，而算出此粒徑之平均值者，只要未特別記載，所謂銅鍍覆層24之雙晶粒徑，係表示多層構造整體之雙晶粒徑之平均值。

此外，雙晶粒縱橫比係為如上所述特別指定之雙晶粒之長徑與短徑之比(短徑/長徑)，只要未特別記載，所謂銅鍍覆層24之雙晶粒徑縱橫比，係表示多層構造整體之雙晶粒徑縱橫比之平均值。另外，雙晶粒之長徑，係由於本實施形態中銅鍍覆層24為多層構造所引起，通常係與各層之面方向一致，而短徑則與厚度方向一致。

此外，雙晶粒徑或雙晶粒縱橫比雖亦可依各層來算出，惟作為提升耐折性之參數使用時，係可使用整體的雙晶粒徑或雙晶粒縱橫比。

另外，對照各層之雙晶粒徑或雙晶粒縱橫比與耐折性可得知，最上層之雙晶粒徑或雙晶粒縱橫比與耐折性關聯性較大，最上層之雙晶粒徑在4μm以下，最上層之雙晶粒縱橫比在0.32以下，尤以0.20至0.32為佳。如此，若最上層之雙晶粒徑及雙晶粒縱橫比為上述範圍，破裂時從印刷配線基板表面所產生之龜裂就會在最上層及其正下方的邊界停止，而具有難以成長為較大龜裂的效果。另外，在本發明之印刷配線基板所獲得之雙晶粒徑之下限值，依經驗係為0.3μm左右。

此外，各層之厚度係以4μm以下為佳，整體厚度為16μm以下，尤其12μm以下，甚至10μm以下為佳。此係由於藉由將各層厚度及整體厚度設於範圍內，使作成多層構造之效果變得顯著，而且雙晶粒徑易於成為未達5μm之故。另外，從製造穩定性的觀點來看，各層厚度係以設為1μm為佳。

再者，多層構造之各層厚度係可相同，亦可不同，惟以將基底層相反側，亦即愈上側之層設為愈薄為佳。例如，將上半側之層數設為較整體下半側之層數多為佳。例如，將下半側設為1層或2層，及將上半側設為3層或4層者。

[實施例]

接著揭示本發明之實施例以進一步詳細說明本發 明。惟本發明並不限定於此等實施例。

[實施例1]

在厚度為35μm之聚醯亞胺薄膜之前處理側表面，以250厚度將Ni-Cr_20at%進行濺鍍以形成晶種層。再者，在該晶種層表面以0.3μm厚度將銅進行濺鍍以形成銅薄膜層。接下來，在銅薄膜層側表面以疊層方式黏合厚度為15μm之負型乾薄膜阻劑(旭化成公司製)。

接著使用配置有玻璃光罩之曝光裝置(USHIO電機股份有限公司製)，以約180mJ/cm² 進行紫外線曝光，該玻璃光罩描繪有由30μm間距且寬度為15μm之配線所構成之配線圖案。

曝光後，藉由10%碳酸鈉溶液顯影，將未曝光部分溶解，而形成各間距之光阻劑圖案。

在以此方式藉由感光性樹脂形成阻劑圖案之基材捲帶上，使用SPS濃度為10mg/L、DDAC聚合體濃度為40mg/L、氯濃度為30mg/L、銅濃度為38.2g/L、硫酸濃度為100g/L之銅鍍覆液，在溫度25℃下，以電流密度0.5A/dm² 形成極薄的邊界層24e。接著，以電流密度5A/dm² 形成厚度為2μm之第1銅鍍覆層24a，而在邊界層24e及第1銅鍍覆層24a形成厚度2μm。同樣地，依序形成邊界層24f、第2銅鍍覆層24b、邊界層24g、第3銅鍍覆層24c、邊界層24h、第4銅鍍覆層24d，整體形成8μm之銅鍍覆層24。

接著，在以2-乙醇胺(2-aminoethanol)為主成分之50℃之剝離液中，進行30秒鐘浸漬(dipping)而將阻劑圖案 剝離。接下來，以硫酸及過氧化氫系蝕刻液處理，而藉由全面蝕刻將基材上之銅薄膜層去除。接著，使用MEC公司製CH1935將Ni-Cr層溶解以形成各間距之配線圖案。

[實施例2]

除了以與實施例1相同鍍覆條件，以相同厚度形成邊界層及銅鍍覆層成對的2層，而將整體厚度作成為8μm之2層構造以外，其餘均與實施例1相同。

[實施例3]

除了以與實施例1相同鍍覆條件，以相同厚度形成邊界層及銅鍍覆層成對的6層，而作成整體厚度8μm之6層構造以外，其餘均與實施例1相同。

[實施例4]

除了以與實施例1相同鍍覆條件，以相同厚度形成邊界層及銅鍍覆層成對的8層，而作成整體厚度8μm之8層構造以外，其餘均與實施例1相同。

[實施例5]

除了以與實施例1相同鍍覆條件，以相同厚度形成邊界層及銅鍍覆層成對的10層，而作成整體厚度8μm之10層構造以外，其餘均與實施例1相同。

[實施例6]

除了以與實施例1相同鍍覆條件，以相同厚度形成邊界層及銅鍍覆層成對的12層，而作成整體厚度8μm之12層構造以外，其餘均與實施例1相同。

[實施例7]

除了以與實施例1相同鍍覆條件，以4μm厚度形成 邊界層及銅鍍覆層成對的1層之後，再同樣地以相同厚度合計以4μm形成5層，而作成整體為8μm厚度的6層構造以外，其餘均與實施例1相同。

[比較例1]

除了將銅鍍覆以電流密度5A/dm2形成8μm之銅鍍覆層以外，其餘均與實施例1相同方式製作配線圖案。

(試驗例1)

以與實施例1至7及比較例相同鍍覆條件形成MIT測量用樣本，且針對此樣本，以彎曲角度：±135°、彎曲速度：175rpm(312r/min)、夾盤(chuck)之R：0.8mm、荷重：100gf來實施MIT試驗。

MIT試驗之結果，係藉由導通檢驗之斷線檢測方式來確認，而採用斷線檢測時點之彎曲次數。

將該結果顯示於第1表。

由此結果可得知，在2層以上之多層構造情形下，相較於比較例1，藉由MIT試驗所得之耐折性較優異。此外，可得知多層層數與耐折性並無多大關聯，即使超過8層，耐折性亦不會顯著提升。因此，可得知以2層至8層為佳，尤以4層左右為佳。

此外，可得知將相對較薄之層所構成之疊層構造形成於上半側之實施例7，相較於實施例3(整體為6層構造)或實施例5(將與實施例7上半側之層厚度相同層設為10層)，耐折性顯著較優異。由此可得知，係以作成為上側之疊層較下側薄的構造為佳，僅將上側作成為薄膜之多層構造，耐折性更為優異。

(試驗例2)

將針對實施例1、2、7及比較例1進行EBSD解析之結果顯示於第2表。EBSD(Electron Back Scatter Diffraction Patterns，電子背向散射繞射)解析係於沿著配線之長度方向以切片機(microtome)進行剖面加工之後，以FIB(Focused Ion Beam，聚焦離子束)進行蝕刻加工作為觀察用試料。

詳細解析條件如下。此外，實施例1及比較例1之剖面相片顯示於第4圖。

EBSD解析

‧裝置：掃描型電子顯微鏡部(Zeiss公司SUPRATM 55VP)

EBSD部(EDAX公司之Pegasus system)

‧觀察用試料：在設置於試料台之狀態下傾斜70度

‧觀察倍率：5000倍

‧觀察視野：10×30mm

‧WD(Working Distance，工作距離)約15mm

‧具有2°以上方位差時即辨識為晶粒界

‧測量軟體：TSL OIM Data Collection 5

‧解析軟體：TSL OIM Analysis 5.1

結果，從剖面相片可明顯得知實施例1的試料具有多層構造。

此外，EBSD解析之結果，可得知在多層構造之實施例1、2及7中，銅鍍覆層(整體)之雙晶粒徑未達5μm、雙晶粒縱橫比未達0.45，惟在單層之比較例1中，雙晶粒徑為5μm以上、雙晶粒縱橫比為0.45以上。此外，可得知雙晶粒縱橫比在實施例2中係為0.43，惟在耐折性更優異之實施例1及7中，係落在0.32及0.40、與0.3至0.4之範圍。

此外，可得知在實施例1、2及7中，最上層之雙晶粒徑4μm以下、最上層之雙晶粒縱橫比為0.32以下、落在0.20至0.32之範圍。

〔本發明〕

1‧‧‧印刷配線基板

2‧‧‧鏈齒孔

3‧‧‧阻焊層

10‧‧‧絕緣基材

20‧‧‧配線圖案

21‧‧‧晶種層

21A‧‧‧內引腳

21B‧‧‧外引腳

22‧‧‧銅薄膜層

23‧‧‧基底層

24‧‧‧銅鍍覆層

24a‧‧‧第1銅鍍覆層

24b‧‧‧第2銅鍍覆層

24c‧‧‧第3銅鍍覆層

24d‧‧‧第4銅鍍覆層

24e至24h‧‧‧邊界層

31‧‧‧光阻劑層

32‧‧‧光罩

33‧‧‧阻劑圖案

33a‧‧‧凹部

第1圖係為顯示以本發明一實施形態之印刷配線基板之製造方法所製造之印刷配線基板之一例之概略平面圖。

第2圖(a)至(i)係為說明本發明一實施形態之印刷配線基板之製造方法之各步驟之剖面圖。

第3圖(a)及(b)係為銅鍍覆層之放大剖面圖。

第4圖(a)及(b)係為實施例1及比較例1之配線之剖面相片。

10‧‧‧絕緣基材

21‧‧‧晶種層

22‧‧‧銅薄膜層

23‧‧‧基底層

24‧‧‧銅鍍覆層

31‧‧‧光阻劑層

32‧‧‧光罩

33‧‧‧阻劑圖案

33a‧‧‧凹部

Claims (7)

1. 一種印刷配線基板，係在絕緣基材表面具有包含基底層、及藉由半加成法在該基底層上形成之銅鍍覆層的配線圖案者，其特徵為：前述銅鍍覆層係具有多層構造，且雙晶粒徑未達5μm，前述銅鍍覆層之雙晶粒縱橫比係未達0.45。
2. 如申請專利範圍第1項之印刷配線基板，其中，前述多層構造之各層厚度為4μm以下。
3. 如申請專利範圍第1項之印刷配線基板，其中，在前述多層構造之各層疊層方向下面係設有以較形成各層時之鍍覆電流密度為低之電流密度所形成之邊界層。
4. 如申請專利範圍第1項之印刷配線基板，其中，前述多層構造之各層，其疊層方向上側之層係較下側之層薄。
5. 如申請專利範圍第1至4項中任一項之印刷配線基板，其中，前述多層構造之疊層方向最上面之層係最薄。
6. 一種印刷配線基板之製造方法，係在絕緣基材表面形成導電性基底層，且於該基底層表面形成光阻劑層，並將預定的圖案曝光顯影於該光阻劑層以進行圖案化，藉以形成使前述基底層露出之凹部，且於該凹部之基底層上形成銅鍍覆層，之後，將圖案化後之光阻劑層剝離，接著，將由於光阻劑層之剝離所露出之基底層去除而形成配線圖案者，其特徵為：將前述銅鍍覆 層之鍍覆分割為多段而進行，前述銅鍍覆層具有多層構造，且雙晶粒徑係未達5μm，前述銅鍍覆層之雙晶粒縱橫比係未達0.45。
7. 如申請專利範圍第6項之印刷配線基板之製造方法，其中，在分割為前述多段之鍍覆之間，係以較各層之鍍覆電流密度為低之電流密度形成邊界層。