TWI330849B - Memory device and method of reducing bit-line-to-bit-line coupling during read - Google Patents

Description

1330849 (1) 玖、發明說明 【發明所屬之技術領域】 一般言之’本發明與非揮發性半導體記憶體有關，諸 如電氣可抹除可規劃唯讀記億體（EEPROM )及快閃 E E P R Ο Μ ’且特別是具有改良之偵測電路者。 【先前技術】 固態記憶體能非揮發性地儲存電荷，特別是封裝在形 狀因數很小之卡中的EEPROM及快閃EEPROM型式，近 來已成爲各式行動及手持式裝置、重要資訊用品及消費電 子產品所選用的儲存裝置。它不像也是固態記憶體的 RAM (隨機存取記憶體），快閃記憶體是非揮發性的，即 使在電源關閉後仍能保存其所儲存的資料。儘管成本較 高，快閃記憶體在大量儲存方面的應用仍是不斷地成長。 傳統以旋轉之磁性媒體爲基礎的大量儲存諸如硬式磁碟機 及軟式磁碟，其不適合行動與手持的使用環境。此乃因爲 磁碟機的體積大，易發生機械故障，且需要長的傳呼時間 與較高的電力。這些不良的屬性使得碟片式的儲存裝置在 絕大部分行動及攜行應用方面並不實用。另一方面，由於 快閃記憶體具有體積小，耗電少，高速且可靠度高等優良 特性，因此，無論是做成內嵌或可取出的卡式，都很適合 行動及手持環境。 EEPROM及電氣可規劃唯讀記億體（EPROM)是非 揮發性記憶體，其可被抹除並將新資料寫入或“規劃”到它 -4 - (2) (2)1330849 們的記憶格內。兩者都是場效電晶體的結構，使用浮動 (指其未被連接）的導電閘極，在半導體基板內位於通道 區的上方，源區與汲極區之間。控制閘極配置在浮動閘極 上方。電晶體的臨界電壓特性是由留存在浮動閘極內的電 荷決定。易言之，要將浮動閘極上具有某一電荷位準的電 晶體打開，必須在控制閘極上施加一對應的電壓（臨 界），以使源區與汲極區間導通。 浮動閘極可保持某一範圍的電荷，因此，在臨界電壓 的窗口內，可將其規劃到任何的臨界電壓位準。臨界電壓 窗口的大小，可由裝置之最小與最大臨界位準定界，其必 然對應於可規劃於浮動間極上之電何的範圍。臨界窗口通 常視記憶體裝置的特性、操作條件及歷史而定。在窗口內 每一個不同、可區別的臨界電壓位準範圍，原則上可用來 指定記憶格一明確的記憶狀態。 做爲記憶格的電晶體，典型上可經由兩種機制其中之 一將其規劃到“規劃狀態”。其一是“熱電子注入”，對汲極 施加高電壓以加速電子橫過基板的通道區。同時，在控制 閘極上施加一高電壓，將熱電子拉過浮動閘極上的閘極介 電薄層。在“隧道注入”中，在控制閘極上施加一比基板高 的電壓。按此方式，電子被從基板拉入介於其間的浮動閘 極。 記憶體裝置可被數種機制抹除。以EPROM而言，是 以紫外線照射，將浮動閘極內的電荷消除，以整體性地抹 除記憶體。至於EEPROM，記億格是被電氣地抹除，經由 (3) 1330849 在基板施加較控制閘極高的電壓，以便 子誘引到隧道，通過薄的氧化物到 Fowler-Nordheim隨道效應）。典型上 位元組地抹除。以快閃EEPROM而言 地一次抹除，或一次抹除一個或多個區 塊是由5 1 2個位元組或更多個記憶體組 非揮發性記憶格的實例 典型上，記憶體裝置包含一或多個 一卡上。每一個記億體晶片包含由周邊 陣列，這些周邊電路諸如解碼器及抹除 路。較複雜的記憶體裝置還連同有控制 型及較高階的記憶體操作與介接。如今 發性固態記憶體裝置已商業化。這些記 不同類型的記憶格，每種類型都具有一 元。 圖1 A- ] E是說明非揮發性記憶格 圖。 圖]A是EEPROM記憶格型式的非 有用以儲存電荷的浮動閘極。電氣可抹 體（EEPROM)具有與EPROM相同的 在施加適當的電壓之後能電氣地載入或 電荷的機構，不需要使用UV輻射曝照 造方法的實例見於美國專利5,5 9 5 592 4。 將浮動閘極內的電 基板通道區（即 ，EEPROM可以逐 ，記憶體可被電氣 塊1其中’ 一'個區 成。 記憶體晶片安裝在 電路支援的記億格 、寫入 '及讀取電 器，用以執行智慧 有許多成功的非揮 憶體裝置可能使用 或多個電荷儲存單 之各不同實例的槪 揮發性記億體，具 除可規劃唯讀記憶 結構，但另外提供 移走浮動閘極內之 。這類記憶格及製 (4) (4)1330849 圖1B是快閃EEPROM記億格的槪圖，具有選擇閘極 及控制或操縱閘極。記憶格1 0具有一 “分隔-通道”，擴散 於源1 4與汲極]6之間。記憶格是由兩個電晶體T1與丁2 串聯而成’ T ]做爲記億體電晶體，具有浮動閘極2 0及控 制閘極3 〇。浮動閘極能儲存可選擇的電荷量。能流過τ 1 之通道部分的電流量視控制閘極3 0上的電壓及存在於介 於其間之浮動閘極2 〇內的電荷量而定。T2做爲選擇電晶 體’其具有選擇閘極40。當T2被選擇閘極4〇上的電壓 打開時’其允許通道之T]部分內的電流通過源與汲極之 間。選擇電晶體提供一沿著源-汲極通道的開關，與控制 閘極上的電壓無關。優點之一是它可用來關閉那些由於浮 動閘極之電荷耗盡（正電荷）致使控制閘極電壓爲零時仍 導通的記憶格。另一優點是其允許源側的注入規劃更容易 實施。 分隔-通道記憶格的簡單實施例之一是選擇閘極與控 制閘極連接到同一字線，如圖]B的虛線所示。此經由將 電荷儲存單元（浮動閘極）置於部分通道之上，以及，將 控制閘極結構（其爲字線的一部分）置於通道的其它部分 及電荷儲存單元之上即可做到。此以兩個電晶體串聯構成 一記憶格，其中一個（記憶體電晶體）結合電荷儲存單元 上的電荷量及字線上的電壓用以控制可以流過其通道部分 的電流量，另一個（選擇電晶體）具有字線做爲它的閘 極。這類記憶格、其在記憶體系統中的使用及其製造法的 實例見於美國專利 5,070,032、5,095:344、5,315:541、 (5) (5)1330849 5,343,063、以及 5,661，053。 圖1 B所示之分隔-通道記憶格更佳的實施例是選擇閘 極與控制閘極間不以虛線連接。實施之一是記億格陣列中 之一行的控制閘極連接到一垂直於字線的控制（操縱） 線。其效果是當讀取或規劃所選擇的記憶格時，可減輕字 線必須同時執行兩項功能的負荷。此兩項功能爲（1 )做 爲選擇電晶體的閘極，因此，需要適當的電壓以打開或關 閉選擇電晶體，以及，（2 )經由耦合於字線與電荷儲存 單元間的電場（電容的），將電荷儲存單元的電壓驅動到 所要的位準。通常，很難只用一個電壓以最佳的方法執行 這兩項功能。經由將控制閘極與選擇閘極的控制分開，字 線只需執行功能（1 )，以附加的控制線執行功能（2 )。 此能力允許高性能規劃的設計，其規劃電壓加大到目標電 壓。例如美國專利5,3 ] 3，4 2 ]及6，2 2 2 J 6 2即描述在快閃 EEPROM陣列中使用獨立的控制（或操縱）閘極。 圖]C是說明另一快閃EEPROM記憶格的槪圖，其具 有雙浮動閘極及獨立的選擇與控制閘極。記憶格〗0除了 是以3個電晶體串聯之外，其餘與圖1 B的相同。此類型 的記憶格，擴散於源與汲極間的通道中包括兩個儲存單元 (即T卜左及T1-右），選擇電晶體T1位於它們之間。記 憶電晶體分別具有浮動閘極2 0及2 0'，以及控制閘極3 〇 及3 0'。選擇電晶體T2是由選擇閘極4〇控制。在任何時 間，記憶體電晶體對中僅一個被存取以便讀取或寫入。當 儲存單元T]-左被存取時，T2及·η-右被打開，以允許通 (6) (6)1330849 道之T ]-左之部分內的電流通過源與汲極之間。同樣地， 當儲存單元Τ卜右被存取時，Τ2及Τ]-左被打開。抹除是 由選擇閘極複矽靠近浮動閘極附近的部分實現，在選擇閘 極上施加實質的正電壓（例如2 0伏），俾使儲存在浮動 聞極內的電子能經由隧道流到選擇聞極複砂。 圖I D說明一列記憶格組織成一 N AND格》NAN D格 50是由一連串的記憶格電晶體 Ml、M2、...、Μη (η = 4、8、1 6或更多）經由它們的源與汲極鏈結而成。 —對選擇電晶體S 1、S2控制記憶體電晶體鏈經由NAND 格之源端54與汲極端56與外部的連接。在記億體陣列 中，當源選擇電晶體S 1打開時，源端被耦合到源線。同 樣地，汲極選擇電晶體S2被打開時，NAND格的汲極端 被耦合到記憶體陣列的位元線。鏈中的每一個記憶體電晶 體都具有一個電荷儲存單元，用以儲存指定量的電荷，以 便代表一所要的記憶體狀態。每一個記憶體電晶體的控制 閘極提供讀取與寫入操作的控制。每一個選擇電晶體 S I、S 2的控制閘極提供分別經由源端54及汲極端5 6存 取NAND格的控制。 在規劃期間，當NAND格內被定址的記憶體電晶體被 讀取及確認時，它的控制閘極被供應適當的電壓。在此同 時，NAND格50內其餘未被定址的記憶體電晶體，經由 在它們的控制閘極上施加充分的電壓即可將其完全關閉。 按此方式，可以有效地產生從各個記憶體電晶體之源到 N A N D格之源端5 4的導電路徑’同樣地’各個記億體電 (8) 1330849 一列記億格是經由它們的源與汲極按d a i s y ·c h a in 連接在一起。此設計有時稱爲虛擬接地設計。每_ 格1 〇具有源1 4 '汲極1 6、控制閘極3 0及選擇閘 列中的記億格以它們的選擇閘極連接到字線4 2。 記憶格以它們的源與汲極分別連接到所選擇的位 及3 6。在某些實施例中’記憶格的控制閘極與選 是分開控制，操縱線3 6也連接行中記憶格的控制^ 很多快閃EEPROM裝置是以控制閘極與選擇 接在一起的記憶格實施。在此情況，即不需要操緇 字線只是單純地連接沿著每一列之記億格的所有控 與選擇閘極。這些設計的實例見於美國專利5,1 72 5,4 1 8，7 5 2。在這些設計中，在讀取或規劃期間， 本上執行兩項功能：列選擇及供應控制閘極電壓給 所有記億格。

NAND陣歹IJ 圖3說明記憶格的NAND陣列例，諸如圖] 示。位元線沿著每一行的NAND格耦合到每一個 格的汲極端5 6。源線沿著每一列的N AND格耦合 個NAND格的源端54。此外，沿著列之NAND格 閘極也連接到一連串對應的字線。整列的N AN D格 打開一對選擇電晶體而被定址（見圖]D )，選擇 則是經由其所連接的字線在它們的控制閘極上施力口 電壓而打開。當NAND格之鏈中的某一記億體電晶 的方式 -個記憶 極4 0。 行中的 元線3 4 擇閘極 S極。 閘極連 :線，且 :制閘極 ，3 3 8 及 字線基 列中的 D中所 NAND 到每一 的控制 可經由 電晶體 適當的 體被讀 -11 - (9) (9)1330849 取時，鏈中其餘記憶體電晶體很難經由與其相關的字線打 開，因此，流過鏈的電流基本上視儲存在被讀取之記憶格 中之電荷的位準而定。以N A N D架構的陣列做爲記憶體系 統之一部分的實例及其操作見於美國專利5,5 70,3 ] 5、 5,774:397 ' 及 6,046,935 。 區塊抹除 規劃電荷儲存記憶體裝置只是添加更多的電荷到它的 電荷儲存單元內。因此，在規劃操作之前，必須先行將電 荷儲存單元內現有的電荷移除（抹除）。因此，需要提供 抹除電路（未顯示）以抹除一或多個記憶格的區塊。諸如 EEPROM類的非揮發性記憶體，當整個記憶格陣歹U或陣歹IJ 中大部分的記憶格群能被一同地電氣抹除時’稱爲“快 閃” EEPROM。一旦被抹除，記億格群即可被重新規劃。 可被一同抹除的記億格群可能包含一或多個可定址的抹除 單元。典型上，抹除單元或區塊儲存有一或多頁資料’頁 是規劃與讀取的單位，在單一次的操作中可規劃或讀取一 或多頁。典型上，每一頁儲存一或多個資料段，資料段的 大小是由主系統定義。例如依循磁碟機所建立的標準’使 用者資料段是5 1 2個位元組，再加上若干位元組與使用者 資料及/或區塊相關的標頭（overhead )資訊一同儲存° 讀取/寫入電路 在一般的雙態EEPR0M中’至少建立一個電流斷點 -12- (10) (10)1330849 位準（breakpoint level )以便將導電窗口劃分成兩個區 域。當記億格被施加之預先決定的固定電壓讀取時，與斷 點位準（或#考電流IREF )相較，它的源/汲極電流被解 釋成記億狀態。如果讀取的電流高於斷點位準或IREF，則 決定該記憶格是在某一邏輯狀態（例如狀態“〇”）。另一 方面，如果電流小於斷點位準，則決定該記億格在另一邏 輯狀態（例如狀態“ 1 ”）。因此，這類雙態記憶格可儲存 數位資訊的一個位元。參考電流源通常是記憶體系統的一 部分，可由外部規劃，用以產生斷點位準的電流。 隨著半導體技術的進步，爲增加記憶體的容量，所製 造之快閃EE PRO Μ裝置的密度也愈來愈高。增加儲存容 量的另一方法是每一個記憶格能儲存兩個以上的狀態。 以多狀態或多位準的EEPR0M記憶格而言，導電窗 口被一或多個斷點位準分割成2個以上的區域，俾使每一 個記憶格可以儲存一個以上的資料位元。因此，一個 EEPR0M陣歹IJ可以儲存的資訊隨著每一個記憶格可以儲存 的狀態數量增加。具有多狀態或多位準記憶格的EEPR0M 或快閃EEPR0M描述於美國專利5，172,338。 實際上，記億格的記憶狀態通常是經由在控制閘極上 施加參考電壓並偵測流過記億格之源極與汲極極的導電電 流讀取。因此，關於固定的參考控制閛極電壓，可偵測到 與記憶格之浮動閘極上每一特定電荷對應的導通電流。同 樣地，可規劃到浮動閘極上的電荷範圍定義了對應的臨界 電壓窗口或對應的導通電流窗口。 -13- (11) (11)1330849 或者，除了偵測被分割之電流窗口間的導通電流之 外，還可以在控制閘極設定被測試之指定記憶狀態的臨界 電壓，並偵測導通電流是低於或高於臨界電流。相對於臨 界電流之導通電流的偵測實施之一，可經由檢查導通電流 經由位元線之電容放電的速率達成。 圖4說明在任何時間可選擇性地儲存4種不同電荷 QI-Q4之浮動閘極的源-汲極電流ID與控制閘極電壓VCG 間的關係。4條Id對VCG的實曲線代表4種可以規劃到記 憶格之浮動閘極上的電荷位準，分別對應4個可能的記憶 狀態。例如，記憶格的臨界電壓窗口範圍從0.5伏到3 . 5 伏。經由以〇. 5伏的間隔將臨界窗口分割成5個區域，即 可定界出6個記憶狀態。例如》如果參考電流lREF使用 圖中所示的2微安，則以Q 1規劃的記憶格可以考慮成記 憶狀態“1”，因爲它的曲線與IREF截交在被VCG = 0.5伏與 1 . 〇伏所定界的臨界窗口區域內。同理，Q4是在記憶狀態 ‘‘ 5 ，， 〇 從以上的描述可知，臨界窗口劃分的愈細，記憶格可 儲存的狀態也愈多。此需要高精準的規劃及讀取操作，以 便獲得所需的解析度。 美國專利4,3 5 7,68 5揭示規劃2狀態EPROM的方 法’其中’當要將記億格規劃到指定狀態時，其接受連續 的規劃電壓脈衝，每一次將一增量的電荷加到浮動閘極 內。在兩脈衝之間，該記憶格被讀回或被確認，以決定其 相對於斷點位準的源-汲極電流。當確認電流狀態已到達 -14 - (12) 1330849 所要的狀態時，規劃即告停止。可以使用周期或振幅漸增 的規劃脈衝串。 習知技術的規劃電路只是單純地施加規劃脈衝，從抹 除或接地狀態逐步地的通過臨界窗口，一直到抵達目標狀 態。實際上，爲得到適當的解析度，所分割或定界的每一 個區域要能供至少大約5個規劃步通過。此性能可爲2-狀態的記憶格接受。不過，對多狀態的記憶格而言，隨著 分割數量的增加，所需的步數也要增加，因此，規劃的精 準度或解析度必須提高。例如，1 6 ·狀態的記憶格平均至 少需要4 0個規劃脈衝以規劃到目的狀態。 圖5以槪圖說明記憶體裝置的典型配置，記憶體陣列 1〇〇由讀取/寫入電路170經由列解碼器130及行解碼器 ]6 0存取。如圖2及3所描述的連接，記憶體陣列1 0 0中 記憶格的記憶體電晶體可經由所選擇的字線及位元線組定 址。列解碼器1 3 0選擇一或多條字線，行解碼器】6 0選擇 一或多條位元線以便分別在被定址之記憶體電晶體的閘極 上施加適當的電壓。配置讀取/寫入電路U 〇用以讀取或 寫入（規劃）被定址之記憶體電晶體的記憶狀態。讀取/ 寫入電路I 7 0包含若干讀取/寫入模組，可經由位元線連 接到陣列中的記憶體單元。 影響讀取/寫入性能及精確度的因素 爲增進讀取與規劃的性能，陣列中多電荷儲存單元或 記憶體電晶體是被平行地讀取或規劃。因此，記憶體單元 -15- (13) 1330849 的邏輯“頁”是被同時讀取或規劃。在目前的記億體架構 中’典型上，一列中包含數頁交錯的頁。頁中的所有記憶 體單兀是被同時讀取或規劃。行解碼器選擇性地將每一交 錯的頁連接到對應數量的讀取/寫入模組。例如，在一實 施中’記憶體陣列的頁大小被設計成53 2個位元組（5 1 2 個位元組加上2 0個位元組的佔空標頭）。如果每一行包 含一條汲極位元線，且每一列具有兩個交錯頁，因此，在 總共8512行中，與每一頁相關的行數有4256行。因此， 需要42S6個可連接的偵測模組以供平行讀取或寫入所有 的奇數位元線或偶數位元線。按此方式，一頁425 6位元 (即5 3 2個位元組）的資料被平行地從記憶體單元的該頁 中讀取或規劃到該頁中。讀取/寫入模組構成讀取/寫入電 路1 70，可有很多不同的架構^ 如前所述，習周的記憶體裝置是以大量平行的操作方 式增進讀取/寫入操作。此方法增進了性能，但對讀取與 寫入之操作的精確度也有影響。 問題之一是源線偏壓的誤差。此點對具有大量記憶格 且它們的源都連結成接地之源線的記憶體架構特別敏感。 以共同的源平行偵測這些記憶格致使一實質的電流通過源 線。由於源線中的有限電阻，此必然致使每一個記憶格之 源極與真正接地間有可察覺的電位差。在偵測期間，供應 到每一個記億格之控制閘極的臨界電壓是相對於它的源 極’但系統的電源是相對於真正的接地。因此，由於有源 線偏壓誤差的存在，使得偵測不精確。 •16- (14) (14)1330849 另一問題與位元線間的耦合或串音有關。由於位元線 間的空間很小’此問題對平行偵測益發敏感。習知避免位 元線與位元線串音的方法是同時偵測所有奇或所有偶位元 線’同時將不被偵測的其它位元線接地。此種列的架構是 由兩個交錯的頁構成’此有助於避免位元線的串音以及舒 解高密度配置讀取/寫入電路之頁的問題。頁解碼器用來 多工該組讀取/寫入模組是偶頁或是奇頁。按此方式，無 論何時其中一組位兀線在讀取或規劃時，另一交錯組被接 地以消除奇與偶位兀線間的串音，但不是奇行與偶行間。 不過’父錯頁的架構至少有3方面缺點。第一，它需 要額外的多工電路。第二，執行緩慢。爲完成被字線連接 或一列中之記憶格的讀取或規劃，需要兩次讀取及兩次規 劃操作。第三’其也無法針對其它干擾影響做到最佳化， 諸如當兩相鄰記憶格在不同時間（諸如奇與偶頁分開）被 規劃時’相鄰電荷儲存單元間在浮動閘極平面的場耦合。 隨者記憶體電晶體間的間隔不斷靠近，相鄰場輔合的 問邊變得更爲者。在gg憶體電晶體中，電荷儲存單元是 位於通道區與控制閘極之間。在通道區內流動的電流是位 於控制閘極與電荷儲存單元處之電場所貢獻之合成電場的 函數。隨著密度不斷增加’記憶體電晶體也變得愈來愈靠 近。從鄰近電荷儲存單元來的電場也成爲影響記憶格之合 成電場的重要貢獻者。鄰近的電場視規劃到鄰近記憶格之 電荷儲存單元上的電荷而定。此擾動場的本質是動態的， 隨著鄰近記憶格的規劃狀態而變。因此，被讀取之記億格 -17- (15) (15)1330849 所受到的影響隨著時間的不同而異，視鄰近記憶格的狀態 改變而定。 習用的交錯頁架構會因與鄰近浮動閘極的耦合使得誤 差加劇。由於偶頁與奇頁的讀取或規劃是相互分開進行， 某頁的規劃可能是在某組條件下進行，但讀取卻是在完全 不同的條件組下進行，視介於其間之頁當時的情況而定。 隨著密度增加，讀取錯誤的情況也變得愈嚴重，在實施多 狀態時，需要更精確的讀取操作及較粗的臨界窗口劃分。 以上諸項會損及性能，且限制了實施多狀態的潛在容量。 因此，吾人需要一高性能及高容量的非揮發性記憶 體。特別是，吾人需要讀取與規劃之性能都獲增進的高容 量非揮發性記憶體，能有效地處理前述問題。 【發明內容】 吾人需要一種高容量及高性能的非揮發性記憶體裝 置，具有較大的頁讀取/寫入電路以平行地讀取及寫入對 應的記憶格頁。特別是能消除高密度集積晶片之固有千擾 影響可能引入讀取與規劃中的錯誤，或使其降至最低。 源線偏壓是由讀取/寫入電路之接地迴路中之非零電 阻所引入的錯誤。其錯誤是當電流流動時跨於電阻上的電 壓降所致使。按照本發明的一態樣，降低源線偏壓的方法 是經由具有多次舖選偵測（ni u 11 i - p a s s s e n s i n g )之特性及 技術的讀取/寫入電路達成。當記憶格頁被平行偵測時， 每一次篩選有助於識別及關閉導通電流高於指定定界電流 -18- (16) (16)1330849 値的記憶格。被識別的記憶格經由將與其相關的位元線拉 下至接地使其關閉。 在一實施中，指定的定界電流値高於習知單次篩選偵 測的斷點電流値。或者，指定的定界電流値逐步地向習知 單次篩選偵測的斷點電流値輻合。按此方式，由於經由消 除來自電流較高之記憶格的貢獻，使總電流流量大幅降 低，致使在後續的篩選偵測中，受源線偏壓的影響將減 小0 按照一較佳實施例，經由將它們每一個的導通電流與 指定的定界電流値比較，以識別第一次篩選的電流狀態 按照另一較佳實施例，以受控制的電流源對每一條位 元線預充電，藉以識別第一次篩選內較高的電流狀態。預 充電是以預充電電路做爲受控制的電流源，供應限制在定 界電流値的電流達成。按此方式，導通電流超過定界電流 値之記憶格排放電流的速率要快於預充電電路對其相關位 元線充電的速率。因此，由於這些高電流記憶格的位元線 沒有被充電而被識別，並將其從參與後續篩選的記憶格中 刪除。 按照又一較佳實施例，經由多次篩選以識別較高電流 狀態的方法包括與指定的定界電流値比較以及在控制下預 充電。 另一錯誤是由耦合於位元線間的電容所導致。按照本 發明另一態樣的記億體裝置及方法，其允許平行偵測複數 個記憶格，同時使位元線間之耦合或串音所導致的錯誤減 -19 - (17) (17)1330849 至最小。基本上，被平行偵測的複數條位元線上具有受控 制的位元線電壓，俾使在偵測導通電流時，每一毗鄰位元 線對間的電壓差實質上與時間無關。當加諸此條件時，因 不同位元線之電容所造成的所有位移電流都被去掉，因爲 它們完全是靠著隨時間而變的電壓差。 在一較佳實施例中此是由平行偵測電路達成，該電路 也確保任何連接之毗鄰位元線對上的電位差與時間無關》 由於位元線的電容’因此，習知技術的偵測包括決定 導通電流對因位元線電容所產生的等效電容器放電的速 率。此與本發明在被鉗位的位元線電壓偵測的特徵相反。 按照本發明另一態樣的偵測電路與方法，允許經由記 錄其充電或放電與位元線無關之指定電容器的速率以決定 記憶格的導通電流。此允許使用一最佳的偵測電路及方 法’其與記1思體陣列的架構無關（即，與位元線的電容無 關）。更重要者’在偵測期間’其允許位元線電壓被鉗 位，以避免位元線間的串音。 由高密度積體電路所構成之非揮發性記憶體中，—固 有的錯誤是因來自鄰近電荷儲存單元之場的耦合所引起。 各個記憶格不僅受其本身儲存單元之場的影響，還受鄰近 記億格的影響。按照本發明的另一態樣，經由使規劃與讀 取間每一記憶格所在之場環境的改變減至最小，以使因外 來鄰近場所造成的錯誤減至最小。此是經由同時規變J頁Φ 所有毗鄰記憶格達成。由於各個記憶格與其鄰近者胃胃$ 規劃，將可確保從記憶格被規劃到其被讀取，其所胃5[) @ -20- (18) (18)1330849 場環境改變最小。按此方式，在規劃期間所蒙受的錯誤， 在讀取期間也被相同的錯誤所補償，且證實與資料相關的 錯誤被降低或減少。 從以下配合附圖對較佳實施例的描述，將可更瞭解本 發明的其它特性及優點。 【實施方式】 圖6A以槪圖說明按照本發明具有平行讀取與規劃記 億格頁之讀取/寫入電路之記憶體裝置的實施例。記憶體 裝置包括2維記憶格陣列3 00、控制電路3 1 0及讀取/寫入 電路370。記憶格陣列300可由字線經由列解碼器3 3 0以 及由位元線經由行解碼器3 6 0定址。讀取/寫入電路3 7 0 包括多個偵測模組3 8 0，並允許平行讀取或規劃憶格頁。 在一實施例中，記憶格的列被劃分成多頁，配置一頁多工 器3 5 0將讀取/寫入電路3 7 0多工到各頁。 控制電路3 1 0與讀取/寫入電路3 7 0合作，在記憶體 陣列3 0 0上執行記憶體的操作。控制電路3 ] 0包括狀態機 3 1 2、晶片上定址解碼器3 1 4及電源控制模組3】6。狀態 機3 I 2提供記憶體操作的晶片位準控制。晶片上定址解碼 器3 ] 4提供主機或記憶體控制器所使用與解碼器3 3 0及 3 7 0所使用之硬體位址間的位址介面。電源控制模組3 ] 6 在記憶體操作期間控制供應給字線及位元線的電源與電 壓。 圖6B說明圖6A所示小型記億體裝置的較佳配置。 -21 - (19) 1330849 在陣列的相對側以對稱的方式經由各種周邊電路實施對言己 億體陣列3 00的存取，俾使在各側之存取線與電路的密度 減半。因此，列解碼器被分割成列解碼器〕3 0 A與列解碼 器3 3 0 B，行解碼器被分割成行解碼器3 6 0 A與行解碼器 3 6 0 B。在此實施例中，記憶格的列被劃分成多頁，頁多X 器3 5 0也分成頁多工器3 5 0A與3 5 0B。同樣地，讀取/寫 入電路也分割成從陣列3 00底部連接到位元線的讀取/寫 入電路3 7 0A與從陣列3 00頂部連接到位元線的讀取/寫A 電路3 70B。按此方式，讀取/寫入模組的密度及偵測模組 380的密度基本上也都減半。 源線錯誤的處理 偵測記憶格的潛在問題之一是源線偏壓。當有大量的 記憶格被平行偵測時，它們的合成電流在具有有限電阻的 接地迴路中造成明顯的電壓降。因而產生的源線偏壓造成 使用臨界電壓偵測的讀取操作發生錯誤》 圖7 A說明由於電流在與接地間具有有限電阻的源線 內流動所致使之源電壓錯誤的問題。讀取/寫入電路370 在記憶格頁上同時操作。讀取/寫入電路內的每一個偵測 模組3 8 0經由位元線3 6耦合到對應的記億格。例如，偵 測模組3 8 0偵測記憶格]0的導通電流/;(源-汲極電 流）。導通電流從偵測模組經由位元線3 6流入記億格1〇 的汲極，並從源1 4流出，通過源線3 4到接地。在積體電 路晶片上，記億體陣列中記憶格的源全連結在一起成爲源 -22- (20) (20)1330849 線34 ’並連接到記憶體晶片的外部接地接墊（例如Vss 接墊）。即使是使用金屬條片以降低源線的電阻，在記憶 格的源極與接地接墊間，仍具有有限的電阻R。典型上， 接地迴路的電阻R大約是5 〇歐姆。 對於被平行偵測的整個記億體頁而言，流過源線34 的總電流是所有導通電流的和，即/ Τ' 〇 71 = / ; + / 2 +…+ / />。一 般言之’每一個記憶格具有的導通電流視規劃到其電荷儲 存單元內的電荷量而定。對記憶格的某控制閘極電壓而 言，小量電荷將會得到較高的導通電流（見圖4 )。當記 憶格的汲極極與接地接墊間存在有有限的電阻時，跨於電 阻上的電壓降爲Vdi'opWroT'R。 例如，如果4 2 5 6條位元線同時放電，每一條的電流 爲1微安，則源線的電壓降將等於4000x 1微安X 5 0歐姆 ~0 · 2伏。當該記憶格的臨界電壓被偵測時，此源線偏壓將 貢獻0.2伏的偵測誤差。 圖7B說明源線電壓降所致使之記憶格臨界電壓位準 的誤差。相對於GND的臨界電壓VT供應到記憶格]0的 控制閘極3 0。不過，記憶格所見到的有效V τ是控制閘極 3 〇與源1 4間的電壓差。供應的電壓與有效的V τ (忽略源 1 4到源線之較小的電壓降）間有一大約V d τ。p的差。當偵 測記憶格的臨界電壓時，此v d μ p或源線偏壓將造成例如 0.2伏的偵測誤差。此偏壓乃視資料而定，無法輕易去 除，即，視頁中記億格的記憶狀態而定。 按照本發明的一態樣’降低源線偏壓的方法是以具有 -23- i (21) (21)1330849 多次篩選偵測之特徵及技術的讀取/寫入電路達成。每一 次篩選有助於識別及關閉導通電流高於指定定界電流値的 記憶格。典型上，每一次篩選的指定定界電流値逐步地向 習知單次篩選偵測的斷點電流値輻合。按此方式，在後續 篩選的偵測中，受源線偏壓的影響將會減小，因爲電流較 高的記憶格已被關閉。 圖8說明4 -態記億之記億格頁的群聚（ρ 〇 p u 1 a t i ο η ) 分布實例。記億狀態的每一叢集（cluster )被規劃到一導 通電流I s d的範圍內，且相互間很明顯地被隔開。例如， 斷點3 8 1是兩叢集間的定界電流値，分別代表記憶狀態 “1 »與“2”。在習知的單次篩選偵測中，記憶狀態“2”所需 的條件是它的導通電流小於斷點3 8 1。在圖8中，如果沒 有源線偏壓，關於供應之臨界電壓VT的群聚分布是由圖 中的實齒線表示。不過，由於有源線偏壓誤差，位在每一 記憶格之控制閘極上的臨界電壓被源線偏壓加大。此表示 需要施加較高的控制閘極電壓以補償此偏壓。在圖8中， 源線偏壓致使分布朝向較高的供應電壓V τ位移。記憶狀 態愈高（電流愈低）者位移愈多。如果斷點3 8 I是爲沒有 源線偏壓的情況所設計，當有源線偏壓存在時，則有某些 記憶狀態“”之尾端所具有的導通電流出現在沒有導通的 區域，此意指斷點3 8 ]變得較高。此將致使某些“”狀態 (較導通）被錯誤地定界成“ 2，，狀態（較不導通）。 例如’目前的多次篩選偵測可實施2次篩選（j =】到 2 )。在第一次篩選之後，那些導通電流高於斷點3 8 1的 -24- (22) (22)1330849 記億格被識別，且經由關閉它們的導通電流以將其排除。 關閉其導通電流的較佳方法是將其位元線上的汲極電壓設 定成接地。現誚參閱圖7A ’此將有效地排除所有高於由 斷點3 8 1所定界的電流狀態’致使/ το r大幅降低，且因此 可大幅降低Vd^P。在第二次篩選（j=2 )中，由於對源線 偏壓有貢獻的高電流狀態已被排除’因此’虛線的分布趨 近實線。如此，使用斷點3 8 1做爲定界電流値將不會導致 狀態“]”變成狀態“2”的錯誤。 與習知的單次篩選法相較，本2次篩選法實質地降低 了某些“ 1 ”記憶格被誤判成“2”或更高記憶格的可能性。還 可考慮比2次篩選更多次的篩選，當然，篩選次數增加， 所得到的報酬率會遞減。每一次的篩選可使用相同的定界 電流，或在連續的篩選中’每一次使用的定界電流朝向一 般習知單次篩選偵測所用的斷點輻合。 圖9的流程圖顯示按照本發明一實施例用以降低源線 偏壓的多次篩選偵測法。 步驟4 0 0 :以記憶格頁而言’—開始，將記憶格的操 作組設定成等於記憶格頁。 步驟4 1 〇 :開始j =]到N的多次篩選。 步驟420:在第一次篩選之後（A〗）設定一定界電 流値I 〇 ( j ) ’ I。（ j )小於或等於前一次篩選j _ 1，即】〇 (j) 。 步驟4 3 0 :決定操作組中那些記憶格具有的導通電流 高於定界電流値1 〇 ( j )。 -25- (23) (23)1330849 步驟440 :禁止導通電流高於定界電流値lQ ( j )之 記憶格的電流流動。 步驟4 5 0 ··將記億格的操作組設定成等於剩餘的記憶 格’即導通電流未被禁止流動的記憶格。如果j <N，則回 到步驟4 1 0，否則前進到步驟460。 步驟460 ··讀取記憶格頁的狀態。 步驟4 7 0 :結束。 圖1 〇以槪圖說明按照本發明較佳實施例的多次餘選 偵測模組。多次篩選偵測模組3 8 0經由耦合的位元線3 6 偵測記憶格1 0的導通電流。其具有偵測節點48 1，可以 選擇性地連接若干個組件。開始時，當隔離電晶體4 82被 信號BLS啓動時，將位元線36連接到偵測節點48 1。預 充電電路4 8 4耦合到偵測節點4 8 1。當預充電電路4 8 4被 啓動時，其將位元線電壓帶至適合偵測之預先決定的汲極 電壓。在此同時，記憶格的控制閘極被設定到預先決定的 臨界電壓V τ ( i )，即所考慮的記憶狀態。此將感應出源-汲極導通電流在記憶格1 0內流動，此電流可從耦合的位 元線3 6偵測到。當記億格的源與汲極間存在有一標稱電 壓差時，導通電流是規劃到記憶格之電荷與施加之VT (i )的函數。 偵測放大器3 9 0連接到偵測節點以偵測記憶格1 0內 的導通電流。記億格電流辨識器3 94做爲電流位準的辨識 器或比較器。其決定導通電流是高於或低於指定的定界電 流値I 〇 ( j )。如果高於，鎖存器3 9 6即被設定到預先決 -26- (24) (24)1330849 定的狀態。下拉電路4 8 6反應鎖存器3 96被設定到的預定 狀態（例如INV爲HIGH )而啓動。此將偵測節點48 1往 下拉，並因此將位元線3 6連接到接地電壓。無論控制閘 極的電壓爲何，此將禁止記憶格]〇內導通電流的流動， 因爲在它的源與汲極之間沒有電壓差。 一般言之，記憶格頁是被對應數量的多次篩選偵測模 組3 80操作。頁控制器498供應控制與時序信號給每一個 偵測模組。在一實施例中，頁控制器49 8的實施是圖6A 中所示控制電路3 1 0內狀態機3 ] 2的一部分。在另一實施 例中，頁控制器是讀取/寫入電路3 70的一部分。頁控制 器4 9 8循環每一個多次篩選偵測模組3 80預先決定的篩選 次數（j = 1到N)，並爲每一次的篩選供應預先決定的定 界電流値I 〇 ( j )。如稍後的圖〗3中所示，用以偵測的定 界電流値也可按周期實施。在最後的篩選之後，頁控制器 4 9 8以N C 0信號啓動一傳輸閘極4 8 8，以便將偵測節點 4 8 1的狀態做爲被偵測的資料讀到讀出匯流排4 9 9。一頁 的偵測資料將從所有的多次篩選偵測模組3 8 0讀出。 圖]1的流程圖顯示圖]〇之多次篩選偵測模組的操 作。 步驟400 :以每一個記億格都有位元線耦合的記憶格 頁而言’一開始’將記憶格的操作組設定成記憶格頁。 步驟402 :將記憶格之操作組的每條位元線充電到預 先決定的電壓範圍內。 步驟4 1 〇 :開始多次篩選j =】到N。 -27- (25) (25)1330849 步驟4 1 2 :記憶格之操作組的每條位元線從預先決定 之電壓範圍內的電壓開始。 步驟42 0 :在第一次篩選之後（j>l )設定一定界電 流値I 〇 ( j ) ，I 〇 ( j )小於或等於前一次篩選j - 1，即I 〇 (j ) ( j-I) ° 步驟4 3 0 :決定操作組內的記憶格中那些記憶格具有 的導通電流高於定界電流値U ( j )。 步驟 440 :禁止那些導通電流高於定界電流値10 (j)之記億格的電流流動。 步驟4 5 2 :將記憶格的操作組設定成等於剩餘的記憶 格，即位元線尙未被鎖存且被下拉到接地的記億格。如果 j<N，返回步驟410，否則，前進到步驟460。 步驟4 6 0 :讀取記憶格頁的狀態。 步驟4 7 0 :結束。 位元線與位元線之耦合受控制的偵測 圖1 2說明3條毗鄰位元線及其間之電容耦合的影 響。記憶格1 〇 - 〇具有兩個毗鄰的記憶格1 〇 - 1及]0 - 2。同 樣地，耦合到3個記憶格的位元線分別是3條毗鄰的位元 線36-0、3 6-1及36-2。每一條位元線都具有其本身的電 容，分別是CBLG、CBL1及CBL2。毗鄰的位元線對36-0與 3 6 -]間具有互電容C b L 〇 !。毗鄰的位元線對3 6 - 0與3 6 - 2 間具有互電容Cbl〇2。 可看出，由於有各種不同的電容，致產生各不同的分 支電流。特別是，由於每一條位元線本身之電容所產生的 -28- (26) (26)1330849 電流爲： iblco = Cblo d/dt Vblo iBLCi = Cbli d/άί Vblj i B LC 2 ~ CbL2 d/ dt Vbl2 同樣地，由於毗鄰之位元線對36-0與36-]間所產生 的橫向電流爲： j blcoi = Cblo 1 d/dt ( V B L。- V B L ι ) ’ 以及 ^ B ICO 2 — CbL02 d / dt ( Vbl〇_VbL2)。 對記憶格1 0 - 0而言，記憶格的導通電流爲： ^ CELL ~ i B L 0 + [ΐ BLC 00 +i BLCOJ +i BLC〇~^ 上述的記憶格電流只是近似値，因爲它只包括了毗鄰 位元線的貢獻。一般言之，以位元線β L0而言，其也有 來自左側非毗鄰位元線的電容CBL〇3，以及’來自右側非 蚍鄰位元線的電容CBL(M。同樣地，非毗鄰位元線BL1與 BL2間也有互電容Cbli2。這些電容對位移電流的流動都 有貢獻，視跨於每一個電容器上之電壓的改變而定。據估 計’來自非毗鄰位元線的貢獻，大約是來自毗鄰位元線的 ]0 %。 此外，由於偵測模組3 8 0是耦合到位元線（見圖 1 〇 )，其所偵測到的電流是，但由於各不同位元線之 電容對電流都有貢獻，因此，與？並不一致。 習知的解決方法之一是在偵測一記憶格時，將其毗鄰 記憶格的位元線接地。經由記錄耦合於位元線之電容放電 速率以偵測記億格內的導通電流。因此，導通電流可以導 -29- (27) 1330849 自位元線電壓的變化速率。現請參閱圖1 2 ’此機構能在 偵測位元線BL0 3 6-0上的導通電流之時’將毗鄰位元線 BL1 36-1上的電壓VBLi與毗鄰位元線BL2 36-2上的電壓 V b L 2設定爲零。經由關閉毗鄰位元線上的電流，毗鄰位 兀線間的串音得以消除。不過，由於此習知的偵測技術致 使一時間變化VBL〇 = vBL〇 ( t ) ’根據上述方程式，BL0 關於接地的自身電容變成+ + 。此外，此習 知的偵測技術也無法消除來自非毗鄰位元線對位移電流的 貢獻，諸如這些電流較小，但儘管 如此，它們仍是可感覺到的。

按照本發明的另一態樣是提供一種記憶體裝置及平行 偵測複數個記憶格方法·，同時可使位元線與位元線耦合所 致使的錯誤減至最小。基本上，耦合到複數個記憶格之複 數條位元線的位元線電壓受到控制，當它們的導通電流被 偵測時，能使每一吼鄰位元線對間的電壓差實質上與時間 無關。當加諸此條件時，由於各種位元線電容所致(吏的戶万 有電流都不再出現，因爲它們所有都是靠著隨時間變化的 電壓差。因此’從以上方程式可知，由於[7_£iCCC + i C G —Ο = 〇 ’因此’從位兀線上偵測到的電流與記憶格的 電流相同，例如心i C £ i i。 圖]3 A是可降低位兀線與位兀線間絹合之偵測法的 流程圖。 步驟5 0 0 :將位元線親合到頁的每—記憶格以便偵測 它們的導通電流。 -30- (28) (28)1330849 步驟5 I 0 :對每一位元線充電，使位元線電壓到達預 先決定的電壓範圍內。 步驟5 2 0 :控制每一位元線的位元線電壓，俾使每— 毗鄰之位元線對間的電壓差實質上與時間無關。 步驟5 3 0 :在位元線受控制的同時偵測流過每—位元 線的導通電流。 步驟5 4 0 :結束。 按照本發明另一態樣的偵測電路及方法，儘管是在電 壓固定的情況’仍允許經由記錄指定電容器之電壓改變的 速率決定記憶格的導通電流。 圖]3 B的流程圖顯示圖1 3 A所示偵測步驟5 3 0之更 詳細的實施例。 步驟5 3 2 :雖然位元線是在控制之下，經由使用跨於 指定電容器上之電壓的改變仍可偵測每一位元線上的導通 電流。 步驟5 3 4 :經由跨於指定電容器上之電壓的改變速率 浃定導通電流。 圖1 4說明實施本發明各不同態樣的較佳偵測模組。 偵測模組4 8 0包含一位元線隔離電晶體4 8 2、位元線下拉 電路4 8 6 '位元線電壓鉗位電路6 ] 0、讀出匯流排傳輸閘 極4 8 8及偵測放大器600。 當位元線隔離電晶體4 82被BLS信號開啓時，偵測 模組4 8 0可連接到記憶格1 0的位元線3 6。偵測模組4 8 0 經由偵測放大器6 0 0偵測記億格]0的導通電流，並將讀 -31 - (29) (29)1330849 取的結果當成數位電壓位準S ΕΝ鎖存在偵測節點4 8】，並 將其輸出到讀出匯流排499。 偵測放大器600基本上包含第二電壓鉗位電路62〇、 預充電電路64〇、辨識器或比較電路650及鎖存器660。 辨識器電路650包含一專用的電容器652。 偵測模組4 8 0與圖1 0所示的多次餘選偵測模組3 8 0 相同。不過，圖1 4的預充電電路6 4 0是以弱拉上特性實 施’將在稍後的描述。此爲另一種識別具有較高電流之記 憶格的方法，以便關閉這些記憶格以減少源線偏壓誤差。 偵測模組4 8 0也具有減少位元線與位元線耦合的附帶 特性。實施方式是在偵測期間保持位元線電壓與時間無 關。此由位元線電壓鉗位電路6 1 0達成。如下所述，第二 電壓鉗位電路62 0用以確保在所有偵測情況下，位元線電 壓鉗位電路6 1 0都功能正常。此外，亦非如習知技術的偵 測是經由記錄導通電流所致使之位元線電容的放電速率， 而是偵測由偵測放大器6 0 0所提供之專用電容器6 5 2的放 電速率。 偵測模組4 8 0的特徵之一是在偵測期間供應固定的電 壓給位元線，以避免位元線與位元線的耦合。此方面以位 元線電壓鉗位電路6 ] 0實施較佳。位元線電壓鉗位電路 6 1 0的操作類似二極體鉗位，以電晶體6 ] 2與位元線3 6 串聯。電晶體的閘極被偏壓到固定電壓BLC，BLC等於所 要的位元線電壓VBL加上它的臨界電壓VT。按此方式， 其將位元線與偵測節點4 8 1隔離，並將位元線設定在一固 -32- (30) 1330849 定電壓位準，諸如，所要的V B L = 〇 . 5到〇 . 7伏。 之’要將位元線的電壓位準設定到夠低的位準，以 電時間過長，但也要夠高到避免接垴雜訊及其它因 偵測放大器6 0 0經由偵測節點4 8 ]偵測導通電 決定導通電流是高於或低於一預先決定的値。偵測 以數位型式將偵測的結果輸出給讀出匯流排499， 測節點481上的信號SEN2。 偵測放大器60 0也輸出基本上與信號SEN2狀 的數位控制信號IN V，用以控制下拉電路4 8 6。當 導通電流闻於預先決定的値時，INV爲高，SEN2 下拉電路486將此結果進一步加強。下拉電路486 由控制信號IN V所控制的n型電晶體4 8 7。 現請閱圖14及時序圖15(A) -15(Κ)描述 組4 8 0的操作及時序。圖]5 ( A ) - 1 5 ( Κ )劃分 (1)-(9)。 階段（〇 ):建立 偵測模組 4 8 0經由啓動信號 B L S (圖]5 (〇 ))連接到位元線3 6。電壓鉗位電路被B L C啓 15(B) ( 0 ))。控制信號FLT啓動預充電電路 爲有限電流源（圖]5 ( C ) ( 0 ))。 階段（1 ):受控制的預充電 偵測放大器600被重置信號RST初始化（ 一般言 避免放 素。 流，並 放大器 如在偵 態相反 偵測的 爲低。 中包括 偵測模 成階段 (A ) 動（圖 6 4 0做 圖 15 -33- (31) (31)1330849 (D )(】）），該信號經由電晶體6 5 8將IN V信號拉到 接地。因此，在重置時，INV被設定到低。此時，p型電 晶體6 6 3將互補信號L A T拉到V d d或高（圖1 5 ( F ) (I ))。 隔離閘極630是由η型電晶體632構成，受信號INV 控制。因此’在重置之後，隔離閘極被啓動，將偵測節點 4 8 1連接到偵測放大器的內部偵測節點6 3 1，此時，信號 5 Ε Ν 2與內部偵測節點6 3 1上的信號S Ε Ν相同。 預充電電路64〇經由內部偵測節點63 ]及偵測節點 4 8 ]對位元線3 6預充電一段預先決定的時間。此將位元 線帶至偵測其內導通的最佳電壓。 預充電電路64〇包括拉升ρ型電晶體6U，接受控制 信號FLT ( “FLOAT，，）的控制。位元線36將被朝向所要 的ίΐ£兀線電壓拉升’此電壓是由位元線電壓鉗位電路6 1 〇 設定。拉升的速率視位元線3 6內的導通電流而定。導通 電流愈小，拉升的速率愈快。 圖]5 ( Η1 )-圖]5 ( Η4 )說明導通電流分別爲7〇〇 微安、400微安' 22 0微安及40微安之記憶格的位元線電 壓。 如前文參考圖7·]]的說明，如果將導通電流高於預 先決定値的記憶格關閉’即可消除它們對源線偏壓的貢 獻，使源線偏壓所造成的偵測錯誤減至最小。 按照本發明另一態樣，預充電電路“Ο具有兩項功 能。其一是將位元線預充電到最佳的偵測電壓。另一是於 -34 - (32) (32)1330849 直流（D · C .)偵測時有助於識別導通電流高於預先決定値 的那些記憶格，俾能消除其對源線偏壓的貢獻。 達成D · C .偵測是經由配置一行爲如同電流源的預充 電電路，用以供應預先決定的電流給位元線。F L T信號控 制p型電晶體642，俾使其“規劃”一預先決定的電流流過 預充電電路640。例如，FLT信號例如產生自參考電流設 定在5 00微安的電流鏡。當p型電晶體642是構成電流鏡 的一鏡腿時，也有相同5 0 0微安的電流流過它。 圖1 5 ( 1 1 )-圖1 5 ( 1 4 )說明分別連接到導通電流爲 7 0 0微安、400微安、220微安及40微安之記憶格之位元 線上的電壓。例如，當預充電電路640是限制在500微安 的電流源時，對導通電流超過5 00微安的記億格而言，位 元線上電荷流出的速率要比積聚來的快。因此，對導通電 流爲7 0 0微安的位元線而言，在內部偵測節點6 3 1的電壓 或S EN信號將保持在接近〇伏（圖1 5 ( 1 1 ) ( 1 ))。另 —方面，如果記億格的導通電流低於5 00微安，預充電電 路640將開始對位元線充電，其電壓也開始朝向被鉗位的 位元線電壓上升（例如電壓鉗位電路 6 ] 0設定在 〇.5 伏）。（圖 1 5 ( 12 ) (1)-15(14) ( 1 ))。對應地， 內部偵測節點63 ]將保持在接近0伏或被拉升到Vdd (圖 15(G))。一般言之，導通電流較小，位元線電壓也能 較快地充電到被鉗位的位元線電壓。因此，在受控制的預 充電階段之後檢視位元線上的電壓，將可識別被連接之記 憶格的導通電流是高於或低於預先決定的位準。 -35- (33) (33)1330849 階段（2 ) : D · C .鎖存及從後續的偵測中排除高電流的記 億格 在受控制的預充電階段之後，經由辨識器電路6 5 0偵 測SEN信號以開始一初始的DC高電流偵測階段。該偵測 用以識別導通電流高於預先決定之位準的那些記憶格。辨 識器電路6 5 0包括兩個串聯的p型電晶體6 5 4及6 5 6，其 作用爲拉升節點6 5 7用以暫存INV信號。p型電晶體654 被讀取選通信號STB啓動到低，p型電晶體65 6被內部偵 測節點6 3 1的S EN信號啓動到低。如前文的解釋，高電 流記憶格具有的S EN信號接近〇伏，或至少無法使它的 位元線被預充電到足以關閉p型電晶體6 5 6的高點。例 如，如果弱拉升被限制在5 0 0微安的電流，它將無法拉升 導通電流爲7 0 0微安的記憶格（圖1 5 ( G ] ) ( 2 ))。當 STB選通低以鎖存時，節點6 5 7的INV被拉升到Vdd。此 將設定鎖存電路 660的INV爲高，LAT爲低（圖1 5 (H1 ) ( 2 ))。 當】NV爲高且LAT爲低時，隔離閘極630被截止， 且偵測節點4 8 1與內部偵測節點6 3 1被隔開。此時，位元 線 3 6被下拉電路 4 8 6拉下到接地（圖 ]5 ( 11 ) (2 ))。此將有效地關閉位元線內的任何導通電流，消 除它對源線偏壓的貢獻。 因此，在偵測模組4 8 0的一較佳實施中使用有限電流 源的預充電電路。此提供識別載有高電流之位元線的另一 -36- (34) (34)1330849 方法（D.C.偵測），並將其關閉，以便在後續的偵測中， 能使源線偏壓的誤差能減至最小。 在另一實施例中，並不指定預充電電路協助識別高電 流的位元線’而是使其拉升及預充電位元線達最佳化，以 儘快到達記憶體系統之最大可用電流的允許範圍。 階段（3 ):恢復/預充電 在偵測事先未被拉下之位元線（諸如位元線3 6 )的 導通電流之前，預充電電路被FLT信號啓動，以便將內 部偵測節點63 1預充電到Vdd (圖1 5 ( C ) ( 3 )及（圖 15(11) (3)-圖 15(14) (3))。 fe段（4 ):第一次A C偵測 從此往前的操作與圖]〇 - 1]所描述的多次篩選偵測相 同’其中’偵測節點被浮動，且在電流偵測（交流電流偵 測）期間其電壓會改變。圖】4的改良是執行偵測時位元 線電壓保持不變，以避免位元線與位元線的耦合。 在較佳實施例中，是經由決定浮動之內部偵測節點 6 3 1的電壓降以執行交流電流（a c )的偵測。此是經由辨 識器或比較器電路65 0使用耦合於內部偵測節點63 1的電 容器CSA652’並考慮導通電流對其放電的速率以完成偵 測。在積體電路的環境中，電容器6 2 5典型上是以電晶體 實施。其具有預先決定的電容値，例如30Ff，乃是根據 最佳的電流測定選擇。定界電流値典型的範圍在]〇〇_ -37- (35) (35)1330849 1 0 0 0微安’可經由適當地調整放電周期加以設定。 辨識器電路550偵測內部偵測節點63 1內的SEN信 號。在每次偵測之前，內部偵測節點6 3 1 .的S EN信號被 預充電電路6 4 0拉升到V d d。此將跨於電容器6 5 2上的電 壓初始設定到零。 當偵測放大器600準備偵測時，預充電電路640被 FLT去能到高（圖15(C) (4))。第一偵測周期T1是 經由宣告的選通信號S TB設定。在偵測周期期間，被導 通之記億格引發的導通電流將使電容器放電。當電容器 65 2經由位元線3 6內之導通電流的排放動作被放電時， S EN從V d d下降。圖1 5 ( G 2 ) - 1 5 ( G 4 )分別說明對應於 剩下3例連接至導通電流爲400微安、220微安及40微 安之記憶格之位元線的 S EN信號。其下降的速率較具有 較高導通電流者快。 階段（5 ):第一次AC鎖存及從後續的偵測中排除電流 較高的記億格 在第一次預先決定的偵測周期結束後，視位元線36 內的導通電流而定，SEN將下降到某電壓（圖15 ( G2 ) (4 ) -1 5 ( G4 ) ( 4 ))。例如，將此第一階段的定界電 流設定在3 0 0微安。電容器6 5 2、偵測周期T1及p型電 晶體656的臨界電壓使得高於定界電流（例如300微安） 之導通電流所對應的S EN信號下降到足以打開辨識器電 路6 5 0內的電晶體6 5 6。當鎖存信號STB選通低時，輸出 -38- (36) (36)1330849 信號1NV將被拉升到高’且被鎖存器660鎖存（圖】5 (E ) ( 5 )及1 5 ( H2 ))。另一方面，對應於導通電流 低於定界電流的信號S EN將產生—無法打開電晶體6 5 6 的SEN信號。在此情況’鎖存器660將保持不變，LAT 仍維持在咼（圖15(H3)及15(H4))。因此，可看 出，辨識器電路650能有效地決定位元線36內的導通電 流相對於偵測周期所設定之參考電流的大小。 偵測放大器6 0 0也包括第二電壓鉗位電路6 2 〇，其目 的是保持電晶體6 1 2夠高的汲極電壓，以使位元線電壓鉗 位電路6 1 0的功能正常。如前所述，位元線電壓鉗位電路 6 1 0將位元線電壓鉗位到預先決定的値 v B L .，例如 〇 . 5 伏。此需要電晶體6 1 2的閘極電壓B L C被設定到V b L + V τ (此V τ是電晶體6 ] 2的臨界電壓），且連接到偵測節點 48 1的汲極要大於源，即信號 SEN2>VBL。特別是，對此 結構的電壓鉗位電路6 1 0及6 2 0而言，S EN 2應不高於 (LAT-Vt )或（BLX-VT )較小者，且SEN應不下降。在 偵測期間，隔離閘極6 3 0是在通暢模式。不過，在偵測期 間，在內部偵測節點63 I處的信號SEN具有從Vdd下降 的電壓。第二電壓鉗位電路620防止SEN跌降到（LAT-VT )或（BLX-VT )，視何者較低。此是經由受BLX信號 控制的η-電晶體612達成，其中，BLX2Vbl + 2Vt (圖15 (F ))。因此，經由電壓鉗位電路6】0與620的動作， 使位元線電壓VBL在偵測期間保持不變，例如大約0.5 伏0 -39- (37) (37)1330849 使用專用電容器6 5 2取代習知技術使用位元線電容量 測電流有幾方面優點。首先’其允許位元線上固定的電壓 滹，藉以避免位元線與位元線的串音。第二，專用電容器 6 5 2允許選擇最適合偵測的電容。例如，相較於大約2 p F 的位元線電容，其可具有只有大約3 0 fF的電容。較小的 謹容由於放電較快因此可提高偵測速率。最後，相較於使 用位元線電容的習知方法，偵測專用電容允許偵測電路與 ΐ己億體的架構無關。 在另一實施例中’電流的決定是經由與參考記憶格之 導通電流所提供的參考電流比較達成。此實施例可經由比 較電流是電流鏡的一部分實施。 電流測定L A Τ的輸出被鎖存電路6 6 0鎖存。鎖存電 路是由設定/重置鎖存的電晶體661 '662、663及664連 同電晶體66 6與6 6 8構成。p型電晶體66 6是由信號RST (RESET )控制，n 型電晶體 66 8是由信號 STB (SEROBE 或 SET* )控制。 通常，記憶格頁是由對應數量的多次篩選偵測模組 4 8 0操作。對於導通電流高於第一定界電流値的那些記億 格而言，它們的LAT信號將被鎖存在低。此必然使位元 線下拉電路4 8 6將對應的位元線拉到接地，藉以關閉它們 的電流。 階段（6):恢復/預充電 在繼續偵測未被事先拉下之位元線（諸如位元線 -40- (38) 1330849 36 )內的導通電流之前，預充電電路被信號FLT 以將內部偵測節點6 3 1預充電到V d d (圖1 5 ( C ) 圖 1 5 ( 13 ) ( 6 ) -1 5 ( 14 ) ( 6 ))。 階段（7 ):第二次偵測 當偵測放大器60 0準備偵測時，預充電電路 FLT去能到高（圖15(C) (7))。宣告的選 STB設定第二偵測周期T2。在偵測周期期間，如 何導通電流將使電容器放電。當電容器652經由 36內之導通電流的排放動作被放電時，SEN將從 降。 按照前例’導通電流高於3 0 0微安的記億格都 別且在早先的階段被關閉。圖]5 ( G 3 ) ( 7 ) (G4 )( 7 )分別說明2例對應於連接至導通電流 微安及4〇微安之記憶格之位元線的SEN信號。 階段（8 ):第二次鎖存以讀出 第二次預先決定的偵測周期T2結束時，S EN 某一電壓’視位元線3 6內的導通電流而定（圖1 5 (7 ) -15(04) ( 7 ) ) »例如，在此第二階段的 流設定在]〇〇微安。當此情況，導通電流爲220微 憶格的LAT被鎖存在低（圖]5 ( H3 ) ( 7 ))， 元線接著被拉下到接地（圖1 5 ( 13 ) ( 7 ))。 面，導通電流爲40微安之記憶格的記錄狀態不受 啓動， (6)及 642被 通信號 果有任 位元線 Vdd下 已被識 及 15 爲 220 將降至 (G3 ) 定界電 安之記 且其位 另一方 影響， -41 - (39) (39)1330849 其預設在LAT高。 階段（9 ):讀出到匯流排 最後，在讀出階段中，傳輸閘極4 8 8的控制信號 NC〇允許被鎖存的信號SEN2被讀出到讀出匯流排499 (圖】5(J)及 15(K))。 如圖1 0所示的頁控制器3 9 8供應控制與時序信號給 每一個偵測模組。 從圖1 5 ( 11 )· 1 5 ( 14 )可看出，在每一偵測周期期 間，位元線電壓保持不變。因此，從早先的討論可知，位 元線與位元線耦合的電容可以消除。 圖1 4所示的偵測模組4 8 0是一較佳實施例，其偵測 是以3次篩選執行。前兩次篩選是實施識別與關閉電流較 问的憶格。因此，較禹電流封源線偏壓的貝獻得以消 除，最後一次則可使用較低範圍的導通電流更精確地偵測 記億格。 在另一實施例中，偵測操作是以D C及A C篩選不同 的組合實施。某些甚至僅使用2或多次AC次篩選。在不 同的篩選中，每次使用的定界電流値可以相同，或者，可 逐步朝向最後篩選所使用的定界電流輻合。 處理經由鄰近浮動閘極之耦合所引入的錯誤 如前所述，高密度積體電路非揮發性記憶體裝置中另 一固有錯誤是由於鄰近浮動閘極的耦合所致。由於記憶格 -42 - (40) (40)1330849 靠的太近，致產生來自鄰近記億格之電荷單元的場干擾。 按照本發明的另一態樣’經由使每一記憶體的規劃與讀取 所在之場環境的改變減至最小，以使由於干擾所造成的錯 誤減至最小。此可經由同時規劃頁中所有毗鄰記憶格以達 成。由於各個記憶格與其鄰近的記憶格被一同規劃，因 此，可確保各個記憶格在被規劃與在被讀取時所感受到的 場環境改變保持最小。 此與習知技術將偶頁與奇頁分開規劃的情況相反。在 習知的情況中’在偶頁的記憶格被規劃完成後，當奇頁是 以不同的資料組規劃時’在奇頁中與其毗鄰之記憶格所貢 獻的場可能會完全改變。 如前所述’頁中被同時規劃或讀取的記憶格數量是根 據主系統所送出或請求的資料量而變。因此，有數種方法 規劃耦合到單條字線的記憶格，諸如（1 )偶位元線與奇 位元線分開規劃’其可能包含上頁規劃與下頁規劃， (2 )規劃所有的位元線（“全位元線規劃”），或者， (3 )分開規劃左或右頁中的所有位元線，其可能包含右 頁規劃與左頁。 在目前的非揮發性裝置中，被相同字線連接在一起的 s己憶格列被朵構成兩父錯的頁。其中一頁是由偶數行的記 億格組成，另一頁則是由奇數行的記億格組成。偶或奇頁 被分開偵測與規劃。如前所述，此乃是爲了控制位元線與 位元線的耦合所必須。因此，在執行一組位元線的讀取/ 寫入操作時，將其它位元線接地較佳。 -43- (41) (41)1330849 不過，如前所述，交錯頁的架構至少有3方面缺點。 第一 ’它需要額外的多工電路。第二’執行速率緩慢。爲 完成被字線達接或列中記憶格的讀取或規劃，需要2次的 讀取或2次的規劃操作。第三，對降低其它干擾影響方 面，無法做到最佳化，諸如來自鄰近電荷儲存單元的場李禹 合干擾。 全部位元線規劃 如參考圖1 2- 1 5的描述，經由本發明可控制位元線與 位元線的耦合。因此，在偵測或規劃確認期間，不需要將 位元線交替地接地，因此，對記憶格的操作不再需要分成 不連續的偶或奇頁，且可加速確認操作。 按照本發明的另一態樣，可平行規劃連續的記憶格 頁，且位元線與位元線的耦合在控制之下。此將使得來自 鄰近浮動閘極之外來場的影響減至最小。 圖6 A '圖】0及圖1 4所示的偵測模組適合在被架構 成執行全部位元線偵測的記憶體結構中實施。換言之，列 中連續記憶格的每一個都可連接到偵測模組以執行平行偵 測。此類記億體結構也揭示於共同提出申請並共同讓予的 美國專利申請案 “Highly Compact Non-Volatile Memory And Method Thereof”，該案由 Rau卜Adrian Cernea 與本申 請案同曰提出申請。該專利申請案的全文揭示倂入本文參 考。 圖16A的流程圖顯示可降低由於鄰近浮動閘極耦合 -44 - (43) (43)1330849 【圖式簡單說明】 圖1 A-1 E以槪圖說明非揮發性記億格的不同實例。 圖2說明記憶格的NOR陣列實例。 圖3說明記憶格的N AND陣列實例，如圖1 D所示。 圖4說明浮動閘極於任何時間可同時儲存之4種不同 電荷Q 1 -Q4之源-汲極電流與控制閘極電壓間的關係。 圖5以槪圖說明由讀取/寫入電路經由列及行解碼器 存取記憶體陣列的典型配置 圖6A以槪圖說明按照本發明具有平行讀取與規劃記 億格頁之讀取/寫入電路之記憶體裝置的實施例，。 圖6B說明圖6A所示記憶體裝置的較佳配置。 圖7A說明由於電流在與接地間具有有限電阻之源線 中流動所造成之源電壓錯誤的問題。 圖7B說明由於源線電壓降致使記憶格之臨界電壓位 準中的錯誤。 圖 8 說明 4-態記憶體之記憶格頁的群聚 (population)分布實例。 圖9的流程圖顯示按照本發明一實施例用以降低源線 偏壓的多次篩選偵測法。 圖1 〇以槪圖說明按照本發明較佳實施例的多次篩選 偵測模組。 圖1】的流程圖顯示圖】〇之多次篩選偵測模組的操 作。 -46 - (44) (44)1330849 圖1 2說明3條紙鄰位元線及其間之電容稱合的影 響。 圖I 3 A的流程圖顯示降低位元線與位元線間耦合的 偵測方法。 圖1 3 B的流程圖顯示圖1 3 A所示偵測步驟之更詳細 的實施例。 圖1 4說明實施本發明各不同態樣的較佳偵測模組。 圖1 5 A-1 5K是圖1 4所示偵測模組的時序圖。 圖1 6 A的流程圖顯示可降低由於鄰近浮動閘極耦合 所致使之錯誤的讀取與規劃法。 圖1 6 B的流程圖顯示圖1 6 A所示發明步驟的較佳實 施例。 圖1 7說明與圖6 A及ό B相同的記億體陣列’其架構 不同之處是記憶格的每一列被組織成記億格的左頁與右 頁。 【符號說明】 ]0 記憶格 14 源 ]6 汲極 Τ1電晶體 20 浮動閘極 3 0 控制閘極 40 選擇閘極 -47 - (45) (45)1330849 30''左控制閘極 4 0 '選擇閘極 3 0'右控制閘極 2 0 '浮動閘極 5 0 N A N D 格 Μ 記憶體電晶體 S 1源選擇電晶體 S 2 汲極選擇電晶體 54 源端 5 6 汲極端 42 字線 34 源線 3 6 位兀線 ]〇〇記憶體陣列 1 70讀取/寫入電路 1 3 0列解碼器 】6 0行解碼器 3 0 0記憶格陣列 3 1 〇控制電路 3 7 0讀取/寫入電路 3 3 0列解碼器 3 5 0頁多工器 3 60行解碼器 3 7 2偵測模組 -48 - (46) (46)1330849 3 8 0偵測模組 3 1 2狀態機 3 ] 4晶片上定址解碼器 3 1 6電源控制模組 4 82隔離電晶體 4 8 1偵測節點 4 84預充電電路 3 90偵測放大器 3 94記億格電流辨識器 3 9 6鎖存器 4 8 6下拉電路 4 9 8頁控制器 4 8 8傳輸閘極 499讀出匯流排 6 1 0位兀線電壓鉗位 6 0 0偵測放大器 62 0第二電壓鉗位 64 0預充電電路 6 5 0辨識器或比較電路 660鎖存器 6 I 2 η型電晶體 4 8 7 η型電晶體 6 5 8電晶體 663 ρ型電晶體 (47) 1330849 6 3 0隔離閘極 6 3 2 η型電晶體 63 1偵測放大器的內部偵測節點 642 ρ型電晶體 6 5 4 ρ型電晶體 656 ρ型電晶體 652電容器Csa

6 6 1電晶體 6 6 2電晶體 6 63電晶體 664 ρ型電晶體 666 η型電晶體 6 6 8電晶體 3 Ο 1記憶格的左頁 3 0 2記憶格的右頁 -50 -

Claims (1)

1330849 _ 拾、申請專利範圍 附件5Α: 第92126111號專利申請案 中文申請專利範圍替換本 民國99年6月3曰修正 1. 一種記億體裝置，包含： 複數個記憶格’稱合到~組位元線； 複數個偵測模組’用以平行偵測該複數個記憶格，每 一個偵測模組經由一位元線耦合到一記憶格，以偵測其內 的一導通電流’以便決定被規劃於其內的一記憶狀態； 該各個偵測模組具有一節點，藉由決定該導通電流的 電壓放電率而偵測在該節點之導通電流；以及 其中該複數個偵測模組供應電壓給該複數條位元線， 俾使在偵測位元線上的導通電流時，每一毗鄰位元線對間 的電壓差實質上與時間無關， 藉以在毗鄰的位元線對間建立一實質零位移電流狀態 ，以便防止由於位元線間因電容耦合所導致的電流流動。 2. 如申請專利範圍第1項的記憶體裝置，其中，該 等複數個偵測模組包括一第一電壓鉗位電路，用以將該複 數條位元線中每一條位元線都鉗位到預先決定之固定的一 位元線電壓。 3. 如申請專利範圍第2項的記憶體裝置，其中，該 第一電壓鉗位電路包括： 一第一電晶體，具有一第一源極與一第一汲極，與被 1330849 鉗位的位元線串聯；以及 該第一電晶體具有一第一閘極，被供應第一預先決定 的一閘極電壓。 4.如申請專利範圍第3項的記憶體裝置，其中，該 第一預先決定的閘極電壓是該預先決定之固定的位元線電 壓加上該第一電晶體的一第一臨界電壓。 5 ·如申請專利範圍第3項的記憶體裝置，進一步包 φ含第二電壓鉗位電路，用以在偵測期間使該第一電晶體的 之該第一汲極的電壓保持在第一源極電壓之上。 6. 如申請專利範圍第5項的記億體裝置，其中，該 第二電壓鉗位電路包括： —電壓源； 一第二電晶體’具有耦合到該第一電晶體之第一汲極 的第二源極’以及耦合到該電壓源的一第二汲極；以及 該第二電晶體具有一第二閘極，被供應以第二預先決 φ定的一閘極電壓。 7. 如申請專利範圍第6項的記憶體裝置，其中，該 第一預先決疋的閘極電壓至少是該預先決定之固定的位元 線電壓加上該第一電晶體的一第一臨界電壓及該第二電晶 體的一第二臨界電壓。 8· 一種具有複數個記憶格被平行偵測之記憶體裝置 ，該記憶體裝置包含： 複數個偵測模組’用以平行偵測該複數個記億格，每 一個偵測模組經由一位元線耦合到—記憶格，以偵測其內 "2 - 1330849 的一導通電流’以便決定規劃於其內的一記億狀態； 該各個偵測模組具有一節點，藉由決定該導通電流的 電壓放電率而偵測在該節點之導通電流；以及 電壓差保持機構’用以使每一毗鄰位元線對間的電壓 差在偵測其導通電流期間，保持實質上與時間無關， 藉以在毗鄰位元線對間建立實質零位移電流狀態，以 防止電流由於電容耦合而流動。 9 _如申請專利範圍第8項的記憶體裝置，其中，該 電壓差保持機構包括在偵測期間，將該複數條位元線每一 條鉗位到預先決定之固定位元線電壓的機構。 1 〇 ·如申請專利範圍第1 - 9項中任一項的記憶體裝置 ’其中，該複數個記憶格是非揮發性記憶體。 11.如申請專利範圍第1 -9項中任一項的記憶體裝置 ’其中，該複數個記憶格是快閃EEPROM。 1 2 .如申請專利範圍第卜9項中任一項的記憶體裝置 ，其中，每一個記億格儲存一個位元的資料。 1 3 .如申請專利範圍第1 -9項中任一項的記憶體裝置 ’其中，記憶格儲存多於一個位元的資料。 14.如申請專利範圍第1項的記憶體裝置’其中，該 每一個偵測模組進一步包含： 一電容器，耦合以經由該導通電流放電；以及 一電壓比較器’用以在預先決定的放電周期之後’比 較跨於該電容器上的電壓與預先決定的電壓位準’藉以決 定作爲該電容器放電速率之函數的該導通電流的大小。 -3 - 1330849 1 5 如申請專利範圍第1 4項的記憶體裝置，其中， 該每一個偵測模組進一步包含： 一電流比較器’用以比較該導通電流與預先決定的電 流位準。 1 6 ·如申請專利範圍第1 4項的記憶體裝置，其中， 該每一個偵測模組進一步包含： 比較機構’用以比較該導通電流與預先決定的電流位 •準。 17·如申請專利範圍第14-16項中任—項的記憶體裝 置’其中’該複數個記憶格是非揮發性記憶體。 1 8 ‘如申請專利範圍第1 4-1 6項中任—項的記憶體裝 置’其中’該複數個記憶格是快閃EEPROM。 1 9 ·如申g靑專利範圍弟1 4 -1 6項中任一項的記彳章體裝 置，其中’每一個記憶格儲存一個位元的資料。 2 〇 ·如申請專利範圍第1 4 -1 6項中任一項的記憶體裝 籲置’其中’每一個記億格儲存多於一 _位元的資料。 2 1 _ —種降低在讀取時之位元線與位元線耦合的方法 ，藉由透過複數條位元線偵測記憶格之導通電流，以平行 讀取具有複數個記憶格之記憶體裝置，該方法包含： 供應位元線電壓給複數條位元線中的每一條； 控制供應給複數條位元線的位元線電壓，俾使每一毗 鄰位元線對間的電壓差實質上與時間無關’藉以在毗鄰的 位元線對間建立一實質上零位移電流的狀態，以便防止位 元線間由於電容耦合的電流流動；以及 -4 - 1330849 經由平行偵測位元線的該等導通電流以讀取複數個記 憶格，其中該導通電流係藉由決定該導通電流的電壓放電 率而在一節點處偵測出。 22. 如申請專利範圍第2 1項的方法，其中： 控制位元線電壓的該步驟包括將個別的位元線控制在 一固定電壓。 23. 如申請專利範圍第2 1項的方法，其中： 該偵測包括比較所偵測的該導通電流與一參考電流。 24. 如申請專利範圍第2 1項的方法，其中： 該偵測包括= 提供一專用電容器； 以偵測的導通電流對該專用電容器放電；以及 決定該放電速率爲該偵測之導通電流之大小之一函數 〇 25. 如申請專利範圍第22項的方法，其中： 該偵測包括： 提供一專用電容器； 以偵測的該導通電流對該專用電容器放電；以及 決定該放電速率爲該偵測之導通電流之大小之一函數 〇 26. 如申請專利範圍第23項的方法，其中： 該偵測包括： 提供一專用電容器； 以偵測的導通電流對該專用電容器放電；以及 -5- 1330849 決定該放電速率爲該偵測之導通電流之大小之一函數 0 27. 如申請專利範圍第21-26項任一項的方法，其中 ，該複數個記憶格是非揮發性記憶體。 28. 如申請專利範圍第2卜26項任一項的方法，其中 ，該複數個記憶格是快閃EEP ROM。 29. 如申請專利範圍第21-26項任一項的方法，其中 φ ，每一個記憶格儲存一個位元的資料。 30. 如申請專利範圍第21-26項任一項的方法，其中 ，每一個記憶格儲存多於一個位元的資料。

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