TWI330374B - Chip and circuit with spatially encoded data storage,method for spatially encoded data storage, and computer system - Google Patents

Description

九、發明說明： 【香h明所屬領】

本發明係有關具有空間編碼資料儲存功能之記憶體。 【先前技術:J 發明背景 主動與漏電源消耗於諸如微處理器之現代大型積體電 路晶片中是個重要議題。如暫存器檔案電路、唯讀記憶體 (ROM)電路與動態隨機存取記憶體(DRAM)電路之單端記 憶體，是該類晶片中之全部主動與漏電源消耗的一重要元 件。隨著技術之攀升，例如，於行動應用之晶片中，來自 記憶體電路之該類電源消耗會增加並證實為一嚴重的限 制。因此’需要用於降低電源之改良電路。 【發明内容3 依據本發明之一較佳實施例，係特地提出一種晶片， ”包含有.-具有空間編碼資料儲存功能之記憶體電路。 圖式簡單說明 本發明之實❹m域例、轉經由限制來加以繪示， 該等伴隨圖式之圖形中，相同參考數字表示相同的元件。 第1圖是-習知暫存㈣轉列之—部分的示意圖。 第2圖是-根據某些實施例，具有空間編碼資料之一暫 存器擋案電路的一部分之方塊圖。 第3圖是-根據-空間編碼資料储存技術，適合用 入資料之一多數表決器電路的方塊圖。 ·“' 第4圖是-根據某些實施例’具有空間編碼資料儲存功 能之一唯讀記憶體電路的示意圖。 第5圖疋根據某些實施例，擁有具有空間編碼資料之 至少-個暫存H料的—電腦系統之方塊圖。 C實施方式】 較佳實施例之詳細說明 本文揭示用於降低主動與漏電源兩者之實施例。例 如’於電源消耗的最差情況中最高可達成減少50%的消 耗。空間編碼資料儲存功能可達到_記髓卩車列中之位元 胞元至少半數位於一降低電源狀態。 第1圖顯示一習知單端暫存器檔案陣列電路。其包含資 料胞元104之Μ、N位元字元。（該描繪圖形中，胞元之每一 直行對應一分開的N位元字元）該陣列包含針對一字元之該 等位元用於作為單端、動態資料結點之N條位元線(BL[1] 至BL[N])。每一條位元線耦合至—預充電電晶體Ml、一保 持器電路(例如，p型電晶體），並輕合至從串_合電晶體 M2與M3形成之Μ個胞元存取堆疊。電晶體“2耦合至一相 關聯字元線信號(WL[i])，而電晶體河3耦合至—相關聯記憶 體胞元104。 操作上，一字元（或直行)被讀取時，針對一特定直行之 -字元線叫叩受_提示（高準位），其造成該直行:之 該等胞元數值耦合通過其相關聯位元線，其中其透過一輸 出驅動器（未顯示）來s賣取或驅動。該描綠之时 节仔器標案1〇〇 使用動態邏輯來實施’並具有耦合至每—條位元線之—保 持器102來減緩該等漏電源效應。 消耗之主動與漏電源兩者的總量是根據該等胞元1 〇4 中之儲存數值的分配。使用該描繪之組態，若儲存更多 ‘1’ ’（由於該等M3電晶體導通因此降低其堆疊中之阻抗，） 則有較高漏電源。由於更多位元線節點放電一段時間，則 該主動電源消耗亦會較高。因此，本文揭示之實施例可應 付這些問題並減少主動與/或漏電源之消耗。 第2圖顯不具有空間編碼貧料之一暫存器標宰電路 200。除了（i)其包括一額外編碼位元線(BL[ENC])、（ii)其健 存資料是空間編碼形式、與(iii)其包括設於每一條資料位元 線的一XOR閘206之外，其與第1圖之該暫存器棺案相同。 如圖所示，來自每一個XOR閘206之一第一輸入耗合至一相 關聯資料位元線，而一第二輸入耦合至該編碼（ENC)位元 線。該等XOR輸出（〇UT[l]至OUT[N])提供從該暫存器檔案 陣列200讀取之一字元至該等資料輸出位元。 如本文所使用’“空間編碼”參照為倚存於一記憶體陣 列中之編碼資料’以降低（或合理最小化)該記憶體中之較高 電源消耗狀態的數量。使用該描繪之陣列2〇〇，例如，一儲 存的‘Γ狀態較一儲存的狀態造成較高的電源消耗。這是 因為該描繪之實施例中’NMOS電晶體使用於該等胞元存 取堆疊中。因此，根據該記憶體電路之該組態（例如，使用 PMOS堆疊電晶體）’ 一 ‘〇’狀態可為該較高電源消耗狀態。 使用該描繪之實施例’若超過半數是‘ 1，狀態，則一給定字 元（直行）中之資料值會反轉，而之後若其儲存時反轉的時候 讀取則會再次反轉。然而，可使用其他方案來降低該陣列 中之較高電源消耗狀態的數量。 (該術語“NMOS電晶體”表示一N型金氧半導體場效電 晶體。同樣地，“PMOS電晶體’’表示一p型金氧半導體場效 電晶體。應體認除非其使用之本質另外明示或指出，否則 皆使用該等術語：“電晶體”、“MOS電晶體”、‘^河〇5電晶 體或“PMOS電晶體”，其皆以一示範方式來使用。其包 含各種不同的MOS裝置，包括具有不同ντ與氧化物厚度之 裝置，在此僅列舉一二。再者，除非特別參照為厘〇3等等， 否則該術語電晶體可包括其他適合的電晶體類型，例如， 現今已著名或尚未發展之接面場效電晶體、雙極性接面電 晶體、與各種不同類型的三維度電晶體。） 使用第2圖之該暫存器檔案，當資料寫入一字元（例 如，一次一字元）時，其判定該字元中是否超過半數之位元 為‘1’，而該ENC位元用於指出此判定。若該等位元超過半 數為‘1，，麟資料寫人料胞元前會反轉，而該描緣實施 例中’該編碼(ENC)位元變Vl，。若非如此，則該資料寫 入該等胞元時，該編碼位元變為‘〇,。（注意該空間編碼資料 儲存技術可整體降低該暫存器檔案之主動與漏電源，但不 需針對每-橫列(位元線）。仍有可能—橫列中超過半數的 但-直行中並非如此。）當讀取_字科，欲讀取之該字 疋（直行）的該ENC位元亦被讀取，並（透過舰問2〇6)盘該 讀取字it中之每-資料位元作撕處理，以便於該等輸出 線_則至啊.得該正確⑽（注意該圖形中僅指 出—個讀料）因此…讀取操作之該延遲_加負擔可能 僅為一蠢閘延遲。或者，例如，若該資料於-匯流排上 傳送以節省匯流排電源消耗，則該資料可 用於判定-字元切存（寫人)之該等位元是否朗 數為‘1’的技術，可制任何適#的方絲實行。例如，其 可於該暫存㈣案胞it1G4之前使㈣當的電路(類比盘/或 數位邏輯)來實施。某些實施例中，諸如第3圖之該電路的 延遲臨界賴輯可將達成㈣可容岐遲與電源消耗之 編碼。 第3圖顯示一根據某些實施例之一多數表決電路細， 其可用於針對如本文揭示之_記憶體的資料來空間編碼。 該多數表決電路3GG包含輕合至―邊緣觸發問鎖3〇4之第一 與第二數位控制可變延遲元件3〇2A、3〇2B。延遲元件 302A、3G2BS者具有施用於其輸人之—共同時鐘信號 (CLK)，而其輸出耦合至該邊緣觸發閂鎖3〇4之輸入。 該第一延遲元件具有N個等權輸入以接收欲寫入一暫 存器檔案之一字元的該等N個資料位元。其根據該等輪入位 元為‘1’之數量來延遲該輪入時鐘(CLK)。例如，該延遲可 針對每一個為‘1，之資料輸入來降低一固定量。另一方面， 該第二延遲元件3〇2B可組配來延遲該CLK信號一固定量， 若其位元之半數為‘1’而半數為‘〇,，則其等於該第—延遲電 路之延遲。例如’其可以具有其N個資料輸入之半數為‘广 而另外半數為0’之相同類型的延遲元件來實施。若要取得 有關該類多數表決器電路之額外資訊，可參考2005年3月 曰申請之共同擁有美國專利申請案第11/〇94,811號名為「資 1330374

料轉換器與一 延遲臨界值比較器」。

該閂鎖304比較來自該第—延遲元件3〇2A與來自該第 二延遲元件302B之該時鐘延遲。其輸出由哪個延遲元件之 時鐘脈衝首先到達該閂鎖來判定。例如，若來自該第〜延 遲元件302A之該時鐘信號首先到達則其輸出為‘丨，，表示診 等資料位元之多數為‘1，。另—方面，若該第二延遲元件之 時鐘信號首先到達則其輸出為‘〇,，表示該等資料位元少於 半數為‘1’。之後該輸出可用來作為一控制信號，使寫入〜 暫存器棺案字元之資料反轉或非反轉。例如’其可以〜暫 1〇存器檔案寫入埠之前的反轉與非反轉路徑來控制多工器， 造成寫入該暫存器檔案之資料具有一反轉或非反轉形式。

應體認揭不之空間邊碼記憶體儲存技術可應用於住何 適合的（例如，單端）記憶體。例如，其可用於動態隨機存取 記憶體(DRAM)與唯讀記憶體(R〇M)中。因此，第4圖顯示 15具有空間編碼資料之一 ROM陣列400。ROM 400於一低(‘ 〇，) 值發生之記憶體位置中包含預充電電晶體4 〇 2與低狀態資 料電晶體404。針對每一資料橫列（或字元）以及耦合至該編 碼位元線與一相關聯資料位元線之X〇r閘4〇6，其亦包括一 額外的資料直行(BL ENC)以提供一輸出資料位元線。該編 碼位元線(BLENC)儲存每一直行（或字元)之該編碼位元，以 指出一給定字元（或橫列）中之該資料是否已反轉或未反轉。 參照第5圖，顯示一電腦系統之一範例。該描繪之系統 般包含耦合至一電源供應器504之一處理器502、一無線介 面506、與記憶體508。操作上，該處理器5〇2耦合至該電源 10 供應器504以接收其電源。該無線介面5_合至一天線 510，並透過該無線介面晶片5〇6以通信方式將該微處理器鍵 接至-無線瓣(圖上未肺）。微處理㈣2包含具有根據本 文討論實施例之空間編碼資料儲存功能的—暫存器標案 503。 應注意該描緣之系統可以不同形式來實施。亦即，其 可於-單-晶片模組、-電路板、或具有多個電路板之一 底，中實施。同樣地，其可構成—或更多完整的電腦，或 者是，其可構成一計算系統中可用的一元件。 本發明並不揭限於該等說明之實施例中，但於該等後 附申請專利範圍之精神與範嘴中的修改與變動下仍可實 作。例如，應體認本發明可應用在所有類型之半導體積體 電路(“1C”)晶片的㈣。該等IC晶片之範例包括但不侷限於 處理器、控制器、晶片組元件、可程式化邏輯陣列（PLA)、 5己憶體晶片、網路晶片、等等。 再者，應體認雖然範例之尺寸/模型/數值/範圍已加以 給定’但本發明並不舰於該等相同的條件。當製作技術 (例如’光刻）經過一段時間已經成熟時，便期待較小尺寸之 裝置可加以製造。此外，爲了簡化圖示與說明連接至1C 晶片與其他元件之習知電源/接地可顯示或不顯示於圖形 中以避免科本發^再者’配置可以方塊圖之形式來加 以顯不以避免混淆本發明，此外並有鏗於有關該類方塊圖 配置之貫施特性會高度根據欲實施本發明之平台的事實， 亦即’該_性應適當落於業界之熟於此技者的範圍中。 1330374 其中提出特定細節（例如，電路）以便說明本發明之示範實施 例，很明顯地對業界之熟於此技者而言，本發明在不變動 或變動該等特定細節的情況下仍可實作。因此該說明可視 為舉例說明而非限制。 5 【圖式簡單說明】 第1圖是一習知暫存器檔案陣列之一部分的示意圖。

第2圖是一根據某些實施例，具有空間編碼資料之一暫 存器檔案電路的一部分之方塊圖。 第3圖是一根據一空間編碼資料儲存技術，適合用於寫 10 入資料之一多數表決器電路的方塊圖。 第4圖是一根據某些實施例，具有空間編碼資料儲存功 能之一唯讀記憶體電路的示意圖。 第5圖是一根據某些實施例，擁有具有空間編碼資料之 至少一個暫存器檔案的一電腦系統之方塊圖。 15 【主要元件符號說明】 遲元件 304…邊緣觸發閂鎖 400…ROM陣列 402···預充電電晶體 404."低資料電晶體 502…處理器 504···電源供應器 506.··無線介面 508···記憶體 100···暫存器檔案 102…保持器 104…資料胞元/記憶體胞元 200···暫存器檔案電路 206、406 …XOR 閘 300…多數表決器電路 302A·.·第一數位控制可變延 遲元件 302B···第二數位控制可變延 12 1330374 510…天線

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Claims (1)

1330374 W年I月π日修正本 第95147155號申請案中請專利範圍“正本 99.01.18.

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20 十、申請專利範圍： 1. 一種具有空間編碼資料儲存功能之晶片，其包含： 具有一個多數表決器電路之一記憶體電路，該多數 表決器電路具有第一與第二數位控制可變延遲元件，該 第一延遲元件由欲寫入該記憶體電路之一部份的資料 位元所控制，其中該多數表決器電路是用來判定在寫入 該記憶體電路部份之前，該等資料位元是否要受反轉。 2. 如申請專利範圍第1項之晶片，其中該記憶體電路包含 具有多條位元線之一暫存器檔案，各該位元線耦合至多 個胞元存取堆疊，各該堆疊具有與其耦合之一相關聯位 元胞元，其中來自多條分開位元線之多個堆疊定義出多 個字元，每一字元中之該等位元胞元將儲存以空間編碼 資料。 3·如申請專利範圍第2項之晶片，其中每一字元包含多個 資料位元與一編碼位元，其中若該等資料位元超過半數 是較高功率消耗狀態，則儲存於該等資料位元中之資料 即受反轉，該編碼位元指出該等資料位元是否反轉。 4. 如申請專利範圍第3項之晶片，其中該暫存器檔案電路 針對每一條資料位元線，包含耦合至該資料位元線與一 編碼位元線之一互斥或閘，來自該等互斥或閘之輸出提 供用於該暫存器檔案電路之資料輸出。 5. 如申請專利範圍第1項之晶片，其中該記憶體電路包含 一唯讀記憶體電路。 6. 如申請專利範圍第1項之晶片，其中該記憶體電路包含 14 1330374 一動態隨機存取電路β 7· 一種具有空間編碼資料健存功能之電路，其包含： 一暫存器射電路’其具有包括多條諸位元線與 _扁碼位7L線之多條位讀，每—條位元線具有若干胞 兀存取堆疊’每—堆疊具有將處於-第-數值或-第二 數值之-資料輸人，該第二數值會造成消耗較該第一數 值更多功率； 具有第一與第二數位控制可變延遲元件之一個多 數表決器電路’該第-輯元件由欲寫人與胞元存取堆 疊之位元線相關聯之胞元的資料位元所控制，其中該 多數表決器電路判定是否多數該等資料位元是第二數 值，且右是，則在寫入該等胞元之前，使該等資料位元 反轉；與 針對每一條資料位元線之一閘體，其耦合至一相關 聯資料位元線與該編碼位元線，以根據其相關聯資料位 元線與該編碼位元線之資料，而於一輸出端提供一正確 資料值。 8. 如申請專利範圍第7項之電路，其中該等胞元存取堆疊 各包含耦合至該資料輸入之一NMOS電晶體，其中該第 一數值是一邏輯高數值。 9. 如申請專利範圍第8項之電路，其中該暫存器檔案包含 具有來自每一條位元線之一胞元存取堆疊的多個字元 群組，其中，欲寫入至一字元群組之資料，在其資料數 值超過半數是邏輯高數值時，會於寫入前受反轉。 15 1330374 10. 如申請專利範圍第9項之電路，其中該等閘體包含互斥 或邏輯閘。 11. 如申請專利範圍第10項之電路，其包含於一寫入埠之前 耦合至該暫存器檔案電路之該多數表決器電路，用以指 5 出一字元群組中之該等位元數值是否超過半數為邏輯 高數值。 12. 如申請專利範圍第7項之電路，其中該等胞元存取堆疊 各包含耦合至該資料輸入之一PMOS電晶體，其中該第 二數值是一邏輯低數值。 10 13. —種用於空間編碼資料儲存之方法，其包含下列步驟： 藉由使用多個資料位元去控制一個多數表決器電 路中之一可變延遲元件，來判定欲寫入一暫存器檔案字 元之一部分的超過半數之該等資料位元是否是較高功 率消耗位元； 15 對該暫存器檔案字元之該部分：⑴若該多數表決器 電路判定有超過半數之該等資料位元為較高功率消耗 位元，則寫入該等資料位元之一反轉形式，及（ii)若該 多數表決器電路判定少於半數之該等資料位元為較高 功率消耗位元，則寫入該等資料位元之一非反轉形式； 20 以及 對該字元之一編碼部分寫入指出該資料是該反轉 或非反轉形式之一數值。 14.如申請專利範圍第13項之方法，其中該較高功率消耗數 值是一邏輯高數值。 16 1330374 15. 如申請專利範圍第13項之方法，其更包含於讀取該字元 時，以該資料部分之值及該編碼部分之值進行互斥或運 算，以取得該字元之正確資料部分。 16. —種電腦系統，包含： 5 (a)—微處理器，其擁有具有空間編碼儲存資料之一 記憶體電路，該記憶體電路擁有具有第一與第二數位控 制可變延遲元件一個多數表決器電路，該第一延遲元件 由欲寫入該記憶體電路之一部份的資料位元所控制，其 中該多數表決器電路是用來判定在寫入該記憶體電路 10 部份之前，該等資料位元是否要受反轉； (b) 一天線； (c) 一無線介面，其耦合至該微處理器與該天線，以 通訊式地將該微處理器鏈接至一無線網路。 17. 如申請專利範圍第16項之系統，其中該記憶體包含具有 15 多條位元線之一暫存器檔案，每一條位元線耦合至多個 胞元存取堆疊，每一堆疊具有與其耦合之一相關聯位元 胞元，其中來自多條分開位元線之多個堆疊定義出多個 字元，其中每一字元中之該等位元胞元將以空間編碼資 料儲存。 20 18.如申請專利範圍第17項之系統，其中每一字元包含多個 資料位元與一編碼位元，其中若該等資料位元超過半數 為較高功率消耗數值，則欲儲存於該等資料位元中之資 料會受反轉，該編碼位元指出該等資料位元是否受反 轉0 17 1330374

19.如申請專利範圍第18項之系統，其中該暫存器檔案電路 針對每一條資料位元線，包含耦合至該資料位元線與該 編碼位元線之一互斥或閘，來自該等互斥或閘之輸出提 供用於該暫存器檔案電路的資料輸出。 18