JPH07182077A - 論理回路及びこれを用いたデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 プリチャージ形式のバスにデータを出力する
際の消費電力を低減させた論理回路を提供することであ
る。 【構成】 複数ビットのデータを転送するデータバスの
各ビットに接続され、該データバスを第１の電位にプリ
チャージするバス充電回路と、入力データを構成するビ
ットに“１”／“０”のいずれの数が多いのかを判断し
て反転制御信号を出力する計数回路と、前記入力データ
の各ビットを前記反転制御信号に従って反転する反転出
力回路と、前記反転出力回路の出力信号に従って前記デ
ータバスを第２の電位にディスチャージする放電回路
と、前記データバス上のデータが反転されているか否か
を示す位相信号を転送する位相信号用信号線へ前記反転
制御信号を出力する位相信号出力回路と、前記位相信号
用信号線上の位相信号に従ってデータバス上のデータを
反転してデータを取り込む入力回路とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばプロセッサ内部
においてデータの転送を行うための論理回路及びこの論
理回路を用いてデータの記憶等を行うデータ処理装置に
関し、特に消費電力の低減を図った論理回路及びこれを
用いたデータ処理装置に関する。

【０００２】

【従来の技術】プロセッサは、データを転送するための
内部バスと、該内部バスに接続された複数の演算器やメ
モリなどから構成され、その動作は内部バスを通じてこ
れらのハードウェアの間でデータの転送を行うことによ
って進められる。データ転送は、選択された演算器やメ
モリが内部バスにデータを出力し、そのデータを必要と
するレジスタなどがバスからデータを取り込むことによ
って行われる。

【０００３】従来、演算器やメモリの内容を内部バスへ
出力するための論理回路としては、例えば図８に示すよ
うなものがあった。

【０００４】図８は、従来のデータ出力回路の一構成例
を示す回路図である。

【０００５】このデータ出力回路は３２ビット構成であ
り、同図においては最下位ビットと最上位ビットの構成
のみが図示されているが、残りのビットもこれと同様の
構成である。

【０００６】例えばこのデータ出力回路の最下位ビット
の構成は、入力データＩＮ０を反転するインバータ１０
１-0と、これに対応したデータバス１０２-0とを備えて
いる。さらに、データバス１０２-0とグランド電位との
間には、それぞれ２個のＮチャネルＭＯＳトランジスタ
（以下、Ｎ−ＭＯＳという）１０３-0，１０４-0が直列
接続されている。

【０００７】そのうち、Ｎ−ＭＯＳ１０３-0のゲートに
は出力許可信号ＥＮが供給されると共に、Ｎ−ＭＯＳ１
０４-0のゲートには前記インバータ１０１-0の出力、つ
まり入力データＩＮ０の反転データが供給されるように
なっている。

【０００８】また、データバス１０２-0と電源電位との
間には、前記出力許可信号ＥＮによりオン／オフ制御さ
れるバスプリチャージ用のＰチャネルＭＯＳトランジス
タ（以下、Ｐ−ＭＯＳという）１０５-0が接続されてい
る。

【０００９】このデータ出力回路の最上位ビットの構成
も上記最下位ビットと同様の構成である。すなわち、最
下位ビットの入力データＩＮ０反転用インバータ１０１
-0、データバス１０２-0、Ｎ−ＭＯＳ１０３-0，１０４
-0、及びＰ−ＭＯＳ１０５-0にそれぞれ対応して、入力
データＩＮ３１反転用インバータ１０１-31 、データバ
ス１０２-31 、Ｎ−ＭＯＳ１０３-31 ，１０４-31 、及
びＰ−ＭＯＳ１０５-31 が設けられている。

【００１０】次に、上記構成のデータ出力回路の動作を
説明する。

【００１１】ここでは、最下位ビットの動作を図９を用
いて説明する。

【００１２】時刻ｔ１以前の出力許可信号ＥＮが“Ｌ”
レベルのときは、Ｐ−ＭＯＳ１０５-0がオン状態にな
り、データバス１０２-0は電源電位に相当する“Ｈ”レ
ベルにプリチャージされる。

【００１３】その後、時刻ｔ１に至り入力データの
“Ｈ”レベル時に出力許可信号ＥＮが“Ｈ”レベルとな
ると、Ｎ−ＭＯＳ１０３-0はオン状態となるが、Ｎ−Ｍ
ＯＳ１０４-0がオフ状態となるので、データバス１０２
-0の放電は発生せず、データバス１０２-0は“Ｈ”レベ
ルに維持される。

【００１４】さらに、時刻ｔ２の入力データの“Ｌ”レ
ベル時に出力許可信号ＥＮが“Ｈ”レベルとなると、Ｎ
−ＭＯＳ１０３-0，１０４-0が共にオン状態となる結
果、データバス１０２-0は放電して“Ｌ”レベルとな
る。

【００１５】また、最上ビットを含む残りのビットの動
作も上記同様に行われ、このようにして、入力データＩ
Ｎ１〜ＩＮ３１をデータバス１０２-0１〜１０２-31 へ
それぞれ出力することができる。

【００１６】

【発明が解決しようとする課題】しかしながら、上記従
来のデータ出力回路では、入力データに“０”が多い場
合は、データバスの充電と放電とが繰り返し発生し、消
費電力が増加するという問題があった。特に、システム
の規模が大きくなると、バスの負荷容量が増大し、消費
電力はさらに増加する。

【００１７】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、プリチャージ
形式のバスにデータを出力する際の消費電力を低減させ
た論理回路及びこれを用いたデータ処理装置を提供する
ことである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、複数ビットのデータを転送す
るデータバスの各ビットに接続され、該データバスを第
１の電位にプリチャージするバス充電回路と、入力デー
タを構成するビットに“１”／“０”のいずれの数が多
いのかを判断して反転制御信号を出力する計数回路と、
前記入力データの各ビットを前記反転制御信号に従って
反転する反転出力回路と、前記反転出力回路の出力信号
に従って前記データバスを第２の電位にディスチャージ
する放電回路と、前記データバス上のデータが反転され
ているか否かを示す位相信号を転送する位相信号用信号
線へ前記反転制御信号を出力する位相信号出力回路と、
前記位相信号用信号線上の位相信号に従ってデータバス
上のデータを反転してデータを取り込む入力回路とを備
えたことにある。

【００１９】第２の発明の特徴は、第１の発明におい
て、前記計数回路を、前記入力データを反転する入力反
転回路と、第１のノードを前記第１の電位にプリチャー
ジする第１の充電回路と、第２のノードを前記第１の電
位にプリチャージする第２の充電回路と、各ゲートがそ
れぞれ前記入力データの各ビットに接続されると共に各
ドレインが前記第１のノードに接続され、該入力データ
に従って前記第１のノードを前記第２の電位にディスチ
ャージする複数の第１のディスチャージ用トランジスタ
と、各ゲートがそれぞれ前記入力データの反転結果の各
ビットに接続されると共に各ドレインが前記第２のノー
ドに接続され、該入力データの反転結果に従って前記第
２のノードを前記第２の電位にディスチャージする複数
の第２のディスチャージ用トランジスタと、前記第１及
び第２のノードにおける電位の変化速度に応じてセット
／リセットされて前記反転制御信号を出力するセットリ
セットフリップフロップとで構成したことにある。

【００２０】第３の発明の特徴は、請求項１または請求
項２記載の論理回路と、各アドレスごとに前記データバ
ス上のデータを記憶するデータ記憶領域、及びそのデー
タに対応した前記位相信号を記憶する位相記憶領域を有
し、データ書き込み時には、所定のアドレスの前記デー
タ記憶領域に前記データバス上のデータを書き込むと共
に前記位相信号を前記位相記録領域に書き込み、データ
読出し時には、対応するアドレスの内容を前記データバ
スに出力すると共に前記位相記憶領域から前記位相信号
を前記位相信号用信号線へ出力するランダム・アクセス
・メモリとを備えたことにある。

【００２１】第４の発明の特徴は、請求項１または請求
項２記載の論理回路と、各アドレスごとに所定のデータ
が記憶されたデータ記憶領域、及びそのデータが反転さ
れているか否かを示す位相信号を記憶する位相記憶領域
を有し、データ読出し時には、対応するアドレスの内容
を前記データバスへ出力すると共に前記位相記憶領域か
ら前記位相信号を前記位相信号用信号線へ出力する読出
し専用メモリとを備えたことにある。

【００２２】

【作用】上述の如き構成によれば、第１の発明は、バス
充電回路によりデータバスを第１の電位にプリチャージ
して、放電回路により前記データバスを第２の電位にデ
ィスチャージして入力データをバスに出力する場合にお
いて、計数回路により入力データを構成するビットに
“１”／“０”のいずれの数が多いのかを判断すること
により、放電されるビット数が放電されないビット数よ
りも多いか否かを判定し、放電されるビット数が多い場
合には、反転出力回路により入力データを反転すること
によって放電されるビット数を減少させる。これによ
り、データバスがディスチャージされる割合が少なくな
る。

【００２３】第２の発明は、入力データ及びその反転結
果を用いてセットリセットフリップフロップの入力側の
第１及び第２のノードにおける電位を変化させることに
より、その第１及び第２のノードにおける電位の変化す
る速度の相違により、セットリセットフリップフロップ
がセット／リセットのいずれになるかが決定される。こ
れにより、入力データに存在する“１”あるいは“０”
の数の大小判断を簡単に行える。

【００２４】第３及び第４の発明は、上記論理回路を用
いているので、常にデータバスに出力されるデータには
放電されるビット数が少なくなる。さらに、ランダム・
アクセス・メモリの各アドレスごとにデータ記憶領域に
記憶されているデータに対応した位相信号を記憶する位
相記憶領域を設け、これを用いてデータの書き込み／読
出しを行ったので、データ記憶領域に格納されるデータ
は常に放電されるビット数が少なくなる。

【００２５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明を実施した論理回路（データ入出
力回路）の構成を示す回路図である。

【００２６】このデータ入出力回路は３２ビット構成で
あり、図中の太線のラインが３２ビットに対応した信号
線を示している。このデータ入出力回路は、入力データ
ＩＮ＜０：３１＞をデータバス１＜０：３１＞へ出力す
るデータ出力回路２と、データバス１からデータを取り
込みそのデータが反転されているか否かを示す位相信号
ＰＨに基づいて出力データＯＵＴ＜０：３１＞を出力す
るデータ入力回路３と、クロックＣＫに従ってデータバ
ス１を電源電圧にプリチャージするプリチャージ回路
（バス充電回路）４とを備えている。

【００２７】さらに、データ出力回路２は、入力データ
ＩＮを構成するビットに“１”あるいは“０”のいずれ
が多いのかを判定して反転制御信号ＩＮＶを出力する計
数回路５と、反転制御信号ＩＮＶに従って入力データＩ
Ｎを反転して出力する反転出力回路６と、反転出力回路
６の出力に応じてデータバス１をディスチャージするデ
ィスチャージ回路７とで構成されている。

【００２８】図１に示すデータ入出力回路によれば、入
力データＩＮ＜０：３１＞は計数回路５に入力され、入
力データＩＮ中に“１”の数が多いのか、あるいは
“０”の数が多いのかが判定される。その結果、入力デ
ータＩＮに“１”の数が多いときには反転制御信号ＩＮ
Ｖを“１”にし、“０”の数が多いときには反転制御信
号ＩＮＶを“０”にする。

【００２９】反転出力回路６では、反転制御信号ＩＮＶ
が“１”のときには入力データＩＮを反転する。そのた
め、結果として、反転出力回路６の出力は常に“０”の
数が多くなる。

【００３０】一方、クロックＣＫの前半ではプリチャー
ジ回路４が動作し、データバス１＜０：３１＞をプリチ
ャージする。クロックＣＫの後半になると、ディスチャ
ージ回路７により反転出力回路６の出力が“１”である
ビットのみデータバス１をディスチャージする。これと
同時に反転制御信号ＩＮＶを位相信号ＰＨへ出力する。

【００３１】データ入力回路３は、位相信号ＰＨが
“１”のときはデータバス１＜０：３１＞の各ビットを
反転してそれを出力データＯＵＴ＜０：３１＞としてを
出力し、位相信号ＰＨが“０”のときはデータバス１＜
０：３１＞の各ビットをそのまま出力データＯＵＴ＜
０：３１＞として出力する。

【００３２】このように、本実施例によれば、反転出力
回路６の出力が常に“０”の数が多くなるようにし、そ
してディスチャージ回路７により反転出力回路６の出力
が“１”であるビットのみデータバス１をディスチャー
ジするようにしたので、データバス１のディスチャージ
されるビットの数を減らすことが可能となり、消費電力
が低減する。

【００３３】図２は、図１中のデータ出力回路２の具体
的な回路例を示す回路図である。

【００３４】計数回路５は、入力データＩＮ０〜ＩＮ３
１をそれぞれ反転するインバータ５ａ-0〜５ａ-31 を有
し、それらの各入力側がディスチャージトランジスタ
（Ｎ−ＭＯＳ）５ｂ-0〜５ｂ-31 の各ゲートにそれぞれ
接続されている。ディスチャージトランジスタ５ｂ-0〜
５ｂ-31 の各ドレインは共通接続されてノードＮ１（第
１のノード）に接続されている。さらに、ディスチャー
ジトランジスタ５ｂ-0〜５ｂ-31 の各ソースには、出力
許可信号ＥＮに基づきオン／オフ制御されるディスチャ
ージ制御トランジスタ（Ｎ−ＭＯＳ）５ｃ-0〜５ｃ-31
がそれぞれ直列接続され、そのディスチャージ制御トラ
ンジスタ５ｃ-0〜５ｃ-31 の各ソースが接地されてい
る。

【００３５】また、電源電位と前記ノードＮ１との間に
はＰ−ＭＯＳから構成されるプリチャージ回路５ｄが接
続され、このプリチャージ回路５ｄは、出力許可信号Ｅ
Ｎに基づきノードＮ１をプリチャージする。

【００３６】一方、インバータ５ａ-0〜５ａ-31 の各出
力側にも、上記同様構成で、ディスチャージトランジス
タ５ｅ-0〜５ｅ-31 と、ディスチャージ制御トランジス
タ５ｆ-0〜５ｆ-31 と、プリチャージ回路５ｇとが設け
られ、プリチャージ回路５ｇは出力許可信号ＥＮに基づ
きノードＮ２（第２のノード）をプリチャージする。

【００３７】前記ノードＮ１，Ｎ２は、セットリセット
フリップフロップを構成する２入力ＮＯＲゲート５ｈ，
５ｉの各一方入力側にそれぞれ接続され、このＮＯＲゲ
ート５ｈ，５ｉの出力側が同フリップフロップのインバ
ータ５ｊ，５ｋを介してノードＮ３，Ｎ４にそれぞれ接
続されている。そして、ノードＮ４がＮ−ＭＯＳで構成
される位相信号出力回路５ｌに接続されている。位相信
号出力回路５ｌはノードＮ４が“１”のとき位相信号Ｐ
Ｈをディスチャージする。

【００３８】反転出力回路６は、２個の２入力ＯＲゲー
トとこの出力を取り込む２入力ＮＡＮＤゲートとからな
るセレクタ６ａ-0〜６ａ-31 で構成されている。その２
入力ＯＲゲートの一方は入力データＩＮ０〜ＩＮ３１と
前記ノードＮ３のデータとをそれぞれ入力し、他方の２
入力ＯＲゲートはインバータ５ａ-0〜５ａ-31 の出力デ
ータと前記ノードＮ４のデータとをそれぞれ入力する。
そして、この反転出力回路６は、ノードＮ３が“０”の
ときには入力データＩＮ０〜ＩＮ３１を選択し、ノード
Ｎ４が“０”のときには入力データＩＮ０〜ＩＮ３１の
反転を選択する。

【００３９】ディスチャージ回路７は、Ｎ−ＭＯＳから
なる放電回路７ａ-0〜７ａ-31 で構成され、前記反転出
力回路６の出力、つまりＮＡＮＤゲート６ｃ-0〜６ｃ-3
1 の出力に従ってデータバス１-1〜１-31 の各ビットを
ディスチャージする。

【００４０】図２に示すデータ出力回路２によれば、出
力許可信号ＥＮが“０”のときは（図３の時刻Ｔ１以
前）プリチャージ回路５ｄ，５ｇがオンし、ディスチャ
ージ制御トランジスタ５ｃ-0〜５ｃ-31 ，５ｆ-0〜５ｆ
-31 がオフする。その結果、ノードＮ１，Ｎ２が電源電
圧にプリチャージされ、ノードＮ３，Ｎ４は“Ｌ”レベ
ルとなる。

【００４１】このデータ出力回路は３２ビット構成であ
り、同図においては最下位ビットと最上位ビットの構成
のみが図示されているが、残りのビットもこれと同様の
構成である。

【００４２】また、出力許可信号ＥＮが“１”になった
場合に（図３の時刻Ｔ１）、入力データＩＮ０〜ＩＮ３
１に“０”が多いときには、ノードＮ２に接続されたデ
ィスチャージトランジスタ５ｅ-0〜５ｅ-31 の方が、ノ
ードＮ１に接続されたディスチャージトランジスタ５ｂ
-0〜５ｂ-31 よりもオンになっている数が多いので、ノ
ードＮ２の方が速く“Ｌ”レベルになる（図３の時刻Ｔ
２）。

【００４３】従って、フリップフロップの出力のうち、
ノードＮ４の出力は“Ｈ”レベルとなり、ノードＮ３の
出力は“Ｌ”レベルのままである。このノードＮ３，Ｎ
４の出力はインバータ５ｊ，５ｋで反転されて、反転出
力回路６のＯＲゲート６ｂ-0〜６ｂ-31 に入力される。
この時、ノードＮ４は“Ｈ”レベルであるので、入力デ
ータの反転データが選択される。

【００４４】反転出力回路６の出力は、ディスチャージ
回路７の放電回路７ａ-0〜７ａ-31へ供給され、その反
転出力回路６の出力の“１”であるビットに対応するデ
ータバス１-0〜１-31 を放電する。

【００４５】この場合、入力データＩＮ０〜ＩＮ３１に
“０”が多いので、該入力データの反転が選択され、従
ってインバータ５ａ-0〜５ａ-31 の出力データには
“１”が多く、ＮＡＮＤゲート６ｃ-0〜６ｃ-31 の出力
には“０”が多くなる。すなわち、放電回路７ａ-0〜７
ａ-31 で放電されるビット数は少なくなる。

【００４６】入力データＩＮ０〜ＩＮ３１に“１”が多
い場合は、フリップフロップ及び前記反転出力回路６が
逆の動作を行い、同様に放電されるビット数が少なくな
る。

【００４７】このように、データバス１に出力するデー
タに“０”あるいは“１”のいずれが多い時でも、プリ
チャージされたデータバス１を放電するビット数が減る
ので、消費電力が減少する。

【００４８】図４は、図１中のデータ入力回路３の具体
的な回路例を示す回路図である。

【００４９】このデータ入力回路３は、位相信号ＰＨを
駆動するバッファ３ａと、このバッファ３ａからの位相
信号ＰＨを一方入力側に、データバス１-1〜１-31 の各
ビットのデータＩＮ０〜ＩＮ３１を他方入力側にそれぞ
れ取り込む排他的論理和回路３ａ-0〜３ａ-31 とで構成
されている。

【００５０】この排他的論理和回路３ａ-0〜３ａ-31 に
よれば、位相信号ＰＨが“１”のときにはデータＩＮ０
〜ＩＮ３１を反転し、位相信号ＰＨが“０”のときには
データＩＮ０〜ＩＮ３１をそのまま出力データＯＵＴ０
〜ＯＵＴ３１として出力する。

【００５１】このデータ入力回路３により、データバス
１のデータが反転されている場合は、さらに反転するこ
とにより所定のデータを得ることができる。

【００５２】図５は、上記の論理回路（データ入出力回
路）を適用例であって、メモリを内蔵したプロセッサコ
アを示すブロック図である。なお、図１と共通の要素に
は同一の符号が付されている。

【００５３】このプロセッサは、３２ビット構成であ
り、図中の太線のラインが３２ビットに対応した信号線
を示している。このプロセッサは、該プロセッサへの命
令やデータを格納する外部メモリ１１に接続されてお
り、この外部メモリ１１からのデータの読み込みを制御
する読み込み回路１２と、該読み込み回路１２からのデ
ータをデータバス１へ出力する上記構成のデータ出力回
路２と、データバス１からのデータを取り込み前記位相
信号ＰＨに基づいて出力データＯＵＴを出力する上記構
成のデータ入力回路３と、このデータ入力回路３からの
出力データＯＵＴを前記外部メモリ１１へ書き込むため
の制御を行う書き込み回路１３とを有する。

【００５４】さらに、データバス１には、プロセッサの
内部制御情報やデータを格納するＲＯＭ１４と、演算デ
ータを格納するＲＡＭ１５と、加減算や論理演算を行う
ＡＬＵ（演算器）１６とが接続されているほか、該デー
タバス１をプリチャージするプリチャージ回路４が接続
されている。ここで、プリチャージ回路４はＰ−ＭＯＳ
で構成され、クロックＣＫにより制御される。

【００５５】また、前記ＲＯＭ１４には、該ＲＯＭ１４
中のデータが反転されているか否かを示す位相信号を格
納するＲＯＭ位相信号格納部１８が設けられ、これが位
相信号ＰＨを転送する位相信号用信号線１７に接続され
ている。さらに、前記ＲＡＭ１５には、該ＲＡＭ１５に
格納されているデータが反転されているか否かを示す位
相信号を格納するＲＡＭ位相信号格納部１９が設けら
れ、これがＲＯＭ位相信号格納部１８と同様に位相信号
用信号線１７に接続されている。

【００５６】位相信号用信号線１７には、該信号線１７
をプリチャージするプリチャージ回路２０が接続されて
いる。ここで、プリチャージ回路２０は、前記プリチャ
ージ回路４と同様にＰ−ＭＯＳで構成され、クロックＣ
Ｋにより制御される。

【００５７】ＲＯＭ１４に格納されているデータについ
てより具体的に説明すると、ＲＯＭ１４の各アドレスに
は、データに“１”が多い場合にはそのデータがそのま
ま格納され、この時、ＲＯＭ位相信号格納部１８には
“０”が格納されている。また、データに“０”が多い
場合にはそのデータの反転が格納され、この時、ＲＯＭ
位相信号格納部１８には“１”が格納されている。

【００５８】図５の回路によれば、クロックＣＫが
“Ｌ”レベルのときはデータバス１及び位相信号用信号
線１７はプリチャージされる。そして、ＲＯＭ１４の内
容をデータバス１に出力するときには、同時にＲＯＭ位
相信号格納部１８の内容を位相信号用信号線１７へ出力
する。

【００５９】また、データバス１上のデータをＲＡＭ１
５に書き込むときには、同時に位相信号ＰＨをＲＡＭ位
相データ格納部１９に書き込み、ＲＡＭ１５からデータ
バス１上へデータを読み出すときには、同時にＲＡＭ位
相データ格納部１９の内容を位相信号ＰＨの信号線１７
へ出力する。

【００６０】さらに、外部メモリ１１から読み込んだデ
ータを内部データバス１へ出力する場合には、データ出
力回路２で常に“１”の数が多くなるようにして出力
し、逆に内部データバス１上のデータを外部メモリ１１
へ出力するときには、位相信号ＰＨによりデータを反転
して出力する。

【００６１】以上により、このプロセッサコアによれ
ば、データバス１上に出力されるデータには“１”が多
く存在することになり、データバス１の各ビットがディ
スチャージされる割合が減る。従って、消費電力の削減
が可能となる。

【００６２】また、ＲＯＭ１４及びＲＡＭ１５に格納さ
れるデータには常に“１”が多く存在することになり、
ＲＯＭ１４及びＲＡＭ１５の消費電力が低減される。こ
の点について図６を用いて具体的に説明する。

【００６３】図６は、ＲＡＭ１５（３２ビット×３２ワ
ード）の読出し回路の構成を示す図である。

【００６４】このＲＡＭ１５は、ワード線２１-1〜２１
-31 と読出し線２２-1〜２２-31 とを有し、その各交差
箇所には、逆並列接続された２個のインバータからなる
データ記憶用のセル２３がそれぞれ設けられている。ワ
ード線２１-1〜２１-31 は、対応するアドレスが選択さ
れると“１”となり、読出し線２２-1〜２２-31 には各
セル２３からの読出しデータが乗る。また、各読出し線
２２-1〜２２-31 には、クロックＣＫに従って読出し線
２２-1〜２２-31 をプリチャージするためのトランジス
タ（Ｐ−ＭＯＳ）２４-1〜２４-31 が接続されている。

【００６５】図６の回路によれば、クロックＣＫが
“０”のときにはトランジスタ２４-1〜２４-31 がオン
し、読出し線２２-1〜２２-31 を電源電圧にまでプリチ
ャージする。クロックＣＫが“１”になると、選択され
たアドレスの各ビットが“０”であれば、対応する読出
し線を“Ｌ”レベルにディスチャージする。ビットが
“１”であれば読出し線２２-1〜２２-31 はそのままの
状態を維持する。

【００６６】このように、データが“１”であるときに
は電力を消費しないので、常にデータ中の“１”の数を
多くすることによって消費電力が低減される。

【００６７】図７は、上記の論理回路（データ入出力回
路）の他の適用例を示すマイクロコントローラのブロッ
ク図である。なお、図５と共通の要素には同一の符号が
付されている。

【００６８】このマイクロコントローラは、図５に示す
プロセッサコアで構成されたＭＰＵコア２１と、プロセ
ッサの制御データや命令あるいは演算データを格納する
ＲＡＭ１５と、データ転送の制御を行うダイレクト・メ
モリ・アクセス・コントローラであるＤＭＡＣ２２と、
外部からの割り込みを制御する割り込みコントローラ２
３とを備え、その他の構成要素は図５に示すものと同様
である。

【００６９】このマイクロコントローラにおいても、図
５に示すプロセッサコアと同様に、使用されるデータの
ビット内に常に“１”が多く存在するように制御され
る。

【００７０】以上のように、本発明のデータバスの制御
方式を、図５に示すプロセッサコア内部のみのでなく、
システム規模の大きいマイクロコントローラＬＳＩや制
御ボードに使用することによって、データバスの消費電
力をより低減させることができる。すなわち、システム
が大規模になるに伴い、バスの負荷容量が増大するた
め、消費電力が増加する傾向にあるが、本発明の方式を
使用することにより、消費電力の増加をより低く抑える
ことができる。

【００７１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、データバスを放電させる割合が少なくなるよ
うにしたので、データバスの消費電力を低減させること
が可能となる。

【００７２】第２の発明によれば、第１及び第２のノー
ドにおける電位の変化速度に応じてセット／リセットさ
れて反転制御信号を出力するセットリセットフリップフ
ロップを設けたので、簡単な回路により入力データに存
在する“１”あるいは“０”の数の大小判断を行うこと
が可能となる。

【００７３】第３及び第４の発明は、第１または第２の
発明の論理回路を用い、且つ各アドレスごとにデータ記
憶領域に記憶されているデータに対応した位相信号を記
憶する位相記憶領域を設けたので、メモリの消費電力を
低減することが可能となる。

【図面の簡単な説明】

【図１】本発明を実施した論理回路（データ入出力回
路）の構成を示す回路図である。

【図２】図１中のデータ出力回路２の具体的な回路例を
示す回路図である。

【図３】図２の回路の動作を示すタイムチャートであ
る。

【図４】図１中のデータ入力回路３の具体的な回路例を
示す回路図である。

【図５】論理回路（データ入出力回路）の適用例を示す
図である。

【図６】ＲＡＭの読出し回路の構成を示す図である。

【図７】論理回路（データ入出力回路）の他の適用例を
示す図である。

【図８】従来のデータ出力回路の一構成例を示す回路図
である。

【図９】図８の回路の動作を示すタイムチャートであ
る。

【符号の説明】

１ データバス ２ データ出力回路 ３ データ入力回路 ４ プリチャージ回路 ５ 計数回路 ６ 反転出力回路 ７ ディスチャージ回路 １４ ＲＯＭ １５ ＲＡＭ １８ ＲＯＭ位相信号格納部 １９ ＲＡＭ位相信号格納部 ＩＮ 入力データ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数ビットのデータを転送するデータバ
   スの各ビットに接続され、該データバスを第１の電位に
   プリチャージするバス充電回路と、 入力データを構成するビットに“１”／“０”のいずれ
   の数が多いのかを判断して反転制御信号を出力する計数
   回路と、 前記入力データの各ビットを前記反転制御信号に従って
   反転する反転出力回路と、 前記反転出力回路の出力信号に従って前記データバスを
   第２の電位にディスチャージする放電回路と、 前記データバス上のデータが反転されているか否かを示
   す位相信号を転送する位相信号用信号線へ前記反転制御
   信号を出力する位相信号出力回路と、 前記位相信号用信号線上の位相信号に従ってデータバス
   上のデータを反転してデータを取り込む入力回路とを備
   えたことを特徴とする論理回路。
2. 【請求項２】 前記計数回路は、 前記入力データを反転する入力反転回路と、 第１のノードを前記第１の電位にプリチャージする第１
   の充電回路と、 第２のノードを前記第１の電位にプリチャージする第２
   の充電回路と、 各ゲートがそれぞれ前記入力データの各ビットに接続さ
   れると共に各ドレインが前記第１のノードに接続され、
   該入力データに従って前記第１のノードを前記第２の電
   位にディスチャージする複数の第１のディスチャージ用
   トランジスタと、 各ゲートがそれぞれ前記入力データの反転結果の各ビッ
   トに接続されると共に各ドレインが前記第２のノードに
   接続され、該入力データの反転結果に従って前記第２の
   ノードを前記第２の電位にディスチャージする複数の第
   ２のディスチャージ用トランジスタと、 前記第１及び第２のノードにおける電位の変化速度に応
   じてセット／リセットされて前記反転制御信号を出力す
   るセットリセットフリップフロップとで構成したことを
   特徴とする請求項１記載の論理回路。
3. 【請求項３】 請求項１または請求項２記載の論理回路
   と、 各アドレスごとに、前記データバス上のデータを記憶す
   るデータ記憶領域及びそのデータに対応した前記位相信
   号を記憶する位相記憶領域を有し、データ書き込み時に
   は、所定のアドレスの前記データ記憶領域に前記データ
   バス上のデータを書き込むと共に前記位相信号を前記位
   相記録領域に書き込み、データ読出し時には、対応する
   アドレスの内容を前記データバスに出力すると共に前記
   位相記憶領域から前記位相信号を前記位相信号用信号線
   へ出力するランダム・アクセス・メモリとを備えたこと
   を特徴とするデータ処理装置。
4. 【請求項４】 請求項１または請求項２記載の論理回路
   と、 各アドレスごとに所定のデータが記憶されたデータ記憶
   領域、及びそのデータが反転されているか否かを示す位
   相信号を記憶する位相記憶領域を有し、データ読出し時
   には、対応するアドレスの内容を前記データバスへ出力
   すると共に前記位相記憶領域から前記位相信号を前記位
   相信号用信号線へ出力する読出し専用メモリとを備えた
   ことを特徴とするデータ処理装置。