TWI320185B - Semiconductor memory device for low power condition - Google Patents
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Description
1320185 九、發明說明: 【發明所屬之技術領域】 本發明係關於一種半導體記憶元件;尤其是用以在低供 應電壓下減少功率消耗之半導體記億元件。 【先前技術】 一般而言,半導體記億元件係操作在從外部電路輸入的 供應電壓下,或藉由包含在半導體記憶元件中之電壓產生 器所產生之低內部電壓下》尤其,熟悉此項技術之人士都 注意,若半導體記憶元件的操作速度沒有減少,則如何使 供應到半導體記憶元件之供應電壓變得更低。 第1圖爲傳統半導體記憶元件之核心區域的方塊圖。 如圖所示,傳統半導體記憶元件包含列位址解碼器2 0 、行位址解碼器30、胞元區100和資料輸入/輸出方塊40 〇 胞元區100包含許多胞元陣列,如110、120、130和140 ,及許多感測放大方塊,如150和160。列位址解碼器20 接收列位址並將列位址解碼,以存取儲存在胞元區1 00中 之資料;而行位址解碼器3 0則接收行位址並將行位址解 碼,以存取儲存在胞元區1〇〇中之資料。資料輸入/輸出 方塊40係用以輸出儲存在胞元區100中之資料,或透過 資料墊/接腳,將資料傳送輸入胞元區100。 換言之,在讀取操作時,對應列位址和行位址存取之資 料被輸出到資料輸入/輸出方塊4〇。另一方面,在寫入操 作時,透過資料輸入/輸出方塊40,將從外部電路輸入之 資料儲存在對應列位址和行位址之胞元中。 1320185 詳而言之,包含在胞元區100中之每一個胞元陣列,如 110,都包含許多每一個都用以儲存資料之胞元;而每一 個感測放大方塊’如15 0,都用以感測和放大輸出自各胞 元陣列之資料。 第2圖爲示於第1圖之胞元區100的詳細結構方塊圖。 如圖所示,第一胞元陣列1 1 〇包含許多位元線對,如B L 和/ BL’許多胞元’如CELL1、CELL2和CELL3,及許多 字元線,如WLO到WL5。此處,每一個胞元都是由一個 電容器和一個電晶體構成。例如,第一胞元CELL 1包含 耦合到平板線P L之第一電容器C 0 ’和具有耦合到第一字 元線WL0的聞極之第一MOS電晶體M0。第一 MOS電晶 體M0耦合在第一電容器C0和位元線BL之間,用以響應 字元線WL0,使第一電容器C0與位元線BL連接或斷接 〇 此外,分別耦合到第一字元線W L 0和第二字元線W L 1 ,而且彼此相鄰之第一胞元CELL1和第二胞元CELL2, 共同連接到位元線B L ;而位元線B L耦合到包含在感測放 大方塊150中之感測放大器152a。 爲了讀取儲存在第一胞元CELL1中之資料,選擇並活 化第一字元線W0;然後,結果,第一 MOS電晶體M0導 通。儲存在弟一電谷器C0中之資料被傳送到位元線BL。 其次,藉由使用接收透過第一 MOS電晶體M0傳送的資 料之位元線BL,和接收沒有資料輸出自任何包含在第一 胞元陣列1 1 0中的胞元之反相位元線/B L間的電位差,感 測放大器1 5 2 a感測並放大資料。 I32〇i85 在上述藉由感測放大器1 5 2 a感測和放大操作之後,將 放大的資料透過區域資料匯流排對LDB和LDBB,輸出到 外部電路。在此,在感測並放大操作下,.感測放大器l52a 決定位元線BL和反相位元線/BL的邏輯準位。此外,位 元線BL和反相位元線/BL的各邏輯準位,都被傳輸到每 〜個區域資料匯流排對LDB和區域負資料匯流排LDBB。 換言之,若第一胞元CELL1儲存的資料係邏輯高準位”1" ’即第一電容器C 0被充電,則在感測並放大操作之後, 位元線BL具有供應電壓VDD的電壓準位,而反相位元線 “L具有接地電壓 GND的電壓準位。反之,即,若第一 胞元 CELL1儲存的資料係邏輯低準位"〇”,則在感測並放 大操作之後,位元線BL具有接地電壓GND的電壓準位’ 而反相位元線/ B L具有供應電壓V D D的電壓準位。 因爲儲存在各胞元的各電容器中之電荷量很少,所以在 電荷被傳送到位元線B L之後,電荷應該再儲存在各原始 胞元的電容器中。在藉由使用閂在感測放大器之資料完成 再儲存之後,對應原始胞元之字元線被怠化。 此處,說明讀取儲存在第三胞元CELL3中之資料。若 第三胞元CELL3儲存的資料係邏輯高準位"1”,即’第三 電容器C 2被充電,則在感測並放大操作之後,反相位元 線/BL具有供應電壓VDD的電壓準位,而位元線BL具有 接地電壓GND的電壓準位。反之,即,若第三胞元CELL3 儲存的資料係邏輯低準位"0 ",則在感測並放大操作之後 ,反相位元線/BL具有接地電壓GND的電壓準位’而位 元線BL具有供應電壓VDD的電壓準位。 1320185 再者’在寫入操作時’即’當輸入資料被儲存在胞元區 中時,活化對應列和行位址的字元線,然後,感測並放大 儲存在親合到子兀線之胞兀中的資料。之後,放大資料取 代感測放大器1 5 2 a中的輸入資料。換言之,輸入資料被 閂在感測放大器1 5 2 a中。其次,輸入資料被儲存在對應 活化字元線的胞元中。若將輸入資料儲存在胞元中完成, 則將對應輸入列和行位址的字元線怠化。 第3圖爲包含在示於第1圖的胞元區1〇〇中之各胞元陣 列和各感測放大方塊間的連接方塊圖。尤其,傳統半導體 記憶元件具有分享式位元線感測放大器結構。此處,分享 式位元線感測放大器結構,意思是兩個相鄰的胞元陣列耦 合到一個感測放大方塊。 如圖所示,有許多胞元陣列1 1 〇、1 3 0和1 8 0,及許多 感測放大方塊1 5 0和1 7 0。第一感測放大方塊1 5 0係耦合 到第一胞元陣列1 1 0和第二胞元陣列1 3 0 ;而第二感測放 大方塊1 7 〇則係耦合到第二胞元陣列1 3 0和第三胞元陣列 18 0° 若一個胞元陣列耦合到一個感測放大方塊,則感測放大 方塊包含各自對應包含在胞元陣列中之各位元線對的許多 感測放大器。換言之,包含在感測放大方塊中之感測放大 器的數量,等於包含在胞元陣列中之位元線的數量。但是 ,參照第3圖,因爲在分享式位元線感測放大器結構下’ 兩個胞元陣列共同保持在一個感測放大方塊中’所以感測 放大方塊具有各自對應每兩個位元線對之感測放大器的數 量。換言之,包含在感測放大方塊中之感測放大器的數量 1320185 可以減少一半。 在用以實現較高積體電路之分享式位元線感測 構下,感測放大方塊,如150,還包含第一連接 和第二連接方塊1 5 3。因爲感測放大方塊係共同 個相鄰的胞元陣列1 1 〇和1 3 0,所以應該可以控 測放大方塊1 5 0對兩個相鄰胞元陣列1 1 〇和1 3 0 的連接或斷接。第一和第二連接方塊151和153 都具有許多開關單元,如電晶體。第一連接方塊 許多電晶體,如MN1到MN4,係根據第一連接 BISH1導通或關閉;而在第二連接方塊153中的 體,如MN5到MN8,係根據第二連接控制訊號 通或關閉。 例如,若第一連接控制訊號B I S Η 1被活化,則 在第一連接方塊151中之電晶體都導通,換言之 元陣列1 1 0耦合到第一感測放大方塊1 5 0的感測 塊152。反之,若第二連接控制訊號BISL1被活 有包含在第二連接方塊153中之電晶體都導通, 第二胞元陣列1 3 0耦合到第一感測放大方塊1 5 0 大器方塊1 52。 同理,另一個感測放大方塊1 7 0包含許多感測 和兩個響應其他連接控制訊號BISH2和BISL2 接方塊,用以使感測放大方塊1 70的感測放大器 個相鄰胞元陣列130和180其中之一連接或斷接 此外,除了連接方塊和感測放大器之外,各感 塊,如150,還包含預充電方塊和資料輸出方塊 放大器結 方塊151 耦合到雨 制第一感 其中之一 的每一個 1 5 1中的 控制訊號 許多電晶 BISL1 導 所有包含 ,第一胞 放大器方 化,則所 換言之, 的感測放 放大器, 控制之連 方塊與兩 〇 測放大方 1320185 第4圖爲示於第2圖之感測放大方塊150的方塊圖。 如圖所示,感測放大方塊150包含感測放大器152a、 預充電方塊155a、第一和第二等化方塊154a和157a、及 資料輸出方塊156a。 感測放大器152a接收電源供應訊號SAP和SAN,用以 放大位元線B L和反相位元線/BL之間的電位差。當感測 放大器152a沒有被活化時,藉由預充電訊號BLEQ的致 能,預充電方塊155a係用以預充電位元線對BL和/BL爲 位元線預充電電壓 VBLP。響應預充電訊號BLEQ,第一 等化方塊154a使位元線BL的電壓準位和反相位元線/BL 的電壓準位相同。類似於第一等化方塊1 54a、第二等化 方塊157a也用以使位元線BL的電壓準位和反相位元線/BL 的電壓準位相同。最後,根據產生自行位址之行控制訊號 YI,資料輸出方塊156a將藉由感測放大器152a放大的資 料輸出到區域資料匯流排對LDB和LDBB。 此處,感測放大方塊150還包含兩個連接方塊151a和 15 3a,用以根據連接控制訊號BISH和BISL,使感測放大 器152a分別與相鄰的胞元陣列其中之一連接或斷接。 第5圖爲傳統半導體記憶元件之操作波形。下面,將參 照第1圖到第5圖,詳細說明傳統半導體記憶元件的操作 〇 如圖所示,讀取操作可以分成四個步驟:預充電步驟、 讀取步驟、感測步驟和再儲存步驟。反之,寫入操作和讀 取操作非常類似。但是,寫入操作包含取代讀取操作中之 讀取步驟的寫入步驟,尤其,在感測放步驟時,並非要輸 1320185 出感測並放大的資料,而是要將自外部電路輸入的資料閂 在感測放大器中。 下面,假設胞元的電容器係被充電的,即,儲存邏輯高 準位資料"1"。此處,符號"SN"表示胞元的電容器被充電 的電位。此外,在感測放大方塊中的兩個連接方塊中其中 之一被活化,而另一個被怠化。結果,感測放大方塊耦合 到兩個相鄰胞元陣列的其中之一個。 在預充電步驟,位元線BL和反相位元線/BL藉由位元 線預充電電壓VBLP預充電。此時,所有的字元線都被怠 化。一般而言,位元線預充電電壓VBLP係核心電壓的1/2 ,即,l/2Vcore = VBLP。 當預充電訊號BLEQ被活化成爲邏輯高準位時,第一和 第二等化方塊154a和157a也被致能。因此,位元線BL 和反相位元線/BL被預充電爲1/2核心電壓。此處,第一 和第二連接方塊1 5 1 a和1 5 3 a也都被活化,即,所有包含 在第一和第二連接方塊151a和153a中之電晶體都導通。 在讀取步驟,輸入讀取指令並執行。在此,若第一連接 方塊151a耦合到第一胞元陣列11〇,而第二連接方塊l53a 耦合到第二胞元陣列1 3 0,則當第一連接方塊1 5 1 a被活 化,而第二連接方塊1 5 3 a被怠化時,感測放大器1 5 2 a耦 合到第一胞元陣列110。反之,當第二連接方塊153a被 活化,而第一連接方塊151a被怠化時,感測放大器152a 耦合到第二胞元陣列1 3 0,而與第一胞元陣列1 1 〇斷接。 此外,對應輸入位址之字元線,藉由供應電壓VDD或 高電壓VPP活化,直到再儲存步驟。 1320185 在此,爲了活化字元線,因爲要求供應 更低,而且半導體記憶元件的操作速度變 常使用高電壓。若字元線被活化,則對應 MOS電晶體導通;而儲存在胞元電容器中 到位元線BL。 因此,被預充電在1 /2核心電壓之位元 定電壓準位AV。在此,雖然電容器被充電; ,但是,因爲電容器的電容値Cc小於位 電容値Cb,所以位元線BL的電壓準位不 壓 Ve(>re。 參照第5圖,在讀取步驟,應該瞭解, 壓準位可以增加預定的電壓準位AV,而= 到該電壓準位。 此時,當資料傳送到位元線B L時,沒 反相位元線/BL,然後,反相位元線/BL保 壓準位。 其次,在感測步驟,第一電源供應訊號 電壓V。。:而第二電源供應訊號S AN則供 »然後,藉由使用第一和第二電源供應訊 ,感測放大器可以放大位元線BL和反相 的電壓壓,即電位差。此時,位元線BL禾I 之間的相對高側,被放大到核心電壓火, 即位元線BL和反相位元線/BL之間的相 到接地電壓GND。 在此,位元線BL的電壓準位高於反相 電壓 V D D變得 得更快,所以通 字兀線之胞元的 的資料則被傳送 線B L被升壓預 到核心電壓V。μe 元線 B L的寄生 會增加到核心電 位元線B L的電 衧號"SN"也減少 有資料被傳送到 持在1 / 2核心電 SAP供應核心 應接地電壓GND 號 SAP和 SAN 位元線/BL之間 ]反相位元線/BL _ ;而另一側’ 對低側,被放大 位元線/BL的電 1320185 壓準位。換言之,在放大位元線B L和反相位元線/ B L之 後,位元線BL供應核心電壓,而反相位元線/BL則 供應接地電壓GND。 最後,在再儲存步驟’在用以升壓位元線BL預定電壓 準位Δν之讀取步驟期間,將輸出自電容器之資料,再儲 存在原始的電容器中。換言之,電容器被重新充電。在再 儲存步驟之後,對應電容器之字元線被怠化。 然後,傳統半導體記憶元件再次執行預充電步驟。換言 之,第一和第二電源供應訊號SAP和S AN分別供應1/2 核心電壓Ve()re。此外,預充電訊號BLEQ被活化,然後輸 入到第一和第二等化方塊154a和157a及預充電方塊155a 。此時,感測放大器152a藉由第一和第二連接方塊151a 和1 5 3 a,耦合到兩個相鄰的胞元陣列,如1 1 〇和1 3 0。 由於半導體記憶元件的設計技術快速地發展,用以操作 半導體記憶元件之供應電壓的電壓準位變得更低。但是, 雖然供應電壓的電壓準位變得更低,但要求半導體記憶元 件的操作速度變得更快。 爲了達到半導體記憶元件之操作速度的要求,半導體記 憶元件包含內部電壓產生器,用以產生具有低於供應電壓 VDD之電壓準位的核心電壓V。。^,和具有高於核心電壓 之電壓準位的高電壓VPP。 直到現在,不用任何其他特殊的方法,使用上述克服供 應電壓 VDD之電壓準位減少的方式,藉由執行奈米級技 術製造半導體記憶元件,可以達到要求的操作速度。
例如,透過將供應電壓的電壓準位從3 · 3 V減少到約2.5 V 1320185 ’或低於2.5 V,若執行約5 0 0 n m到約1 Ο 0 n m之奈米級技 術’則可以達到要求的操作速度。此意味著半導體記憶元 件有更高的積體性。換言之,當奈米級技術提升,即發展 時’包含在半導體記憶元件之製造電晶體的功率消耗合減 少’而且,若供應電壓之電壓準位沒有降低,則製造的電 晶體之操作速度則會變得更快。 但是,對於在I 00 nm以下之奈米級技術,要發展奈米技 術非常困難。換言之,半導體記憶元件越來越高的·積體性 會有限制。 此外,供應電壓之要求電壓準位變得更低,例如,從約 2 · Ο V降到約1 . 5 V或甚至約1 . Ο V。因此,對於供應電壓的 要求並不能只藉由發展奈米技術來達成。 若輸入到半導體記憶元件的供應電壓之電壓準位低於預 定電壓準位,則包含在半導體記憶中之各電晶體的操作邊 限就會不夠;而且,結果,無法滿足操作速度的要求,而 且也無能保證半導體記憶元件的操作可靠度。 此外,因爲電晶體的預定導通電壓,即臨限電壓,係保 持在低供應電壓下,所以感測放大器需要更多的時間,用 以穩定地放大位元線BL和反相位元線/BL之間的電壓差 〇 而且,若在位元線對BL和/BL上有雜訊產生,則位元 線BL和反相位元線/BL的各電壓準位都會有波動,即, 在1/2核心電壓上增加或減少一個預定準位。換言 之,當供應電壓之電壓準位變得更低時,小雜訊就可以嚴 重影響半導體記億元件的操作可靠度。 -14- 1320185 因此,在預定準位下’減少供應電壓之電壓準位會有限 制。 此外,當半導體記憶元件有更高的積體性時,電晶體的 尺寸變得更小,而電晶體的閘極和位元線之間的距離越來 越靠近。結果,會產生引發電流。在此,因爲電晶體的閘 極和位元線之間實際上係有預定値的距離,所以引發電流 是表示一種電晶體的閘極和位元線之間的漏電流。 第6圖爲半導體記憶元件之胞元的橫截面圖,以圖示引 發電流的原因。 如圖所示,胞元包含基板10、元件隔離層11、源極和 汲極區1 2 a和1 2 b、閘極電極1 3、位元線1 7、電容器1 4 到1 6、及絕緣層1 8和1 9。在此,符號"A"表示電晶體的 閘極電極1 3和位元線1 7之間的距離。 由於用以製造半導體記億元件之奈米技術快速地發展, 使得電晶體的閘極電極1 3和位元線1 7之間的距離,即"A" ,變得更短。 在預充電步驟,位元線BL供應1 /2核心電壓,而閘極 電極13,即字元線,供應接地電壓。 若在胞元中之位元線17和閘極電極13,因在製程中發 生錯誤而產生電性短路,則在預充電步驟期間,持續會有 電流逃出’所以功率消耗會增加。在此情形下,半導體記 憶元件包含許多額外的胞元,用以取代位元線和閘極電極 電性短路之胞元。此時,錯誤的胞元以字元線爲基礎,由 額外的胞元取代。 反之’若在製程中沒有錯誤,即在胞元中之位元線17 1320185 和閘極電極1 3 ’在半導體記憶元件的任何胞元中,都沒 有電性短路’則不會有引發電流。但是,若電晶體的閘極 電極1 3和位元線1 7之間的距離,即"a ",太短,即使在 製程中沒有發生任何錯誤,也會產生引發電流而逃出。 最近’如何在低電源條件下操作半導體記憶元件是非常 重要的。若有產生上述之引發電流,則雖然半導體記憶元 件可以正常地操作’也不認爲具有引發電流之半導體記憶 兀件可以被應用到系統。 爲了減少引發電流的量,有人建議在電晶體的閘極電極 和位元線之間加入電阻器。但是,雖然電阻器可以減少少 量的引發電流,但是這並不是可以有效且實在的減少和保 護引發電流的流動。 【發明內容】 因此,本發明之目的係要提供一種可以在低電源條件下 高速操作,且可以保護引發電流不會產生,因此可以減少 功率消耗之半導體元件。 根據本發明之方向,本發明提供一種包含在半導體記憶 元件中之裝置,用以預充電位元線和反相位元線,然後感 測並放大傳送到位元線和反相位元線其中之一的資料,該 裝置包含用以預充電位元線和反相位元線成爲接地電壓之 預充電'方塊;及藉由使用用以操作半導體記憶元件之核心 電壓,和具有高於核心電壓之電壓準位的高電壓,感測並 放大資料之感測放大方塊。 根據本發明之另一觀點,本發明提供一種方法,可用以 預充電位元線和反相位元線,然後感測並放大傳送到半導 1320185 •體記億元件之位元線和反相位元線其中之一的資料,該方 法包含下列歩驟:a)預充電位元線和反相位元線成爲接地 電壓;及b)藉由使用以操作半導體記億元件之核心電壓, 和具有高於核心電壓之電壓準位的高電壓,感測並放大資 料。 根據本發明之再一觀點,本發明提供一種半導體記憶元 件’包含:具有許多單元胞元之第一胞元陣列,其中每一 個單元胞元都是用以儲存資料,並且響應輸入的位址和指 令’將資料輸出到位元線或反相位元線的其中之一;用以 預充電位元線和反相位元線成爲接池電壓之預充電方塊; 及藉由使用用以操作半導體記憶元件之核心電壓,和具有 高於核心電壓之電壓準位的高電壓,感測並放大資料之感 測放大方塊。 根據本發明之他一觀點,本發明提供一種用以操作半導 體記憶元件之方法,其中包含下列步驟:a)將資料儲存在 第一胞元陣列中,然後響應輸入的位址和指令,將資料輸 出到位元線或反相位元線的其中之一;b)預充電位元線和 反相位元線成爲接地電壓;及c)藉由使用用以操作半導體 記憶元件之核心電壓,和具有高於核心電壓之電壓準位的 1¾電壓,感測並放大資料。 【實施方式】 下面’將參照附圖,詳細說明根據本發明可以在低電源 條件下操作之半導體記憶元件。 第7圖爲根據本發明實施例之半導體記憶元件的核心區 域方塊圖。 -17- 1320185 如圖所示,半導體記憶元件包含第一參考胞元方塊400 a 、第二參考胞元方塊400b、第一胞元陣列 3 0 0a、第二胞 元陣列3 00b、及感測放大方塊200。 在此,每一個胞元陣列,如400a,都包含許多單元胞 元,其中每一個單元胞元都用以儲存資料,和響應輸入的 位址和指令,將資料輸出到位元線和反相位元線的其中之 ―;而感測放大方塊2 0 0則用應感測並放大輸出自各胞元 陣列之資料。第一胞元陣列3 00a係經由許多位元線,如 BLn和BLn+Ι,耦合到感測放大方塊200。第二胞元陣列 3 0 0b係經由許多反相位元線,如/BLn和/ BLn+1,耦合到 感測放大方塊200。 詳而言之,每一個包含在第一和第二胞元陣列3 00a和 300b當中之胞元,都是由一個電容器,如Cap,和一個電 晶體,如TC,構成。 第一和第二參考胞元方塊400a和400b係經由許多位元 線,如B L η和B L η +卜和許多反相位元線,如/ B L η和/ B L η + 1 ,將參考訊號供應到感測放大方塊2 0 0。 第8圖爲示於第7圖之感測放大方塊200的方塊圖。 如圖所示,感測放大方塊200包含預充電方塊220、感 測放大器210和資料輸出方塊240。在示於第7圖之半導 體記憶元件中,兩個相鄰的胞元陣列,即300a和3 00b ’ 都耦合到一個感測放大方塊200。 如圖所示,包含在第一胞元陣列300a當中之胞元,係 經由位元線BL耦合到感測放大器21〇,而包含在第二胞 元陣列3 00b當中之胞元,係經由反相位元線/BL耦合到 1320185 感測放大器2 1 〇。 感測放大器210接收電源供應訊號SAP和接地電壓GND ,用以放大位元線BL和反相位元線/BL之間的電位差。 藉由預充電訊號BLEQ的致能,當感測放大器2 1 0沒有被 活化時,預充電方塊220係用以預充電位元線BL和反相 位元線/BL成爲接地電壓GND。最後,資料輸出方塊24〇 根據輸入的行位址,將藉由感測放大器210放大的資料輸 出到區域資料線對,即L D B和L D B B。 在此,預充電方塊220係用以預充電位元線BL和反相 位元線/BL成爲接地電壓GND :而感測放大方塊210則是 藉由使用用以操作半導體記憶元件之核心電壓Vet)re,和 具有高於核心電壓之電壓準位的高電壓VPP,感測並放大 資料。換言之,核心電壓V£。^和高電壓VPP被輸入當作 電源供應訊號SAP。 再者,在從開始感測並放大資料之時機的一段預定周期 期間,將高電壓 VPP輸入到感測放大裝置。然後,在預 定周期之後,將核心電壓V£()u輸入到感測放大裝置。 此外,在根據本發明之半導體記憶元件中,當第二胞元 陣列3 00b經由反相位元線/BL輸出資料到感測放大器2 1 0 時,第一參考胞元方塊40 0a供應參考訊號到位元線BL。 反之,當第一胞元陣列3 00a經由位元線BL輸出資料到感 測放大器210時,第二參考胞元方塊4 0 0b會供應參考訊 號到反相位元線/BL。 預充電方塊220包含第一和第二電晶體TP1和TP2。第 一電晶體TP1接收預充電訊號BLEQ,並且響應預充電訊 1320185 號BLEQ,供應接地電壓GND到位元線BL成爲預充電電 壓。此外,第二電晶體TP2係用以接收預充電訊號BLEQ ,並且響應預充電訊號BLEQ,供應接地電壓GND到反相 位元線/BL成爲預充電電壓。 感測放大方塊210包含第一和第二PMOS電晶體TS1和 TS2,及第一和第二NMOS電晶體TS3和TS4。 第一PMOS電晶體TS1具有閘極、汲極和源極,其中閘 極耦合到反相位元線/BL,源極用以接收核心電壓Vet)fe和 高電壓VPP的其中之一,當作電源供應訊號SAP,而汲極 則耦合到位元線B L。此外,第二Ρ Μ Ο S電晶體T S 2具有 閘極 '汲極和源極,其中閘極耦合到位元線B L,源極用 以接收核心電壓和高電壓VPP的其中之一,當作電 源供應訊號SAP,而汲極則耦合到反相位元線/BL。 第一NMOS電晶體TS3具有閘極、汲極和源極,其中閘 極耦合到反相位元線/BL,源極用以接收接地電壓GND, 而汲極耦合到位元線BL;而第二NMOS電晶體TS4具有 閘極、汲極和源極,其中閘極耦合到位元線BL,源極用 以接收接地電壓GND,而汲極耦合到反相位元線/BL。 在藉由感測放大器2 1 0放大之後,資料經由資料輸出方 塊24〇傳輸到區域資料線LDB和區域反相資料線LdbB。 資料輸出方塊240係用以將由感測放大方塊21〇放大的 資料傳送到區域資料線LDB和區域反相資料線ldBB,或 是經由區域資料線LDB和區域反相資料線LDBB ,將輸入 的資料傳送到感測放大方塊2 1 0。 詳而S之’資料輸出方塊240包含第一和第二MOS電 -20- 1320185 晶體T01和T02。第一 MOS電晶體T01被耦合在位元線 BL和區域資料線Ldb之間,用以將載在位元線BL且藉 由感測放大器210放大的資料傳送到區域資料線LDB。此 外’第二MOS電晶體T02被耦合在反相位元線/BL和區 域反相資料線LDBB之間,用以將載在反相位元線/BL且 藉由感測放大器210放大的資料傳送到區域反相資料線 LDBB。 第9圖爲示於第7之半導體記憶元件的操作波形。下面 ,參照第7圖到第9圖,詳細說明根據本發明之半導體記 憶元件的操作。 如圖所示,讀取操作可以分成四個步驟:預充電步驟to、 讀取步驟t 1、感測步驟t2和t3、及再儲存步驟Μ。反之, 寫入操作和讀取操作非常類似。但是,寫入操作包含取代 讀取操作中之讀取步驟的寫入步驟,更詳細地,在感測步 驟時,並非要輸出感測並放大的資料,而是要將自外部電 路輸入的資料閂在感測放大器中。再者,感測步驟包含第 一感測步驟t2和第二感測步驟t3。在第一感測步驟t2期 間,輸入高電壓VPP當作電源供應訊號SAP,然後,在第 二感測步驟t3期間,輸入核心電壓Vcore當作電源供應訊 號 SAP。 下面,假設包含在耦合到位元線BL之第一胞元陣列3 00a 當中之胞元的電容器被充電,即儲存邏輯高準位資料”1”。 尤其,在根據本發明之半導體記憶元件中,位元線BL和 反相位元線/BL被預充電成爲接地電壓GND。此外’參考 第7圖,半導體記億元件具有開放的位元線結構。 1320185 在預充電步驟t0,位元線BL和反相位元線/BL被預充 電成爲接地電壓GND ’取代通常爲%核心電壓之位元線預 充電電壓VBLP,即H Vcore= VBLP。此時,所有的字元線 都被怠化。換言之,若在預充電步驟t0期間,預充電訊 號BLEQ保持活化成爲邏輯高準位,則位元線BL和反相 位元線/BL被預充電成爲接地電壓GND。 在讀取步驟tl,輸入讀取指令並執行,然後藉由供應電 壓VDD或高電壓VPP,活化對應輸入位址之字元線WL, 直到再儲存步驟。 在此’爲了活化子兀線’因爲有供應電壓 VDD變得更 低和半導體記憶元件的操作速度變得更快之要求,所以通 常使用高電壓VPP。 若字元線WL被活化,則對應字元線之胞元的M0S電晶 體導通;然後儲存在包含在第一胞元陣列3 0 0a中之胞元 的電容器當中之資料,被輸送到位元線 B L。此時,輸入 到預充電方塊220之預充電訊號BLEQ被怠化。 另一方面,當第一胞元陣列300a輸出儲存的資料到位 元線BL時,耦合到反相位元線/ BL之第二參考胞元方塊 400b,響應第二參考控制訊號REF-SEL2,輸出具有資料% 電壓準位之參考訊號到反相位元線/BL,其中資料係儲存 在胞元電容器之中。 反之,當第二胞元陣列300b輸出儲存的資料到反相位 兀線/ BL時’稱合到位兀線BL之第一參考胞元方塊400a, 響應第一參考控制訊號REF-S ELI,輸出具有資料%電壓 準位之參考訊號到位元線BL,其中資料係儲存在包含在 -22- 1320185 第二胞元陣列3 00b中之胞元電容器中。 參考第9圖,在讀取步驟,瞭解位元線BL和反相位元 線/ BL的各電壓準位,都各自增加預定的電壓準位。 其次,在感測步驟之第一感測步驟t2,電源供應訊號SAP 供應高電壓VPP。然後,藉由使用電源供應訊號SAP和接 地電壓GND,感測放大器220可以放大位元線BL和反相 位元線/BL之間的電壓差,即電位差。此時,在位元線BL 和反相位元線/BL之間的相對高側,被放大到高電壓VPP ; 而在位元線 B L和反相位元線/ B L之間的另一側,即相對 低側,被放大接地電壓G N D。 在此’位元線B L的電壓準位高於反相位元線/b L的電 壓準位。換言之,在放大位元線BL和反相位元線/BL之 後’位元線BL供應高電壓VPP,而反相位元線/Bl則供 應接地電壓GND。換言之’在第一感測步驟t2期間,響 應高電壓VPP,位元線BL暨時升壓到高電壓vpp。 在第一感測步驟12之後’感測放大器2 1 〇接收核心電 壓Vcore當作電源供應訊號SAP,然後,將位元線^之 電壓.準&被穩定化化成爲核心電壓Vcore。此外,根據輸 入的行位址之I/O控制訊號Yi被活化成爲邏輯高準位。 響應活化的I/O控制訊號Yi’資料輸出方塊240將載在位 兀線B L和反相位兀線/ B L之各電壓準位,即資料,輸送 到區域資料線LDB和區域反相資料線LDBB。 在此,當沒有任何資料被輸送時,區域資料線LDB和 區域反相資料線LDBB被預充電爲M核心電壓Vc〇re。然 後,當資料被輸送到區域資料線LDB和區域反資料ldbb -23- 1320185 時,因爲反相位元線之電壓準位爲接地電壓GND,所以區 域反相資料線LD B B之電壓準位被暫時減少到接地電壓 GND ° 最後,在再儲存步驟t4,在用以升壓位元線BL預定電 壓準位之讀取步驟期間,將輸出自電容器之資料,再儲存 在原始的電容器中。換言之,電容器被重新充電。在再儲 存步驟t4之後,對應電容器之字元線被怠化。 然後,半導體記憶元件再次執行預充電步驟t5。此外, 預充電訊號BLEQ被活化,然後輸出到預充電方塊220。 此時,感測放大器2 1 0耦合到兩個相鄰的胞元陣列,即300a 和300b»結果,位元線BL和反相位元線/BL被預充電成 爲接地電壓GND。 下面,假設包含在耦合到位元線BL之第一胞元陣列300a 當中之胞元的電容器被充電,即儲存邏輯低準位資料”0”。 反之,在預充電步驟to,位元線BL和反相位元線/BL 被預充電成爲接地電壓GND。 在讀取步驟11,輸入讀取指令並執行然後藉由供應電壓 VDD或高電壓VPP,活化對應輸入位址之字元線WL,直 到再儲存步驟。 若字元線WL被活化,則對應字元線之胞元的M0S電晶 體導通;然後儲存在包含在第一胞元陣列3 00a中之胞元 的電容器當中之資料,被輸送到位元線 BL。此時,輸入 到預充電方塊220之預充電訊號BLEQ被怠化。但是,因 爲資料係邏輯低準位”〇”,所以位元線BL之電壓準.位不會 改變,即保持在接地電壓GND。 1320185 另一方面,當第一胞元陣列300a輸出儲存的資料到位 元線BL時,耦合到反相位元線/BL之第二參考胞元方塊 400b,響應第二參考控制訊號REF-SEL2,輸出具有資料% 電壓準位之參考訊號到反相位元線/BL,其中資料係儲存 在胞元電容器之中。 其次,在感測步驟之第一感測步驟t2,電源供應訊號SAP 供應高電壓VPP。然後,藉由使用電源供應訊號SAP和接 地電壓GND,感測放大器220可以放大位元線BL和反相 位元線/ B L之間的電壓差,即電位差。此時,在位元線B L 和反相位元線/BL之間的相對高側,被放大到高電壓VPP ; 而在位元線 BL和反相位元線/BL之間的另一側,即相對 低側,被放大到接地電壓G N D。 在此反相位元線/BL的電壓準位,即資料的%電壓準位, 高於位元線B L的電壓準位,即接地電壓GND。換言之, 在放大位元線BL和反相位元線/BL之後,反相位元線/BL 供應高電壓VPP,而位元線BL則供應接地電壓GND。此 時’因爲取代核心電壓Vcore之高電壓VPP被輸入到感測 放大器210’所以反相位元線/ BL之電壓準位可以快速增 加到預定電壓準位。 繼續’下面將說明根據本發明之半導體記億元件的寫入 操作。寫入操作接收來自外部電路之寫入指令,位址和資 料。然後,將資料輸入到區域資料線LDB和區域反相資 料線LDBB。在感測步驟,感測放大器210之感測並放大 的資料並沒有輸出’而是來自外部電路之輸入的資料被閂 在感測放大器210之中。在此’感測步驟還包含用以接收 -25- 1320185 高電壓VPP之第一感測步驟t2和用以接收核心電壓Vcore 之第二感測步驟t3,以增加操作速度。 其次,在再儲存步驟t4,在感測步驟時,被閂在感測放 大器210中之資料,被儲存在對應輸入位址之電容器中。 如上所述,在讀取操作和寫入操作,位元線B L和反相 位元線/BL被預充電成爲接地電壓GND,而感測放大器210 使用高電壓 VPP(在第一感測步驟t2期間)和核心電壓 Vcore (在第二感測步驟t3期間),以感測並放大儲存在胞 元中之資料,或閂住區域資料線和區域資料線對之輸入的 資料。 結果,即,因爲感測放大器21 0供應高電壓VPP,所以 可以增加,即改善,根據本發明之半導體記憶元件的操作 速度。此外’因爲位元線BL和反相位元線/BL被預充電 成爲接地電壓G N D,所以位元線B L或反相位元線/ B L之 電壓準位很難升壓到預定電壓準位;但是,藉由使用高電 壓VPP,感測放大器210可以有效放大電壓準位。 根據上述之接地電壓預充電操作,有關根據本發明之半 導體記憶元件的優點是可以期待的。 首先’感測放大器的操作邊限可以有戲劇性地改善。 若位元線和位元線被預充電成爲Η核心電壓,則感測放 大器將位元線和反相位元線之各電壓準位,放大到接地電 壓或核心電壓。例如,若核心電壓約爲1.5 V,則感測放大 器放大約0.75V,即]^核心電壓,放大到約〇ν或約1.5V。 在此,核心電壓之電壓準位,正比於從外部電路輸入到半 導體記憶元件之供應電壓的電壓準位。 -26- 1320185 若核心電壓約爲5 V,則從約2 · 5 V增加到約5 V或減少 到約0V,並不是很困難的操作。但是,若核心電壓約爲1.5 V 或低於1 .5V,則響應雜訊或干擾’就很難穩定地操作感測 放大器。換言之,若半導體記憶元件中的雜訊’係發生在 資料被載入到位元線或反相位元線其中之一之後’當位元 線和反相位元線被預充電成爲約〇 · 7 5 V ’則感測放大器不 能感測位元線和反相位元線之間的電壓差。因此’在被感 測放大器放大之後,位元線和反相位元線之各電壓準位可 以反轉。 但是,在本發明中,位元線和反相位元線被預充電成爲 接地電壓。因此,雖然核心電壓約爲1.5V,但是,因爲可 以減少雜訊的不利情況,所以藉由使用電壓差,感測放大 器可以放大位元線和反相位元線之各電壓準位到核心電壓 Vcore或接地電壓。換言之,在根據本發明之半導體記憶 元件中,在低核心電壓下,即,當輸入到半導體記憶元件 之供應電壓很低時,感測放大器仍可以穩定地感測並放大 資料。 第二’在根據本發明之半導體記憶元件中,產生在字元 線’即各胞元之電晶體的閘極,和位元線之間的引發電流 可以受到保護。當位元線和反相位元線被預充電成爲接地 電壓’而字元線被怠化時,因爲在位元線和反相位元線其 中之一與怠化的字元線之間沒有電壓差,所以沒有任何電 流可以逃出》因此’半導體記億元件之功率消耗可以減少。 第二’在根據本發明.之半導體記憶元件中,雖然供應電 壓之電壓準位變得更低,但是因爲感測放大器係藉由使用 -27- 1320185 高電壓vpp操作,所以可以改善操作速度。 第10圖爲根據本發明另一實施例之半導體記憶元件的 核心區域方塊圖。 如圖所示’半導體記憶元件包含第一參考胞元方塊 400c ’第二參考胞元方塊4〇〇cJ,第一胞元陣列300c,第二 胞元陣列300d,及感測放大方塊200’。 在此’每一個胞元陣列,如4〇〇c,都包含許多單元胞元, 其中每一個單元胞元都用以儲存資料,和響應輸入的位址 和指令’將資料輸出到位元線和反相位元線的其中之一; 胃測(放大方塊200,則用以感測並放大輸出自各胞元陣列 之資料。第一胞元陣列3 0 0 c係經由許多位元線對,如B L η 和/BLn ’耦合到感測放大方塊200’。第二胞元陣列3〇〇d 係經由許多位元線對耦合到感測放大方塊2〇〇,。 第一和第二參考胞元方塊400c和400d係經由許多位元 線對’如BLn和/BLn,將參考訊號供應到感測放大方塊 200、 與示於第7圖之半導體記億元件相較,示於第1〇圖之半 導體記憶元件的各胞元陣列,都是經由許多位元線對耦合 到感測放大方塊200。此外,兩個相鄰的胞元之間的位置和 連接都不相同。換言之’參考第7圖,兩個相鄰的胞元係 共同耦合到—個字元線。但是,如第1 〇圖所示,兩個相鄰 的胞元係共同耦合到一個平板線PL,而非一個字元線。 第11圖爲示於第10圖之半導體記憶元件的核心區域細 部方塊圖。 220,,感 如圖所示,感測放大方塊200’包含預充電方塊 -28- 1320185 測放大器210’和資料輸出方塊240’。在示於第10圖之半 導體記憶元件中,兩個相鄰的胞元陣列,即3 0 0 c和3 0 0 d, 都耦合到一個感測放大方塊2 0 0 ’。再者,感測放大方塊2 0 0 ’ 包含第一連接方塊2 5 0a’和第二連接方塊2 5 0b’,用以使兩 個相鄰的胞元陣列,即3 00c和3 00d,其中之一與感測放大 器210’連接或斷接。 如圖所示,若包含在第一胞元陣列3 00c中之胞元經由位 元線B L,耦合到感測放大器2 1 0 ’,即儲存在第一胞元陣列 300c中之資料被輸出到感測放大器210’,則第一參考胞元 方塊400c經由反相位元線/BL,輸出參考訊號到感測放大 器210’。反之,若包含在第二胞元陣列300d中之胞元經由 反相位元線/B L,耦合到感測放大器2 1 0 ’,則第二參考胞元 方塊400d經由位元線BL,輸出參考訊號到感測放大器 2 10、 換言之,在根據本發明之半導體記憶元件中,當第一胞 元陣列300c經由位元線BL或反相位元線/BL其中之一, 輸出資料到感測放大器210’時,第一參考胞元方塊400c供 應參考訊號到位元線B L和反相位元線/B L的另外一個。此 時,響應第一連接訊號BISH,第一連接方塊250a被活化, 即’所有的電晶體,如TBH1,都導通。反之,當第二胞元 陣列3 00d經由位元線BL或反相位元線/BL其中之一,輸 出資料到感測放大器210,時,第二參考胞元方塊400d供應 參考訊號到位元線BL和反相位元線/BL的另外一個。此時, 響應第二連接訊號BISL,第二連接方塊250b被活化,即, 所有的電晶體,如TBL1,都導通。 -29- 1320185 感測放大器 210’接收電源供應訊號 SAP和接地電壓 GND,用以放大位元線BL和反相位元線/BL之間的電位差。 藉由預充電訊號BLEQ的致能,當感測放大器210’沒有被 活化時,預充電方塊220’係用以預充電位元線BL和反相 位元線/BL成爲接地電壓GND。最後,資料輸出方塊240’ 根據輸入的行位址,輸出藉由感測放大器210’放大之資料 到區域資料線對,即LDB和LDBB。在此,預充電方塊220’ 係用以預充電位元線BL和反相位元線/BL成爲接地電壓 GND;而感測放大方塊210’則是藉由使用用以操作半導體 記憶元件之核心電壓,和具有高於核心電壓之電壓準 位的高電壓VPP,感測並放大資料。換言之,核心電壓VC()re 和高電壓VP P被輸入當作電源供應訊號SAP。 再者,在從開始感測並放大資料之時機的一段預定周期 期間,將高電壓VPP輸入到感測放大裝置。然後,在預定 周期之後,將核心電壓V。。^輸入到感測放大裝置。 預充電方塊220’包含第一和第二電晶體TP1’和TP2’。第 一電晶體TP1’接收預充電訊號BLEQ’並且響應預充電訊 號B L E Q,供應接地電壓GN D到位元線B L成爲預充電電 壓。此外,第二電晶體TP2’係用以接收預充電訊號BLEQ ’ 並且響應預充電訊號BLEQ ’供應接地電壓GND到反相位 元線/BL成爲預充電電壓。 感測放大方塊210’包含第一和第二PMOS電晶體TS1’和 TS2’,及第一和第二NMOS電晶體TS3’和TS4’。 第一PMOS電晶體TS1’具有閘極,汲極和源極,其中閘 極耦合到反相位元線/BL,源極用以接收核心電壓Ve<)fe和 •30- 1320185 高電壓VPP的其中之一,當作電源供應訊號SAP,而汲極 則耦合到位元線B L。此外,第二Ρ Μ Ο S電晶體T S 2,具有閘 極,汲極和源極,其中閘極耦合到位元線BL,源極用以接 收核心電壓V。。〃和高電壓VPP的其中之一,當作電源供應 訊號S ΑΡ,而汲極則耦合到反相位元線/B L。 第一 NMOS電晶體TS3’具有閘極,汲極和源極,其中閘 極耦合到反相位元線/BL,源極用以接收接地電壓GnD,而 汲極耦合到位元線B L ;而第二Ν Μ Ο S電晶體τ S 4,具有閘 極,汲極和源極’其中閘極耦合到位元線B L,源極用以接 收接地電壓GND,而汲極耦合到反相位元線/BL。 在藉由感測放大器2 1 0 ’放大之後,資料經由資料輸出方 塊240’傳輸到區域資料線LDB和區域反相資料線LDBB。 資料輸出方塊240’係用以將由感測放大方塊21〇,放大的 資料傳送到區域資料線LDB和區域反相資料線LDBB ,或 是經由區域資料線LDB和區域反相資料線LdbB,將輸入 的資料傳送到感測放大器2 1 0 ’。 詳而言之’資料輸出方塊24〇’包含第一和第二M〇s電晶 體T01’和T02’。第一MOS電晶體TOl’被耦合在位元線BL 和區域資料線L D B之間,用以將載在位元線b L且藉由感 測放大器210’放大的資料傳送到區域資料線lDB。此外, 第—MOS電晶體T02’被耦合在反相位元線/BL和區域反相 資料線LDBB之間’用以將載在反相位元線/BL且藉由感測 放大器210’放大的資料傳送到區域反相資料線LDBB。 第12圖爲示於第10圖之半導體記憶元件的操作波形。 如圖所示’半導體記憶元件之操作非常類似於上述於第9 1320185 圖之操作。但是,有第一和第二連接訊號BISH和BISL, 以使第一和第二胞元陣列,即300c和300d,其中之一,與 感測放大器2 1 0 ’連接或斷接。 參考第12圖,在讀取步驟,感測步驟和再儲存步驟期間, 第一連接訊號BISH被活化,而第二連接訊號BISL被怠化。 換言之,其意思是第一胞元陣列3 00c和第一參考胞元方塊 4〇〇c被耦合到感測放大器210’,而第二胞元陣列3 00 d和 第二參考胞元方塊400d則沒有耦合到感測放大器2 1 0 ’。 反之,若第一連接訊號BISH被怠化,而第二連接訊號BISL 被活化,則第二胞元陣列300d和第二參考胞元方塊400 d 被耦合到感測放大器2 1 0 ’。 在本發明中,半導體記憶元件係在低電源條件下,如在 1.5V下,快速操作,而且可以保護元件不會產生引發電流, 因此可以減少功率消耗。 此外,與位元線和反相位元線被預充電成爲1 /2核心電 壓之情形相較,感測放大器的操作邊限可以有戲劇性地改 善,即,在有雜訊的情形下,穩定地操作。 在根據本發明之半導體記億元件中,因爲在位元線和反 相位元線其中之一與被怠化的字元線之間沒有電壓差,所 以可以消除引發電流。因此,可以減少半導體記憶元件的 功率消耗和電源消耗。 此外,雖然供應電壓之電壓準位變得更低,但是因爲感 測放大器係藉由使用具有高於核心電壓之電壓準位的 高電壓VPP操作,所以感測放大器的操作速度會變得更快。 本申請書包含2004年10月30日向韓國專利局申請之韓 -32- 1320185 國專利申請第2004-8763 5號之申請書的相關內容,此處將 全部的內容都納入參考。 本發明已對特殊實施例詳細說明,那些熟悉本項技術之 人士所做之各種不同的變化例和修正例,明顯將不脫離本 發明在後面之申請專利範圍所界定之精神和範圍 ( 【圖式簡單說明】 根據下面參考相關附圖之優選實施例的說明,本發明上 述的和其他目的與特徵將會變得很淸楚,其中: 第1圖爲傳統半導體記憶元件之核心區域的方塊圖; 第2圖爲示於第1圖之胞元區的詳細結構方塊圖。; 第3圖爲包含在示於第1圖的胞元區中之各胞元陣列和 各感測放大方塊間的連接方塊圖; 第4圖爲示於第2圖之感測放大方塊150的方塊圖; 第5圖爲傳統半導體記憶元件之操作波形; 第6圖爲半導體記憶元件之胞元的橫截面圖,以圖示引 發電流的原因; 第7圖爲根據本發明實施例之半導體記憶元件的核心方 塊圖; 第8圖爲示於第7圖之感測放大方塊的方塊圖; 第9圖爲示於第7圖之半導體記憶元件的操作波形; 第10圖爲根據本發明另一實施例之半導體記憶元件的 核心區域方塊圖; 第U圖示於第10圖之半導體記憶元件的核心區域細部 方塊圖;及 第12圖爲示於第1〇圖之半導體記憶元件的操作波形。 -33- 1320185 【主要元件符號說明】 20 列 位 址 解 碼 器 30 行 位 址 解 碼 器 40 資 料 輸 入 / 輸 出 方塊 100 胞 元 1品 110 胞 元 陣 列 120 胞 元 陣 列 130 胞 元 陣 列 140 胞 元 陣 列 150 感 測 放 大 方 Jjia 塊 160 感 測 放 大 方 塊 15 1 第 — 連 接 方 塊 152 感 測 放 大 方 塊 153 第 二 連 接 方 塊 170 第 二 感 測 放 大 方 塊 180 第 二 胞 元 陣 列 15 1a 第 一 連 接 方 塊 152a 感 測 放 大 器 153a 第 二 連 接 方 塊 154a 第 一 等 化 方 塊 155a 預 充 電 方 塊 156a 資 料 輸 出 方 塊 157a 第 二 等 化 方 塊 10 基 板 11 元 件 隔 離 層
-34- 1320185 12a,12b 源 極 和 汲 極 區 13 閘 極 電 極 14,15,16 電 容 器 17 位 元 線 18,19 絕 緣 層 200, 200; 感 測 放 大 方 塊 3 00a 第 一 胞 元 陣 列 3 00b 第 — 胞 元 陣 列 400a 第 — 參 考 胞 元 方 塊 400b 第 二 參 考 胞 元 方 塊 210, 210’ 感 測 放 大 器 220 預 充 電 方 塊 240,240’ 資 料 輸 出 方 塊 3 00c 第 — 胞 元 陣 列 3 00d 第 二 胞 元 陣 列 400c 第 一 參 考 胞 元 方 塊 400d 第 二 參 考 胞 元 方 塊 250a’ 第 一 連 接 方 ictj 塊 25 0b’ 第 二 連 接 方 塊
-35-
Claims (1)
1320185 1年月β修正本 ……』 第93 1 40 1 79號「用在低電源條件之半導體記憶元件及其操 作方法」專利案 (2009年3月修正) 十、申請專利範圍: 1. —種包含在半導體記憶元件中之裝置,用以預充電位 元線和反相位元線,及感測並放大傳送到該位元線和 該反相位元線其中之一的資料,其包含 預充電裝置’用以預充電該位元線和該反相位元線 # —接地電壓; 感測放大裝置’藉由使用該接地電壓與用以操作該 半導體記憶元件之核心電壓二者,或者該接地電壓與 具有高於該核心電壓之電壓準位的高電壓二者,感測 並放大資料; 第一胞元陣列’輸出由第一位址選擇的第一胞元資 料至該位元線; 第一參考胞元陣列,輸出參考訊號至該反相位元線; # 第二胞元陣列’輸出由第二位址選擇的第二胞元之 資料至該反相位元線;及 第二參考胞元陣列,輸出參考訊號至該位元線。 2. 如申請專利範圍第1項之裝置,其中該高電壓係在從 開始感測並放大資料之時機的一段預定周期期間,被 輸入到該感測放大裝置。 3. 如申請專利範圍第2項之裝置,其中該核心電壓係在 該預定周期之後,被輸入到該感測放大裝置。 4·如申請專利範圍第1項之裝置,其中該第一胞元陣列 1320185 經由許多位元線耦合到該感測放大裝置,而該第二胞 元陣列則經由許多反相位元線耦合到感測放大裝置。 5. 如申請專利範圍第1項之裝置,還包含內部電壓產生 器,用以接收輸入到該半導體記憶元件之供應電壓, 藉以產生該核心電壓和該高電壓。 6. 如申請專利範圍第3項之裝置,其中該預充電裝置包 含: 第一 MOS電晶體,響應該預充電訊號,用以接收預 充電訊號,並供應接地電壓到該位元線作爲該預充電 電壓:及 第二MOS電晶體,響應該預充電訊號,用以接收預 充電訊號,並供應接地電壓到該反相位元線作爲該預 充電電壓。 7. 如申請專利範圍第6項之裝置,其中該感測放大裝置 包含: 具有閘極、汲極和源極之第一 PMOS電晶體,該閘 極耦合到該反相位元線,該源極係用以接收該核心電 壓和該高電壓的其中之一,而該汲極耦合到該位元線; 具有閘極、汲極和源極之第二PMOS電晶體,該閘 極耦合到該位元線,該源極係用以接收該核心電壓和 該高電壓的其中之一,而該汲極耦合到該反相位元線; 具有閘極、汲極和源極之第一 NMOS電晶體,該閘 ‘極耦合到反相位元線,源極係用以接收接地電壓,而 汲極親合到位元線;及 具有閘極、汲極和源極之第二NMOS電晶體,該閘 1320185 極耦合到該位元線’該源極係用以接收接地電壓,而 該汲極耦合到該反相位元線β 8.如申請專利範圍第1項之裝置,還包含資料輸出裝置, 用以傳送藉由該感測放大裝置放大的資料到資料線和 反相資料線,或經由該資料線和該反相資料線,將輸入 的資料傳送到該感測放大裝置。 9·如申請專利範圍第8項之裝置,其中該資料輸出裝置包 含: 第一Μ Ο S電晶體,耦合在該位元線和該資料線之間, 用以將負載在該位元線上之資料傳送到該資料線;及 第二MOS電晶體,耦合在該反相位元線和該反相資 料線之間,用以將負載在反相位元線上之資料傳送到該 反相資料線》 10. —種在半導體記憶兀件中用以預充電位元線和反相位 元線及感測並放大傳送到該位元線和該反相位元線其 中之一的資料之方法,該方法包含下列步驟: a) 預充電第一胞元陣列之該位元線和第二胞元陣列之 該反相位元線爲接地電壓; b) 提供第一位址所選擇之第一胞元陣列中的第一胞 元資料至該位元線; c) 輸出第一參考胞元陣列所提供之參考信號至該反相 位元線;及 d) 藉由使用該接地電壓與用以操作該半導體記憶元件 之核心電壓二者,或者該接地電壓與具有高於該核心電 壓之電壓準位的高電壓二者,感測並放大資料。 1320185 11. 如申請專利範圍第10項之方法,其中該步驟d)包含下 列步驟: d-Ι)在從開始感測並放大該資料之時機的一段預定周 期期間,將該高電壓供應到該感測放大裝置;及 d-2)在該預定周期之後,將該核心電壓供應到該感測 放大裝置。
12. 如申請專利範圍第11項之方法,還包含步驟e)接收輸 入到該半導體記億元件之供應電壓,藉以產生該核心電 壓和該尚電壓。 13. 如申請專利範圍第10項之方法,還包含步驟f)藉由傳 送該感測放大裝置放大之資料到資料線和反相資料 線,或經由該資料線和該反相資料線,將輸入的資料傳 送到該感測放大裝置。 14. 一種半導體記憶元件,包含:
具有許多單元胞元之第一胞元陣列,其中每一個單元 胞元均用以儲存資料,並且響應輸入的位址和指令,將 資料輸出到該位元線及該反相位元線的其中之一; 參考胞元陣列’用以輸出參考信號至該位元線和該反 相位元線的另一個; 預充電裝置’用以預充電該位元線和該反相位元線爲 接地電壓:及 感測放大裝置’藉由使用該接地電壓與用以操作該半 導體記憶元件之核心電壓二者,或者該接地電壓與具有 高於該核心電壓之電壓準位的高電壓二者,感測並放大 資料。 1320185 15. 如申請專利範圍第14項之半導體記憶元件,其中該高 電壓係在從開始感測並放大資料之時機的一段預定周 期期間,被輸入到該感測放大裝置。 16. 如申請專利範圍第15項之半導體記憶元件,其中該核 心電壓在該預定周期之後,被輸入到該感測放大裝置。 17. 如申請專利範圍第16項之半導體記憶元件,其中該第 —胞元陣列經由許多位元線個別耦合到該感測放大裝 置。 φ 18.如申請專利範圍第16項之半導體記憶元件,其中更包 含另一個第二胞元陣列,當該第一胞元陣列經由許多位 元線和許多反相位元線耦合到該感測放大裝置時,另一 個第二胞元陣列則沒有耦合到該感測放大裝置。 19.如申請專利範圍第16項之半導體記憶元件,其中該預 充電裝置包含: 第一MOS電晶體,響應該預充電訊號,用以接收預 充電訊號,並供應接地電壓到該位元線作爲預充電電 壓 > 及 第二MOS電晶體,響應該預充電訊號,用以接收該 預充電訊號並供應接地電壓到該反相位元線作爲預充 電電壓。 20·如申請專利範圍第19項之半導體記憶元件,其中該等 感測放大裝置包含: 具有間極、汲極和源極之第一 PMOS電晶體,該聞極 耦合到該反相位元線,該源極係用以接收該核心電壓和 該高電壓的其中之一,而該汲極耦合到該位元線; 1320185 具有閘極、汲極和源極之第二PMOS電晶體,該閘極 耦合到該位元線,該源極係用以接收該核心電壓和該高 電壓的其中之一,而該汲極耦合到該反相位元線; 具有閘極、汲極和源極之第一 NM0S電晶體,該閘極 耦合到該反相位元線,該源極係用以接收接地電壓,而 該汲極耦合到該位元線;及 具有閘極、汲極和源極之第二NMOS電晶體,該閘極 耦合到該位元線,該源極係用以接收接地電壓,而該汲 極耦合到該反相位元線。 2 1 ·如申請專利範圍第1 6項之半導體記憶元件,還包含資 料輸出裝置,用以傳送藉由該感測放大裝置放大的資料 到資料線和反相資料線,或經由該資料線和該反相資料 線,將輸入的資料傳送到該感測放大裝置。 2 2 ·如申請專利範圍第2 1項之半導體記憶元件,其中該資 料輸出裝置包含: 第一 MOS電晶體,耦合在該位元線和該資料線之間, 用以將負載在位元線上之資料傳送到資料線;及 第二MOS電晶體,耦合在該反相位元線和該反相資 料線之間,用以將負載在該反相位元線上之資料傳送到 該反相資料線。 23.如申請專利範圍第16項之半導體記憶元件,還包含內 部電壓產生器,用以接收輸入到該半導體記憶元件之供 應電壓,藉以產生該核心電壓和該高電壓。 24.如申請專利範圍第16項之半導體記憶元件,還包含: 具有許多單元胞元之第二胞元陣列,其中每一個單元 132〇185 胞兀均用以儲存資料’並且響應該輸入的位址和指令, 將資料輸出到位元線或反相位元線的其中之一; 第一連接方塊’用以使第一胞元陣列響應第一連接訊 號而連接或斷接該感測放大裝置;及 第二連接方塊,用以使第二胞元陣列響應第二連接訊 號而連接或斷接該感測放大裝置。 2 5 ·如申請專利範圍第24項之半導體記憶元件,其中根據 該輸入的位址和指令,該等第一和第二連接訊號係在預 充電操作期間被活化。 26. —種用以操作半導體記憶元件之方法,包含下列步驟: a) 預充電該位元線和該反相位元線成爲接地電壓;及 b) 將輸入位址選擇之第一胞元陣列中的第一胞元資 料,提供至第一胞元陣列中之位元線與反相位元線其中 之一: c) 將參考胞元陣列所提供之參考訊號輸出至該位元線 與該反相位元線之另一個;及 d) 藉由使用該接地電壓與用以操作該半導體記憶元件 之核心電壓二者,或者該接地電壓與具有高於該核心電 壓之電壓準位的高電壓,感測並放大資料。 27. 如申請專利範圍第26項之方法,其中該步驟c)包含下 列步驟: (d-Ι)在從開始感測並放大資料之時機的一段預定周 期期間,將該高電壓供應到該感測放大裝置;及 (d-2)在預定周期之後,將核心電壓供應到感測放大裝 置。 1320185 28·如申請專利範圍第26項之方法,還包含步驟e):接收 輸入到該半導體記憶元件之供應電壓,藉以產生該核心 電壓和該高電壓。 29·如申請專利範圍第26項之方法,還包含步驟f):將參 考胞兀所輸出之參考訊號輸出到該位元線和該反相位 兀線的另外一個。 30·如申請專利範圍第26項之方法,還包含步驟g):將藉 由該感測放大裝置放大之資料傳送到資料線或反相資 料線,或經由該資料線和該反相資料線,將輸入的資料 傳送到該感測放大裝置。 31·如申請專利範圍第26項之方法,還包含下列步驟: e)響應第一連接訊號,使該第一胞元陣列與該感測放 大裝置連接或斷接: Ό響應第二連接訊號’使第二胞元陣列與該感測放大 裝置連接或斷接;及 g)將資料再儲存於原始胞元陣列中,並響應該輸入的 位址和指令,將資料輸出到位元線和反相位元線其中之 -- 〇 32·如申請專利範圍第31項之方法,其中根據該輸入的位 址和指令,該等第一和第二連接訊號係在預充電操作期 間被活化。 33.—種半導體記憶元件,包含: 第一胞元陣列,裝配以輸出資料至位元線; 第二胞元陣列,裝配以輸出資料至反相位元線; 感測放大區塊,裝配以預充電該位元線及該反相位元 1320185 線至接地電壓,以及藉由使用該接地電壓及用以操作該 半導體記憶元件之第一電壓來感測並放大該資料,其中 該感測放大區塊使用該接地電壓及具有高於該第一電 壓之電壓準位的第二電壓於一段開始感測並放大該資 料之時機的預定周期; 第一參考胞元陣列,裝配以將參考訊號輸出至該位元 線;以及 第二參考胞元陣列,裝配以將參考訊號輸出至該反向 位元線。 3 4 .如申請專利範圍第3 3之半導體記憶元件,其中該感測 放大區塊包含: 預充電單元,回應預充電訊號,裝配以預充電該位元 線及該反相位元線; 感測放大單元,裝配以放大該位元線與該反相位元線 之間的電位差;以及 資料輸出單元,裝配以將由該感測放大單元所放大之 資料傳送至資料線與反相資料線,或將該輸入的資料透 過該資料線與該反相資料線而傳送至該感測放大單元 中〇 35.如申請專利範圍第34之半導體記憶元件,其中該預充 電單元包括: 第一 MOS電晶體’回應該預充電訊號,裝配以接收該 預充電訊號並供應該接地電壓至該位元線作爲該預充 電電壓;以及 第二MOS電晶體,回應該預充電訊號,裝配以接收該 1320185 預充電訊號並供應該接地電壓至該反相位元線作爲該 預充電電壓。 36. 如申請專利範圍第34項之半導體記憶元件,其中該感 測放大單元包括: 第一 PMOS電晶體,具有閘極、汲極與源極,該閘極 耦接至該反相位元線,該源極用以接收該第一電壓與該 第二電壓之一,以及該汲極耦接至該位元線; 第二PMOS電晶體,具有閘極、汲極與源極,該閘極 耦接至該位元線,該源極用以接收該第一電壓與該第二 電壓之一,以及該汲極耦接至該反相位元線; 第一 NMOS電晶體,具有閘極、汲極與源極,該閘極 耦接至該反相位元線,該源極用以接收該接地電壓,以 及該汲極耦接至該位元線;以及 第二NMOS電晶體,具有閘極、汲極與源極,該閘極 耦接至該位元線,該源極用以接收該接地電壓,以及該 汲極耦接至該反相位元線。 37. 如申請專利範圍第34項之半導體記憶元件,其中該資 料輸出單元包括: 第一 MOS電晶體,耦接於該位元線與該資料線之間, 用以將負載於該位元線中的資料傳送至該資料線中;以 及 第二MOS電晶體,耦接於該反相位元線與該反相資料 線之間,用以將負載於該反相位元線中的資料傳送至該 反相資料線中。 · 3 8.如申請專利範圍第33項之半導體記憶元件,其中當該 -10- 1320185 該第一參 其中當該 二參考胞 中更包含 體記憶元 電壓。 單元胞元 至位元線 反相位元 以操作該 料,其中 該第一電 放大該資 至該位元 其中該第 其中更包 第二胞元陣列將該資料輸出至反相位元線時, 考胞元陣列將該參考訊號輸出至該位元線。 3 9 .如申請專利範圍第3 3項之半導體記憶元件, 第一胞元陣列將該資料輸出至位元線時,該第 元陣列將該參考訊號輸出至該反相位元線。 40 ·如申請專利範圍第3 3項之半導體記憶元件,其 一內部電壓產生器,裝配以接收輸入至該半導 件之供應電壓,藉以產生該第一電壓與該第二 4 1 . 一種半導體記憶元件,包含: 第一胞元陣列,具有複數單元胞元對,每一 對共同耦接至板線,儲存資料並將該資料輸出 與反相位元線; 感測放大區塊,裝配以預充電該位元線與該 線至接地電壓,以及藉由使用該接地電壓及用 半導體記憶元件之第一電壓來感測並放大該資 該感測放大區塊使用該接地電壓及具有高於 壓之電壓準位的第二電壓於一段開始感測並 料之時機的預定周期;以及 第一參考胞元陣列,裝配以將參考訊號輸出 線及反向位元線。 42.如申請專利範圍第41項之半導體記憶元件, 一電壓包括核心電壓。 4 3.如申請專利範圍第41項之半導體記憶元件, 含: 第二胞元陣列,具有複數個單元胞元對,每一單元胞 1320185 元對共同耦接至板線,儲存資料並將該資料輸出至位元 線及反相位元線; 第一連接區塊,回應第一連接訊號,裝配使該第一胞 元陣列與該感測放大區塊連接或斷接;以及 第二連接區塊,回應第二連接訊號,裝配使該第二胞 元陣列與該感測放大區塊連接或斷接。 44.如申請專利範圍第41項之半導體記憶元件,其中該感 測放大區塊包括:
預充電單元,回應預充電訊號,裝配以預充電該位元 線與該反相位元線; 感測放大單元,裝配以放大該位元線與該反相位元線 之間的電位差;以及 資料輸出單元,裝配以將由該感測放大單元所放大之 資料傳送至資料線與反相資料線,或將輸入的資料透過 該資料線與該反相資料線而傳送至該感測放大單元。 4 5 ·如申請專利範圍第44項之半導體記憶元件,其中該預 充電單元包括:
第一MOS電晶體,回應該預充電信號,裝配以接收預 充電訊號並供應該接地電壓至該位元線作爲該預充電 電壓;以及 第二MOS電晶體,回應該預充電信號,裝配以接收該 預充電訊號並供應該接地電壓至該反相位元線作爲該 預充電電壓。 46.如申請專利範圍第44項之半導體記億元件,其中該感 測放大單元包括: -12- 1320185 第一 PMOS電晶體,具有閘極、汲極與源極,該閘極 耦接至該反相位元線,該源極用以接收該第一電壓與該 第二電壓之一,以及該汲極耦接至該位元線; 第二PM0S電晶體,具有閘極、汲極與源極,該閘極 耦接至該位元線,該源極用以接收該第一電壓與該第二 電壓之一,以及該汲極耦接至該反相位元線; 第一NM0S電晶體,具有閘極、汲極與源極,該閘極 耦接至該反相位元線,該源極用以接收該接地電壓,以 及該汲極耦接至該位元線;以及 第_· NM0S電晶體’具有閘極、汲極與源極,該鬧極 耦接至該位元線,該源極用以接收該接地電壓,以及該 汲極耦接至該反相位元線。 47 ·如申請專利範圍第44項之半導體記憶元件,其中該資 料輸出單元包括: 第一 M0S電晶體,耦接於該位元線與該資料線之間, 用以將負載於該位元線中的資料傳送至該資料線中;以 及 第二M0S電晶體,耦接於該反相位元線與該反相資料 線之間,用以將負載於該反相位元線中的資料傳送至該 反相資料線中。 4 8.如申請專利範圍第41項之半導體記憶元件,其中更包 含一內部電壓產生器,裝配以接收輸入至該半導體記憶 元件之供應電壓,藉以產生該第一電壓與該第二電壓。 -13-
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