TWI293472B - Transistor with workfunction-induced charge layer - Google Patents

Transistor with workfunction-induced charge layer Download PDF

Info

Publication number
TWI293472B
TWI293472B TW093141828A TW93141828A TWI293472B TW I293472 B TWI293472 B TW I293472B TW 093141828 A TW093141828 A TW 093141828A TW 93141828 A TW93141828 A TW 93141828A TW I293472 B TWI293472 B TW I293472B
Authority
TW
Taiwan
Prior art keywords
transistor
semiconductor
channel
conductor
metal
Prior art date
Application number
TW093141828A
Other languages
English (en)
Other versions
TW200534346A (en
Inventor
Daniel J Connelly
Carl Faulkner
Daniel E Grupp
Original Assignee
Acorn Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Acorn Tech Inc filed Critical Acorn Tech Inc
Publication of TW200534346A publication Critical patent/TW200534346A/zh
Application granted granted Critical
Publication of TWI293472B publication Critical patent/TWI293472B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0277—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming conductor-insulator-semiconductor or Schottky barrier source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H10D64/647—Schottky drain or source electrodes for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

1293472 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於固態切換及放大裝置，更特定言之係 關於一場效電晶體，其具有藉由接近一導體（例如一金屬） 在通道與一或多個通道分接頭（在一傳統場效電晶體中的 源極及/或汲極）間之傳導路徑内引起的一電荷層，該導體擁 有引起電荷之區域内的半導體能帶隙外部之一操作功能。 【先前技術】 隨著電晶體閘極長度持續縮短，源極（及/或汲極）區域成 為MOSFET(金氧半導體場效電晶體）性能的更重要因素。 MOSFET、％放需要減小源極及/或汲極的高度摻雜區域之深 度’從而增加該等區域相對於通道的電阻。另外，必須仔 細設計源極/汲極的幾何形狀，以避免短通道效應。此等情 況可作為關閉狀態下的高洩漏電流最顯著地加以觀察。 許多傳統技術可解決開啟電阻及關閉狀態洩漏電流的此 等問題。然而，實質上採用任何設計方法皆存在此等二因 素間的權衡。例如，增加源極區域深度可減小其開啟電阻， 但會增加短通道效應。任何解決方案通常致力於根據應用 最佳化此權衡。 平面MOSFET中，源極及汲極區域通常由植入之摻雜物 原子組成。為減小此等區域之電阻，可增加摻雜物濃度。 然而，峰值摻雜位準及摻雜輪廓之陡峭的技術及實體限制 對MOSFET長度縮放來說是限制因素。例如，請參閱μ,丫 Kwong等人所著之「橫向源極/汲極陡峭度對裝置性能之影 98321.doc 1293472 響」，IEEE Trans. Elec· Dev·第 49卷第 1882至 1890 頁（2002)。 減小源極及/或汲極電阻的另一技術為以金屬替代形成 源極及/或沒極之植入半導體區域。除p_n接面外，金屬在與 通道之介面處形成Schottky阻障。故源極及汲極區域之電阻 為金屬電阻’而非摻雜半導體電阻，因此可低數個數量級。 對此類Schottky阻障M0SFE 丁的限制已成為保持電晶體 開啟狀態的Schottky阻障之電阻。關於schottky阻障的說 明’請參閱S· Sze，「半導體裝置物理學」第2版（1981)。例 如’ ErSix對（請參閱M· Jang等人所著「用於奈米方式應用 之Schottky阻障穿隨電晶體」，2003年石夕奈米電子學研究講 習會摘要第114至115頁（2003))Si導電帶具有大約250 mV的 阻障，從而產生用於11通道M0SFET之低驅動電流（高開啟電 阻）。同樣，PtSi具有大約250 mV的價電子帶（請參閱J·
KedZ1erski等人所著之「用於2〇 極長度情況之互補矽 化物源極/汲極薄體M0SFET」，2〇〇〇年IEEE IEDM技術摘要 第57至60頁（2000))，從而增加p通道mqsFET之開啟電阻。 當需要控制短通道效應時，源極/汲極幾何形狀變為重要 因素。通常，需要將源極及汲極區域製造成遠遠薄於通道 長度。在摻雜源極/汲極（S/D)電晶體中，可採用淺植入加以 兀成/專換雜物層可在深、高度換雜源極區域與（薄）通道間 形成短延伸」。此具有將深源極進一步移離通道以減小洩 漏電流的效應。 挑戰及困難在於使此摻雜物層更薄，同時增加摻雜密 度，以將電阻保持在可忍受限制内。使用絕緣體上石夕 98321.doc 1293472 (silicon-on-insulator ; SOI)等基板可使摻雜源極及汲極可藉 由在Si薄層内製造電晶體而保持較薄，儘管超薄s〇I會增加 摻雜之si引起的串聯電阻問題。可使用s〇I製造Sch〇tt]^^a P早MOSFET，以便製成極薄但具有低電阻之源極及汲極區 域（由於Schottky阻障仍可能損害高開啟電阻）。 不同種類之幾何形狀可輔助降低阻障 之開啟電阻。藉由重疊閘極與金屬半導體接面，源極及/或 汲極與閘極間之電場可用於增加穿過阻障之穿隧電流，從 而降低接面之開啟電阻。此影響增加之閘極電容的價格， 然而其減小了切換速度。同時會增加短通道效應。 可藉由使用所謂「側閘極」在源極及/或汲極接觸與通道 間建立靜電感應延伸而克服一些上述限制。即當施加電壓 於…閘極刀離並與通道/源極（汲極）區域（所謂「延伸區域」） 分離的導體時，該導體可用於在半導體内引起反轉層及/或 增強之累積層。此與閘極本身之動作相同，額外導體可視 為形成通道之中央閘極任一側面上的獨立或側閘極。此等 側閘極可與閘極分離地加以控制。 G〇nzalez等人在「使用分離偏壓導電間隔物之動態源極/ 汲極延伸（dynamic source_drain extensi〇n ; dsde)m〇sfet」 中報告使用側閘極之範例，期年國際半導體裝置研究討」 論=論文集第645至648頁（2GG…@丨為併人等人 所说明之分離偏壓間隔物技術的電晶體1〇之示意性斷面 圖如圖所不’藉由絕緣體16與閘極14分離並藉由間隔物 氧化物2 0與源極/汲極區域】8分離的導電間隔物或側閉極 98321.doc 1293472 12在將一電壓施加於側閘極12時引起一電荷層22(或「實質 延伸」），其從摻雜源極/汲極區域18延伸至通道24。此等電 荷層22(此貫例中更適宜稱為「偏壓感應延伸」）可極薄，大 約2 nm，從而在M〇SFET 10中引起短通道效應。其亦可具 有較高載子濃度’以獲得低電阻。其甚至可根據電容、臨 界電壓及側閘極電壓具有高於開啟狀態之通道24的濃度。 N 〇 d a等人發表了使用多晶s丨側閘極的此方法之較早實驗 例證。（IEEE電子裝置學報，第41卷第以^至^%頁， 1994)。然而對此一裝置存在兩種主要限制。首先額外的電 路複雜性（例如側閘極12及其所需要的金屬接觸）可具有抑 制性。其次，側閘極12對閘極14新增了重要電容，其會限 制電晶體速度。 另一方法為利用接近導電材料以增加延伸區域内的載子 濃度。Panllo等人證實了此方法，如圖2所示。摻雜多晶以 間隔物28與源極30(源極側間隔物）及汲極32(汲極側間隔物） 連接。印參閱Panllo等人所著之「偏壓間隔物對LDD mosfet行為之效應」，IEEE Elec Dev Lett第12卷第542 至545頁（1991)。對於適當類型及充分濃度之間隔物28内的 摻雜，相對於無間隔物之情況此可在延伸區域31及33内產 生私強的載子濃度。作者亦報告了藉由在源極/汲極間隔物 28上使用SALICIDE(「自對準矽化物」）34而產生的汲極32 附近之減小電場。 電曰曰體26中，間隔物28之操作功能接近於延伸區域材料 (此隋形中為Sl)之操作功能。就是說，間隔物28並非由具有 98321.doc -10- 1293472 明顯處於Si能帶隙外部之操作功能的材料製成，其經由 TiSi(中能隙金屬）得以形成於多晶以上，因此操作功能感應 延伸未形成於此裝置内。因此，雖然此方法可稍微增強傳 統摻雜延伸之導電率，其並非掺雜延伸之替代物。
BauernschmiU等人所著之「具有極薄Si〇2層之Yb_si〇2_si 穿隧接面内從MOS至Schottky接觸行為的轉換」，微電子工 程第22卷第105至1〇8頁（1993)，說明了使用si上較厚si〇2 上之Yb來連接Yb/SiOVSi穿隧接面至n+摻雜接觸。依據作 者，Yb的總操作功能為2 6 v。在低溫下調查金屬與操作功 能感應反轉層間之載子穿隧現象，並檢驗Yb/薄 Si〇2/si穿隧 接面之特徵。 圖3複製來自Bauernschmitt論文中的圖式。此裝置36中， Yb/Si〇2介面38中之外在Si/Si〇2介面42附近引起電子層 40，其將Yb/薄SiCVSi穿隧接面44連接至n+ Si區域牝。所報 告之裝置並非電晶體，而係二端子測試結構。
Kunze等人所著之「藉由電子穿隧觀察Si(i〇〇)上馗〇3與 Schottky接觸間之邊界的1D電子狀態」，表面科學第3〇5卷 第633至636頁（1994)，其中使用Mg之低效操作功能與叫 在Mg/Si接觸附近形成操作功能感應反轉層。圖4複製來自 該論文的示意性斷面圖。 視圖4(a)顯示具有矩形材料斷面之理想結構48。從層 5〇靜電耦合（僅輕微固定在在其與以〇2層52之介面處）至以 54内產生接近表面電子層56。視圖4(b)顯示‘更現實之結構 58，其具有在Mg/Si接觸62附近變薄之以〇2層6〇。此導致穿 98321.doc 11 1293472 過薄3丨02區域之電子穿隧。最後，視圖4(c)顯示完整裝置64 之更寬斷面。操作功能感應電子層66將Mg/Si介面62連接至 此η通道MOSFET之Mg/Si接面62。 應逐一Mg在Si内引起一反轉層，但此反轉層不在源極/ 汲極接觸68/70與通道72間，因此不用作實質延伸。源極/ 汲極接觸68/70與通道72間存在Si02 76之一些Mg重疊74， 但該論文文字及其附圖指示此重疊仍在高度摻雜源極/汲 極區域内。因此，其對源極/汲極金屬與通道間之導電率無 顯著作用。為使此重疊對增加此導電率有效，其應接近通 道邊緣大約15 nm以内。請參閱D. Connelly等人於2004年提 交給IEEE奈米技術討論會之「用於高性能Schottky S/D MOSFET之源極/汲極重疊」，以及D. Connelly等人於2004 年提交給IEEE VLSI討論會之「經由低或高操作功能金屬重 疊之超淺MOSFET延伸」。然而，根據作者提供的說明，此 能隙似乎至少數微米-至少大了 100倍。相反，重疊係提供 金屬清晰度光微影相對於前述接觸形成光微影之未對準容 限。
Tove等人建議使用Er及Yb，兩者皆為當與明顯處於Si能 帶隙外部之Si02接觸時具有有效操作功能之金屬，作為 MESFET閘極及S/D。P.A. Tove等人所著之「採用藍寶石上 矽技術之互補Si MESFET概念」，IEEE Elec. Dev. Lett.第9 卷第47至49頁（1988)。圖5複製來自其著作的斷面圖。裝置 78及79並非採用有效引起實質延伸之方式加以製造，事實 上，圖表指示低操作功能（η通道FET)及高操作功能（p通道 98321.doc 12 1293472 ?丑丁）金屬80及82分別不會重疊8丨〇2 84，因此該等金屬與接 觸8 1及83與通道間之區域間的靜電耦合較低。需要強靜電 耦合以大大改進此區域内之導電率。此外，若給定裝置之 橫向規模，S/D金屬81及83與閘極金屬80及82間似乎存在至 少數微米之能隙。此係形成通道邊緣之高導電率實質延伸 的極大能隙。為有效耦合至通道，實質延伸層應延伸至大 約通道之15 nm内。請參閱上述D. Connelly等人之論文， IEEE VLSI研討會，2004年（提交）。 【發明内容】 本發明之一具體實施例中，電晶體包括半導體通道與通 道分接頭間之傳導路徑内的感應電荷層，傳導路徑接近與 感應電荷層局部絕緣並且進一步與電晶體閘極絕緣之導 體。導體在引起電荷之電晶體之區域内擁有半導體能帶隙 外部之操作功能。在本發明之具體實施例中，半導體通道 與通道分接頭間之導電率可相對於參考情形增強至少約 10%^參考情形中導體具有感應電荷區域内之半導體能帶 隙内或邊界處的操作功能。 通道分接頭可為摻雜源極/汲極接觸、金屬源極/汲極接觸 或更一般為任何Schottky源極/汲極接觸。半導體通道可由 Si、Ge、C、Si、Ge及/或C合金、IIIA族及VA族元素化合物、 IIIA族及VA族元素合金、IIA-B族及VIA族元素化合物、 IIA-B族及VIA族元素合金、IIA-B族、IIIA族、IVA族、VA 族及/或VIA族元素化合物、IIA-B族、IIIA族、IVA族、VA 族及/或VIA族元素合金、半導體聚合物、硖（fulleride)或其 98321.doc -13- 1293472 他：分子碳為主之材料所製成' 、a可為金屬(例％ ’由-或多種稀土元素組成)，例如 外、Pt、㈣以上任何元素之合金，由原子分率 來決定。或者，道雜备、 导體可為退化摻雜η型或p型半導體。一此 〃體只％例中，將導體配置成在形成電荷之電晶體區域内 引起應力。感應之應力增強形成電荷之電晶體區域 效載子遷移率。 各種具體實施例中，導體可與通道分接頭電連接或隔 離’並且可具有不大於❹2、G4、G 8或16伏特的操作功能， 其低於-電子親和性但多於一大於引起電荷之電晶體區域 内之半導體的電子親和性之能帶隙。分離導體與感應電荷 層之絶緣體可具有小於或約等於分離閘極與半導體通道的 第二絕緣體厚度之二倍的厚度。從㈣觀點看，分離導體 與感應電荷層之絕緣體可具有大於或約等於分離閘極與半 導體通道的絕緣體之單位面積電容之一半的單位面積電 容。 根據本發明之另一具體實施例，一電切換裝置包括具有 通道之半V體’该通道接近於一延伸區域内之至少一個 通道分接頭，同時接近於該電切換裝置之閘極；以及一導 體’其係置放成接近於延伸區域但藉由一絕緣體與其分 離，該導體亦與該閘極電絕緣，並具有處於延伸區域内之 半導體能帶隙外部的操作功能。半導體可選自一清單，其 包含·· Si ; Ge ; C ; Si、Ge及/或C合金；πια族及VA族元素 化合物或合金、IIA-B族及VIA族元素化合物或合金；iia_b 98321.doc 14 1293472 私、ΙΙΙΑ族、IVA族、VA族及/或VIA族元素化合物或合金； 及/或聚合物。導體可選自-清單，其包含：-稀土元素(包 2但不限杨或外）、Mg、Pt、卜此等材料之主要任何組 合之合金、任何此等金屬之合金或化合物及一或多個半導 體退化摻雜n型半導體及/或退化摻雜p型半導體。 另一具體實施㈣於藉由接近與通道及閘極絕緣並具有 處於引S電荷之傳導路徑内的半導體能帶隙外部之操作功 能的導電材料’在半導體通道與併人該半導體的電切換裝 置之通道分接頭間的傳導路徑内引起一電。 【實施方式】 θ 如以下所詳細說明，本發 、 * ^ q 口 况的延>1甲 區域之FET’其具有用於低電阻之高電荷密度，不具有苴他 FET所報告的性能降低（特定言之係切換速度）之缺點，並且 不會顯著增加電路複雜性。更明確地說，本文揭示的係電 切換裝置(電晶體)’其包括一或多個導體(通常為金屬），各 導體重疊通道分接頭（例如源極或沒極）區域與通道區域間 之半導體的-區域。藉由導體重疊部分或全部之半導體區 域即所謂的「延伸區域」。另外，該等導體之各個藉由絕緣 體與其重疊之半導體局部分離。各導體與閘極電絕緣，並 選擇成具有在相關聯區域内引起期望極性及電荷濃度之操 作功能。 μ 下之半導體表 於半導體之操 過藉由延伸區 導電材料在延伸區域内之效應係在絕緣體 面處或附近引起電荷層。此電荷為擁有不同 作功能的導體之結果。操作功能差異作為穿 98321.doc -15- 1293472 域内導體/絕緣體/半導體層結構形成的電容器之電壓。此電 壓接著使電容器變得帶電。電荷在電容器内累積，直至到 達約專於並與操作功能差異相反的電位。此時穿過電容器 之化學電位恆定（來自電荷累積之電位抵消來自操作功能 差異之電位），無其他電荷流動，系統處於平衡狀態。在本 發明之具體實施例中，半導體通道與通道分接頭間之導電 率可相對於參考情形增強至少約10%，參考情形中導體具 有感應電荷區域内之半導體能帶隙内或邊界處的操作功 已藉由數個部分說明在採用半導體形成之電容器内引起 電荷的原理。Bauernschmitt等人證實了可藉由使用低操作 功能金屬（例如Yb)在Si内引起反轉層。上文中的尺如^等人 利用具有Mg之結構内的相同現象，上文中的T〇ve等人建議 使用Er及Yb作為MES而閘極及S/D。然而，該等先前姓構 中之反轉層並未用作FET之部分，特^言之未作為源極味 極接觸與通道間之延伸。 ，在具有重疊半導體上絕緣體的導電層之fet中，感應電 荷層用作連接源極及/或沒極接觸區域與電晶體通道區域 的延伸。此電荷層稱為「實質延伸」，因為其並非延伸區域 内摻雜物原子之結果’而係藉由未與延伸區域内之半導體 直接接觸㈣料引起。實質延伸之厚度顯著小於本技術 採用(例如)矽或鍺内之摻雜延伸區域而實現的實際厚产 許多情形中實質延伸内引起的總電荷與延伸區T域:；體 及半導體之操作功能差異成正比。實 Λ為延伸之電阻則隨感 98321.doc 1293472 應電何數量增加（隨操作功能差異增加而增加）而降低。就是 ^、’在Μ情形巾’延伸區域内半導體與導體間之操作功 月b差異越大’電阻越低。電荷符號與操作功能差異符號有 關因此，本電晶體内，導體藉由絕緣體與閘極及延伸區 或離ϋ選擇成具有在延伸區域内引起期望極性及電荷 、辰又之操作功爿b。分離導體與感應電荷層之絕緣體可具有 J於或約等於分離閘極與半導體通道的絕、緣體厚度之二倍 ^厚度。攸不同觀點看，分離導體與感應電荷層之絕緣體 可具有大於或約等於分離閘極與半導體通道的絕緣體之單 位面積電容之一半的單位面積電容。 ，餘說明將提出本發明之數個具體實施例，但此說明並 不意味著限制本發明之範圍。藉由研究本揭示内容，孰習 技術人士可以瞭解有同等的程序、材料或結構可以取代此 處所述者來達到相同的效果。讀者應該瞭解到使用此類等 效物將被視為在本發明的範圍内。開始此說明前介紹以下 定義會很有用： l累積層：一區域，其中電離受體之期望數量大於電離 施體之期望數量，期望電洞濃度大於相同平衡摻雜下 塊狀晶體所期望之值。同樣為一區域，其中電離施體 之期望數量大於電離受體之期望數量，期望電洞濃度 大於相㈤平衡摻雜下塊狀晶體所期望之值。還請參^ 「強累積層」。 > 2.親和性：真空電位與半導體内最大（用於價電子帶）或 最小（用於導電帶）能量狀態電位間之差異。「電子j見 98321.doc 1293472 和性」為最低能量導電帶之親和性。「電洞親和性 為最高能量價電子帶之親和性。 3. 4. 異’通常以「伏特」來測量。（3)與導電帶中最低能 量狀態與價電子帶中最高能量狀態相關聯者間的電 位及/或能量範圍。 能帶隙：+導體中’以下項目之一：⑴導電帶中最 低能量狀態與價電子帶中最高能量狀態間的能量差 異’通常以「電子伏特」來測量。(2)導電帶中最低 能量狀態與價電子帶中最高能量狀態間的電位差 偏愿感應延伸：-實質延伸，其平衡無關緊要，但需 要施加於與實質延伸區域靜⑲合的附近導體之電 位。 •通道：FET内之電荷區域，其 制並與兩個或更多通道分接頭電連接。 6.通道分接頭：金屬導電材料與—或多個咖通道間的 連接。「傳統」航具有兩個通道分接頭’-「源極 =「汲極」。通道分接頭-般可稱為「源極/ 或「S/D」。 7·導電接觸··兩種導電材料間 按觸其中對於裝置操 中中^遇到的某线壓，在典型裝置操作之狀況 觸可AT:千均特疋電阻率不大於約1〇8 接 觸可為直接的，其中兩種材料 , 何抖接觸，或間接的，其中 將一插入層置於其介面處。 導趙/導電材料··金屬或半導體。 98321.d〇e -18- 1293472 9.導電帶：-半導體中，能量高於平衡中無雜質時半導 體的Fermi能量之狀態頻帶。還請參閱「 悄電子帶」。 1 〇·退化接雜半導想：一半導體區域，其中、、赛 γ ’尹摻雜為η型， 施體與受體濃度間之差異至少與半導㈣ 、 丁守體狀態之有效 導電帶密度同樣大。同樣一半導體區域 匕巧，其中淨摻雜 為P型’受體與施體濃度間之差異至少蛊 〆兴牛導體狀態 之有效價電子帶密度同樣大。 η.接雜通道分接頭：-通道分接頭，其中通道區域與金 屬接觸間之整流主要由接觸區域内之摻雜來決定。若 接觸附近之換雜主要為施體離子’電子比電洞相"對^ 容易與通道區域交換，通道分接頭通常適用於η通道 FET。若接觸附近之摻雜主要為受體離子，電洞比電 子相對更容易與通道區域交換，通道分接頭通常適用 於Ρ通道FET。金屬與半導體間之介面則通常使得其 提供通道型載子的較低電阻交換，而存在或不存在相 反載子類型之較自由交換。 12·摻雜源極/汲極（S/D)FET :一種FET，其中源極及汲 極為摻雜通道分接頭，而源極摻雜決定裝置極性。變 數包括「摻雜源極FET」，其具有摻雜源極但不必具 有掺雜汲極。另一變數為「摻雜汲極FET」，其具有 摻雜汲極但不必具有摻雜源極。 U·摻雜延伸：藉由在延伸區域内放置適當極性之電離雜 貝而形成的延伸。 14.汲極：通常為通道分接頭’其用作來自通道之載子的 98321.doc -19· 1293472 接收器。因此其傾向於保持在全部通道分接頭的最高 (η通道FET)或最低（p通道FET)靜電電位。 15.有效操作功能：針對與另—材料接觸之金屬的操作功 能以實驗方式擷取的值，假定介面處之金屬係有效操 作功能所定義之等電位表面。對於與絕緣體接觸之金 屬’可針對各種絕緣體厚度分析金屬_絕緣體_半導體 電容器之電容對電壓，可決定有效金屬操作功能及絕 緣體/半導體介面之有效固定電荷密度。例如，參閱 D. Schr〇eder所著之「半導體材料及裝置特徵/第2 版〇第6.2節。若無使用與討論之金屬/絕緣體介 面相關聯之實際絕緣體的資料，可使用金屬_si〇2-半 導體結構。若用於金屬_絕緣體_半導體測試結構（其 中半導體為可疑靜電耗合區域内之半導體）之資料不 可用，可使用來自金屬-絕緣體_Si之資料。若此等資 料皆不可用於金屬/絕緣體介面之有效操作功能，可 使用可靠公佈值，其採用（若可用）用於與絕緣體相關 聯之Fermi位準固定的模型（例如Y C· 等人在「高k 介電質對金屬及矽閘極操作功能之效應」中所說明， 2001年IEEE VLSHi術討論會技術摘要第的至”頁 (2001)，或者Y.C· Yeo等人所著之「高k閘極介電質材 料對金屬及矽閘極操作功能之效應」，IEEE Elec.
Lett·第23卷第342至344頁（2002))。若此一模型無法用 於絕緣體，可使用與Si〇2相關聯的以實驗方式獲得之 固定參數（參閱id·)。對於與半導體接觸之金屬，不論 98321.doc -20- 1293472 直接或透過超薄介面層，可模仿電流-電壓特徵。例 如’參閱以上Schroeder之第3·5節。 16·電連接··若電流可在兩個金屬區域間流動，平衡電阻 不大於約1 00 Ω，以及若至少一些電流沿專門由金屬 及/或半導體區域組成（可能除超薄介面層外）之路徑 流動’其中半導體區域具有至少為1〇】9/cm3的平衡載 子濃度，則兩個金屬區域可稱為電連接。電連接之區 .域視為「處於電性接觸」。 17·電子:出於此說明書之目的，「電子」(或「自由電子」) 為直接影響導體之導電率的負電荷量子之量子狀 態。還請參閱「電洞」。 18· ^衡：全部端子處於相等電塵偏移（藉由定義通常為 0伏特」）之裝置以及包括該局部裝置環境之系統的 狀態處於等溫平衡狀態，通常處於或接近3〇〇κ。 19.延伸.與通道具有相同類型之電荷區域，實質上並非 由通道與通道分接㈣之閘極電極來控制。 2〇·延伸區域：通道分接頭（例如金屬/半導體接⑷與通道 間之區域。 21. 場效電晶趙（FET):由-或多個開極（傳統上為一個） 、、且成之裝置’該等閘極調變與兩個或更多通道分接頭 (傳統上為兩個)連接的-或多個通道(傳統上為一個) 之導電率。η通道FET中，通道主要由電子組成。？通 道FET中’通道主要由電洞組成。—雙極服中，通 道可為電子或電洞。 98321.doc -21 - 1293472 ^間極：控制一或多個通道中之電荷密度的FET電極。 電洞·出於此說明書之目的，「電洞」(或「自由電洞」) 為影響導體之導電率的正電荷量子之量子狀態。還請 參閱「電子」。 24·絕緣趙：在整體限制中具有自由電子及/或自由電洞 可心略V電的區域，例如具有可比或大於1〇8 cm之整體電阻率。除無顯著材料外（例如真空）， 此包括固相、液相及氣相材料。 25 •反轉層：-（I域，#中電離受體之期望數量至少與施 體之期望數量同樣高，且期望電子濃度大於期望電洞 濃度。同樣一區域，其中電離施體之期望數量至少與 電離文體之期望數量同樣高，且期望電洞濃度大於期 望電子濃度。將作為反轉層之部分的區域定義為處於 反轉狀態。還請參閱「強反轉層」。 26.金屬通道分接頭：一通道分接頭，其中通道區域與金 屬接觸間之整流主要由相對於半導體導電帶及/或價 電子帶之電位的金屬操作功能來決定。若操作功能小 於半導體電子親和性，或遠小於大於電子親和性的半 導體能帶隙之一半，藉由接觸相對地傳遞電子並相對 地阻止電洞，以及接觸通常適用於η通道FET。若操 作功能遠大於半導體能帶隙之一半（其大於該半導體 電子親和性），一般藉由接觸傳遞電洞比電子更容 易，以及接觸通常適用於ρ通道FET。 27·金屬源極/汲極（S/D)FET : — FET，其中藉由穿過源 98321.doc -22- 1293472 極及汲極處之金屬/半導體接觸較有效地傳輸電子還 是電洞或兩者決定裝置極性（η通道、p通道或雙極）。 對於具有三個或更多分接頭之FET，用作源極及汲極 之分接頭應具有此性質。變數包括不對稱「金屬源極」 及「金屬沒極」FET，其中源極（金屬源極fet)或汲 極（金屬汲極FET)具有此性質。 28· Schottky接觸：金屬與半導體間之直接接觸。 29· Schottky源極/汲極（S/D)FET ·· 一金屬源極/汲極 FET，其中源極及汲極由金屬與半導體間之直接接觸 組成。變數包括Schottky源極FET及Schottky汲極 FET。還請參閱「金屬源極/汲極fet」。 3 0.短通道效應··由於受通道與源極及/或汲極間之靜電 搞合影響的通道導電率引起之效應。此等效應一般減 小閘極將源極至〉及極電流減小至某臨界以獲得適當 汲極至源極偏壓（η通道FET較高，p通道FET較低）的 能力。與短通道相關聯之其他效應（例如非平衡傳輸） 不包括在此定義中。 31·源極：對場效電晶體之通道的分接頭，其通常在n通 道電晶體情形中保持在比其他通道分接頭較低的電 位，在Ρ通道電晶體情形中保持在比其他通道分接頭 較高的電位。因此其用作供應至通道之載子的源極。 通常目的為將與該類型之載子傳輸相關聯的外在電 阻減至最小，該等載子形成源極與通道間之通道，但 具有對相反類型之載子的高電阻。 98321.doc -23· 1293472 32.源極/没極（S/D): —通道分接頭。 33.強累積層：累積層之-區域，其中與累積載子相關聯 之準F e r m i位準接近相關聯之載體頻帶（對電子為導 電帶，對電洞為價電子帶)為接近半導體内在電位程 同平衡摻雜 度的至少二倍’以及其中此濃度至少為相 下狀況晶體所期望之值的3倍。準Fermi位準限制對應 於（使用來自上文Sze之值）累積載子密度，其在電子 情形中至少為在電洞情形中至少為“，其 中A、Nc及Nv為局部與半導體相關聯的内在載子濃 度、有效導電帶狀態密度及有效價電子帶狀態密度。
Si内此載子濃度之典型值在室溫了對電洞為 6.3xl〇16/em3’對電子為uww。作為強累積層 之部分的區域處於強累積狀態。 34.強反轉層：反轉層之-區域，其中與反轉載子相關聯 的準Fernn位準接近相關聯之載子頻帶（對電子為導 電帶，對電洞為價電子帶）為接近半導體内在電位程 度的至少三倍。此對應於（使用來自上文Sze之值）反 轉載子密度’其在電子情形中至少為·，在電洞 情形中至少為“，其中ni、NcaNv為局部與半導 體相關聯的内在載子濃度、有效導電帶狀態密度及有 效價電子帶狀態密度。以内此载子濃度(使用來自上 文Sze之值）之典型值在室溫下對電洞為 6.3WW，對電子&.3xlGw作為強反轉層 之部分的區域處於強反轉狀態。 9832l.d〇c -24· 1293472
Schottky S/DCMOS之新路線 研究講習會摘要第122至123頁（2〇〇3)。 除熱離子阻障比直接接觸 ’等人所著之「實現零阻障 泉」’ 2003年石夕奈米電子學 價電子帶·半導體中，能量低於平衡中無雜質時半 導體的Fermi能量之狀態頻帶。還請參閱「導電帶」。 實質延伸·藉由除在延伸區域内放置雜質以外的方式 所形成之延伸。此說明中，藉由接近適當有效操作功 能及/或電位之導電/絕緣邊界形成實質延伸。 38·操作功能感應延伸··藉由接近適當有效操作功能之導 電/絕緣邊界形成的實質延伸，其甚至存在於平衡中。 現在參考圖6，顯示根據本發明配置的電晶體與具有重疊 閘極之其他電晶體結構間的比較。如上所述，本電晶體 9〇(視圖6(a)内顯示其範例）包括導體（此情形中為金屬）92， 其重豐源極及/或汲極區域96及通道區域98間的延伸區域 94。此導體92藉由絕緣體1〇〇與延伸區域94分離，並選擇成 具有在延伸區域94内引起期望電極及電荷濃度的操作功 此。導體92並未與閘極102連接，而與其電絕緣。 98321.doc -25- 1293472 視圖6(b)中，出於比較目的顯示傳統fet 1〇6，其具有重 豐金屬7半導體S/D接面112之閘極108。然而在電晶體90(視 圖6(a)内顯不）中，具有半導體能帶隙外部之操作功能的導 體92代替重疊此接面。此範例中導體92與S/D接觸96電連 接。指示感應「實質延伸」94之位置。半導體1〇4及11〇内 可存在或可不存在摻雜。根據本發明使用重疊導體可提供 比重疊閘極結構情形更短之通道長度。 在視圖6(c)及6(d)中，比較摻雜s/D η通道MOSFET。在視 囷（c)中根據本發明之具體實施例配置的電晶體1 1 3具有 來自n+ S/D區域115之實質延伸114，其由使用重疊金屬ιΐ8 產生。此等金屬層118與金屬S/D接觸116連接，並藉由絕緣 體120與延伸區域丨14及閘極丨19分離。超淺（可比通道Η?之 厚度）實質延伸114與更積極閘極長度一致，其縮放比例大 於閘極至S/D重疊結構121，如視圖6(d)所代表。電晶體i2i 包括閘極123,其重疊n+S/D區域122。因此在各種具體實施 】中負貝引起電街層之導體可與通道分接頭電連接或隔 離（如以下所詳細說明），並且可具有不大於〇 2、〇.4、〇.8 或1·6伏特的操作功能，其低於一電子親和性但是多於一引 起電荷之電晶體區域内之半導體的電子親和性之能帶隙。 與用於重疊延伸區域之導體相關聯的關鍵參數為其與絕 緣體之接面處的有效操作功能。金屬在其與另一材料之介 面處的有效操作功能取決於與其接觸之材料。）丁“⑽订所 著之「Schottky阻障高度及能隙狀態之連續」，物理評論學 刊第52卷第⑹至468頁（1984)。若另一材料為絕緣體，^ 98321.doc -26· 1293472 S i Ο 1 2 ’此有效操作功能傾向於更接近「塊狀晶體」之操作 月多閱上文Ye 〇荨人的論文（兩處參考）。在si〇2情形 中’介面之有效操作功能可非常接近塊操作功能。另外， 絶緣體有利的係足夠厚，以便從半導體移除内在表面狀 恶。此防止延伸區域内之感應電荷主要佔據半導體能帶隙 内之局部或延伸表面狀態。若無表面狀態，電荷更可能佔 據半導體導電帶或價電子帶内之狀態。當FET開啟且通道區 域導電時，此可有助於自延伸區域至通道區域的導電。 本發明之一項具體實施例中，用於重疊延伸區域之導體 為在η通道FET中擁有低操作功能φχ之金屬。當此有效操作 功能小於半導體之電子親和性心時將其視為較低。一般有 利的係其具有儘可能低之φχ。操作功能越低，延伸内引起 之電荷（此情形中為電子）數量越大，其通常會減小延伸區域 之電阻’一般有利的係增加電晶體之驅動電流容量。 然而，對於分離金屬與延伸區域（此電容包括來自半導體 之組件）之絕緣體的給定單位面積電容，可存在最佳有效金 屬操作功能，若對於較低（η通道FET)或較高（ρ通道fet)有 效操作功能，延伸區域内電場之增加導致遷移率降低，其 取消了增加之感應電荷的導電率優點。同樣，對於給定金 屬有效操作功能，載子遷移率對電場的依靠可產生最佳絕 緣體單位面積電容。IEEE電子裝置學報第41卷第“”至 2368頁（1994)，S. Takagi等人所著之「反轉層遷移率在以 MOSFET内之通用性」（第I及Π部分）内說明了半導體/絕緣 體介面處電子及電動之電場依靠的範例。然而，簡單地最 98321.doc -27- 1293472 大化感應電荷層（「實質延伸」）與通道間之導電率可能無法 將源極/汲極金屬與通道間之電阻減至最小。例如，與較高 局部電荷密度相關聯之較高電場可導致與源極/汲極接觸 處的金屬/半導體介面相關聯之電阻的減小。即使延伸區域 内之電場大於最佳化延伸區域與通道間之導電率的電場， 由於上述遷移率對電場之依靠，此電阻減小可導致減小之 淨電阻。因此最佳化裴置性能可包含眾多現象間之競爭。 載子遷移率亦可受半導體之應力狀態所影響。例如，已 顯示當將矽放置在雙軸張力狀態内時，矽通道内之有效遷 移率增加，如J· Welser等人在「應變sinM〇SFE1^性能增 強之應力依靠」中所說明，1994年正]2]£ IEDM技術摘要第 373至376頁。因此，有利的係可設計出一裝置，其中延伸 區域處於#父佳應力狀態。例如，可用應變導電材料之方式 形成導電材料，從而在附近延伸區域之半導體内引起應力。 如圖7以圖形方式所說明，自真空測量電位，以便低操作 功能位於半導體能帶隙外部。更明確地說，圖中顯示與低 操作功能金屬126、半導體128及高操作功能金屬m相關聯 之頻帶參數的比較。低操作功能金屬126之φχ<半導體US 之\，而高操作功能金屬130之φχ>半導體128之心+^~。 本發明之另一具體實施例中，金屬之操作功能％在Ρ通道 邱丁中較高，纟中φχ大於半導體之電動親和性（即比大於半 導體電子親和性之能帶隙更大）。此情形中重疊金屬在延伸 區域内引起電洞。-般有利的係金屬具有儘可能高之操作 功能。金屬之操作功能位於半導體能帶隙外部。 98321.doc -28- 1293472 本發明之各種具體實施例中，半導體可由Si、Ge、c之任 一項、Ge及Si合金、Ge及C合金、Si及C合金、或Si、Ge、 C之合金、主要由ΠΙΑ族及VA族元素組成之化合物、主要由 ΠΑ-Β族及VIA族元素組成之化合物、或主要由ΠΑ_Β、 IIIA、IVA、VA及VIA元素組成之化合物所組成。若主要為 C曰日體結構可為鑽石晶格，或另一焊接方案，例如石夫（其 範例為碳奈米管）或聚合物。由於摻雜許多n型或p型半導體 的困難，本發明在非以Si為主之半導體内可特別顯著。另 外，由於半導體能帶隙外部之較大範圍的可用操作功能， 具有較小能帶隙之半導體可採用此方法獲得更多優點。例 如，若較小能帶隙半導體具有比參考半導體更大的電子親 和性，低操作功能金屬可在低能帶隙半導體内引起比在（其 他相似配置中）參考半導體内更多的電荷。例如，以及匸奈 米&各具有較小能帶隙及相對於Si之增加而摻雜困難。 在η通道裝置内重疊延伸區域之金屬可由純金屬組成，例 如 Υ、Mg、Yb、Er、Cs、Rb、Ba、Ca、Ce、Eu、Gd、κ、 La、Li、Lu、Na、Nd、Sc、Sm、Sr、Tb、Th 或 T卜此等金 屬全部具有一般低於許多上述半導體之電子親和性的操作 力月b 特疋吕之為Si及Ge以及Si與Ge合金。對於p通道穿 置，重疊延伸區域之金屬可為純金屬，例如用於特定結晶 表面（例如{〇0H或結晶表面）上之lr、Pt、Se、Au。 此等金屬具有一般大於一個能帶隙（多於許多上述半導體 之電子親和性）之操作功能，特定言之為Si及Ge以及以與（}6 合金。 98321.doc 29- 1293472 f他具體實施例中，重疊延伸區域之金屬可為以上金屬 之-與另-金屬的合金。例如，合金可符合其處理特徵（例 如钱刻阻力或熱穩定性）之需要。合金亦擁有—般不同於組 成金屬之任—項的操作功能。例如，合金操作功能可為組 成金屬之操作功能的加權平均值。合金操作功能亦可高於 ^低於組成金屬之操作功能。因此，合金有利於將操作功 能調譜為從元件金屬不可用的值。作為替代或附加，一些 障形中金屬可為與半導體之化合物。此—化合物之範例為 金屬矽化物，例如由8丨及铒（Er)、鉑（Pt)、銥…）、 鈦（Tl)、銓（Hf)、錘（Zr)、鈮（Nb)、釩（V)、鎢（W)、鈷（c〇)、 组（Ta)、鉻（Cr)、鉬（M〇)、鐵（Fe)、銖（Re)、铑（Rh)、釓…句、 釔（Y)、鈀（Pd)、餓（〇s)及鎳（Ni)之一或組合所形成的金屬矽 化物。 其他具體貫施例中，延伸區域上之金屬可與用於接觸源 極/汲極區域之金屬不同。例如，n通道FET中，源極/汲極 區域上之金屬可為NiSix或ErSix，而延伸區域上之金屬可為 Yb 或 Er。 其他具體實施例中，重疊延伸區域之金屬可由兩種或更 多不同金屬之多層組成。與延伸區域上之絕緣體接觸的金 屬決定感應電荷之數量。由於製造問題，可使用未處於與 絕緣體之介面上的金屬。例如，與接觸絕緣體者不同之金 屬可用作針對隨後製造中所遇到之環境的保護層，或用作 黏者層’或作為「姓刻終止」或「姓刻阻力」層。 本發明之其他具體實施例在各種摻雜物濃度（從未摻雜 98321.doc -30- 1293472 至高度摻雜）之半導體内提供延伸區域，其與重疊絕緣體之 金屬組合，該絕緣體接觸延伸區域内之半導體。此摻雜之 橫向範圍的幾何形狀變數亦有可能。例如，延伸區域内之 摻雜物可僅佔據延伸區域之一半，從高度摻雜源極中部每 伸至延伸區域内，但未到達閘極下之通道區域。此情形中 摻雜物可比感應電荷層更深地延伸至半導體内。因此，在 自摻雜源極至通道之兩個步驟中減小電性傳導之深度。此 可最大化驅動電流，同時將短通道效應減至最小。或者， 摻雜可完全延伸至通道，但具有低於可比延伸導電率所需 的》辰度’而不使用重疊金屬。 可用於分離導體與延伸區域之絕緣體的範例包括但不限 於 Si〇2、Si〇x、Si3N4、SiNx、SiOxNy、Hf〇2、Ge〇2、GeOx、 GeOxNy、ZrOx、HfSixOy、GexSiyOz、GexSiy〇zNwu 及稀土 元素氧化物，其中前文中的X、y、Z及/或…可採用任何實際 正值。亦可使用以上材料之組合，包括雙層、多層及合金。 另一具體實施例中，其與上述具體實施例明顯不同，本 發明可用於具有金屬源極及/或汲極區域的FET中。此一結 構中，FET類型（η通道、p通道或雙極）由8/〇金屬之操作功 月b來決定’而非取決於s/D區域内之摻雜。此等電晶體稱為 「Schottky阻障」（對於直接金屬/半導體接觸）或「金屬S/D」 (亦包括金屬/半導體介面處超薄介面層之情形）。本發明 中，金屬從金屬源極/汲極區域延伸至半導體之延伸區域 上。若對於η通道（p通道）FET操作功能足夠低（高），實質延 伸用作金屬源極/沒極與通道間的低電阻連結。此外，此方 9832I.doc •31- 1293472 法減小了金屬源極/汲極區域與延伸區域間的電阻。因為由 金屬/半導體介面處之Schottky阻障產生的穿隧阻障厚度減 小，電阻得以減小。此係由於金屬/半導體接觸附近增加的 電荷密度，以及因此而增加的電場。Sch〇uky阻障m〇sfet 之设計者迄今已嘗試藉由重疊閘極與金屬_半導體介面來 減小此電阻。接著，隨著閘極開啟，通道内引起之電荷使 開啟狀態之剩餘Schottky阻障（其用作穿隧阻障）變薄。然 而’閘極至源極/㈣重疊產生增加的短通道效應及負載電、 容，從而降低電路性能。本發明中，低金屬操作功能用作 延伸區域上較大正閘極電壓，而高金屬操作功能用作延伸 區域上較大負閘極電壓。 η通道MOSFET(例如）内之操作功能較佳的係低於通道内 F e r m i位準減開啟狀態閘極電壓與通道臨界電壓間之差 異。此確保延伸内引起之電荷至少與開啟狀態下間極所引 起的電荷同樣多。隨著峰值閘極電壓（「供應電壓」）降低， 重疊閘極與金屬/半導體接面之技術變得低效，而本重疊延 伸技術在減小之閘極電壓下保持有效。 當閘極重疊源極及/或没極處之金屬/半導體介面時，金屬 /半導體介面處電場之閘極電麼依#可影響開啟電晶體之 方式。對於η通道MOSFET，在臨界電壓附近的閘極電壓 處，介賴近之電荷密度較小。隨著閘極增加至臨界 電壓以上’介面附近之電荷密度將增加，同時介面附近之 電場將加強。此增加電場減小與金屬/半導體介面相關聯之 電阻。料僅稍高於臨界電麼之間極，此等介面之電 98321.doc -32- 1293472 阻較大，因此相對扣生丨 寸抑制了電流，直至閘極電壓接近其高於 臨界電壓之最大值。另一方面，採用本發明’金屬/半導體 介面附近之電場對於全部閉極電壓較高。因此，與金屬/半 導體介面相關聯之電阻即使對於稍高於臨界電壓之閑極電 壓亦較低。如理想咖㈣所期望，藉由通道電阻控制源 極與〉及極間之電阻。μ $彳 因此S與具有閘極至源極/汲極重疊之 電晶體相比時，雷日獅组μ + + 兔日日體k供牙過較寬閘極電壓範圍的較高 電流。 重璧閘極與金屬/半導體接面之另-缺點為，對於給定的 源極^及極分離，閘極長度相對於無金屬/半導體接面之間 極重豐的情形之最終增加提高了閘極電容。另一方面，若 ㈣長度相對於無金屬/半導體接面之㈣重疊的情形係 固定的’最終降低之源極錢極分離產生惡化之「短通道 效應」，可能包括降級之「次臨界斜率」。 圖8顯7F某些上述選項之範例。在視圖8⑷、8⑻及8⑷ 所π之—個範例中，重疊區域内之金屬可與接觸處的金 屬相同或不同。8⑷中，電晶體132無用於S/Dm之電晶體 2 口此此係「金屬s/D」或「sch〇ttky S/D」裝置。藉由 金屬S/D 138之部分(其重疊延伸區域136内之半導體)的有 效操作功能引起實質延伸136〇8(b)中，電晶體⑽具有僅在 Μ半導體接觸⑷處使用的摻雜，其中實質延们料取代換 雜延伸，並提供對通道〗46之電流路徑内之連結。9(c)中， 電晶體148在金屬/半導體接觸15〇與通道152間具有沿整個 區或1 50之摻雜，但貫質延伸丨54補償摻雜，從而增加區域 98321.doc -33- 1293472 之導電率並減小外在裝置電阻。 重要的係注意在金屬源極/汲極Fet之先前說明中，以及 在以下說明中，金屬/半導體基礎在金屬與半導體間之接面 處可具有超薄絕緣體，使得金屬/絕緣體/半導體接面具有適 當較低接觸電阻。請參閱D.E· Grupp的美國專利第6，198，113 號’ D.E· Grupp及D_ Connelly所著之「靜電隔離穿隧電晶體」 2000 ; D· Connelly等人；2〇〇3年以奈米技術討論會第122至 123頁’其各以提及方式併入本文中。 此絕緣體之許多不同幾何形狀皆有可能。一項具體實施 例中’延伸區域内之絕緣體具有與通道上之閘極絕緣體相 同的厚度。此可簡化製造，因為延伸區域内之絕緣體及通 道區域上之絕緣體可同時加以製造。 另一具體實施例中，延伸區域内之絕緣體具有與通道上 之閘極絕緣體相同的厚度。例如，有利的可係延伸區域内 之絕緣體比閘極上之絕緣體更薄。此產生延伸區域内之較 大感應電荷，其可改進電晶體性能。可藉由透過絕緣體從 重疊金屬進入延伸區域（藉由量子力學穿隧處理）之電流完 成此結果。此額外電流亦可增強性能。 一些具體實施例中，有利的可係具有比通道區域内之絕 緣體更厚的延伸區域上絕緣體。此可具有減小源極/汲極區 域與通道（減小所謂「汲極感應阻障降低」）間之靜電麵合的 優點。製造考量亦可使更厚的延伸絕緣體符合需要。 即使忽略在上個段落提及之較厚絕緣體的原因，若目的 係最大化延伸區域感應電荷之導電率，最佳絕緣體厚度可 98321.doc -34- 1293472 非零。由於將厚度減小至此值以下，例如，由於傾向於「固 疋」金屬有效操作功能之金屬/半導體互動，感應電荷之較 大分率無法與至通道之導電率成正比。可不同於閘極與通 道間之絕緣體厚度的較佳具體實施例内之最佳厚度將平衡 總感應電荷’以及電荷影響至通道之導電率的程度。 例如，若有效操作功能之固定係由於電子狀態從金屬至 Si的延伸（金屬感應能隙狀態（MIGS)，請參閱上文， 以及若此等狀態之特徵為量子力學複數動量，其在平行於 半導體/絕緣體介面之方向上主要為實數的，但在垂直於介 面之方向上主要為虛數，則該情形可為此電荷能夠影響平 行於介面之導電率。與在平行於介面之平面内具有正㈣ 成分無關，垂直於介面之負動能成分可導致此電荷具有半 導體能帶隙内之淨能量。此情形中，纟能隙内之狀態中引 起的電何可降低延伸區域内電阻，與在價電子帶或導電帶 内引起的電荷相同。然而，在延伸區域内之半導體能帶隙 中引起的電荷與在通道内之半導體價電子帶或導電帶中引 起的電荷間可存在能量差異。此能量差異可產生延伸區域 與通道間之較高電阻成分。對於在導電帶或價電子帶内的 :伸區域中引起之電荷，不應存在此電阻成分，因為其能 量與通道内電荷相同。當然，其他物理說明及/或機制可負 責延伸區域上有效金屬操作功能之固冑，因此不足厚度之 絕緣體可導致電荷減少（其實f上影響源極/汲極與通=間 之導電率）的原理較一般。 -項具體實施例中延伸區域上之絕緣體可為二氧化矽 98321.doc -35- 1293472 (Si〇2)或相關化合物，例如Si〇x(對某正數x)4Si〇為⑼某 些正數XAy)。已觀察到與Si02接觸之金屬呈現較接二其理 想值的操作功能（上文Yeo等人，兩處參考）。 另一具體實施例中，延伸區域内之絕緣體可為氮化石夕 ⑻3N4,或更—般的SiNx，對於某正數χ)。已觀察到金屬在 其與氮切之介面處的有效操作功能比接觸Si02時相同金 屬之有效操作功能稍微遠離其理想值（上文Yeo等人，兩處 參考）。從製造觀點看，使用氮切可較有利，因為重疊金 屬與閘極間之間隔物亦可為氮化矽。因此，可同時製造閘 極間隔物與延伸絕緣體。 另一具體實施例中，延伸絕緣體可具有遠高於Si02之介 電常數。對於與SiQ2層相同之厚度此可較為有利，在延伸 區域内引起較大量之電荷。 另一具體實施例中，重疊區域内之金屬可與源助及極及 閘極電絕緣’並且不會與電路内任何電壓來源連接。此狀 況稱為「浮動」。 另-具體實施财，延伸區勒之金屬延伸至盥通道邊 緣之-距離内，使得實質延伸形成到達通道邊緣^實質連 續連結、。-較佳具體實施例中’金屬與絕緣體之重疊應小 於通道邊緣之約1 5 nm内。此分離使爽白鬥4 刀雕便木自閘極及來自低操作 功能金屬之邊緣電場可形成實質延伸蛊 r兴通道間之低電阻鏈 接0 隨著閘極長度下 變得更為重要。半 降’根據本發明建立之實質延伸的優點 導體工業協會所公佈的國際半導體技術 98321.doc -36- 1293472 藍圖2002更新提出延伸深度應不大於實體閘極長度的約 55%。圖9比較此要求與厚度為h5 nm至2 nm之實質延伸。 曲線值為接面深度對閘極長度之比率。曲線圖頂部的陰影 區以年鑑突顯2002 ITRS藍圖之目標，剩餘頻帶係用於厚度 約為1.5nm至2 nm之實質延伸的比率範圍。從圖中可看出， 本發明所提供之實質延伸匹配或超過低至約3 nm至4 之 實體閘極長度的ITRS接面深度目的，恰好超出ITRS閑極長 度投影。 此時應注意先前已與金屬S/D M〇SFET一起使用實質延 伸。2002裝置研究討論會摘要第“至牝頁（2〇〇2)，h 等人所著之「具有極佳雙極性能之奈米級無植入3相^ 阻障SOI FinFET」中，說明使用置於Sch〇ttky S/D FinFE耶 有形成於矽「鰭」側壁上之通道的雙閘極]^〇卯]^丁）上之偏 壓以形成偏壓感應延伸。圖1〇複製來自該論文的示意 圖。裝置156為雙極的，其中可根據經由Ai覆蓋層158上之 充分正（電子）或負（電洞）偏㈣電子還是電動黏接至以表 面來實現η通道或p通道性能。⑽s/d 16〇具有中能隙 有效操作功能，因此雖然具有實質電阻，仍可採用感應電 子或感應電洞層來導電。除S/D操作功能及雙極操作功能之 問題外，引起實質延伸之偏麼方法在源極/沒極16〇、閘極 162與AI覆蓋層158間產生實質電容。 由本與—等人之方法實質上不同之處在於本發明 ^金屬之有效操作功能明顯處於半導體能帶隙外部。此 〇2接觸之A1的情形，其中辦為參考半導體（如Lin 98321.doc -37- 1293472 等人所使用）。A1的操作功能約為4·ι v，僅接近Si能隙之邊 緣，前提為Si電子親和性約為4 05 v。採用低（11通道）或高（p 通道）操作功能，不再需要偏壓來將電荷吸引至表面，從而 提供減小電容之機會。 根據本發明，可實現在導體/半導體S/D接觸與通道間形 成增強導電率層，較佳具體實施例甲，使用以下内容： 1 ·適當操作功能之導體（通常為金屬）。 2 ·導體與半導體間之一絕緣體，其具有適當特性： a) 對於隨後製造及裝置操作中所遇到的狀況，該絕緣 體及與其接觸之材料在化學上較為穩定。 b) 絕緣體應形成與半導體之高品質介面。 勾絕緣體應充分解固定導體之操作功能（請參閱Yc. Yeo等人所著之「高匕閘極介電材料對金屬及矽閘極 操作功能之效應」，IEEE Elec· Dev· Lett•第23卷第 342至 344 頁（2002))。 d)絕緣體應足夠薄，並具有充分電容率，以便在導體 與半導體間實現足夠高之電容。高電容有效地將低 (η通道FET)或高（P通道FET)操作功能轉換至高電 荷密度。 3·導體應以足夠接近通道邊緣之方式重疊絕緣體。一示 範性情形中，此接近應在通道邊緣之約1511爪内（請參 閱上文C0nnelly等人，2004年VLSI討論會）。此分離 使㈣閘極及來自低操作功能金屬之邊緣電場可形 成實質延伸與通道間之低電阻鏈接。 98321.doc -38- 1293472 4·導體應足夠薄，使其對S/D及/或閘極並非額外電容的 源極。 5·導體應與相關聯之S/D連接，儘管替代組態包括連接 導體與閘極、連接導體與另一參考電位或使導體可浮 動。若導體與閘極連接，閘極電容將增加，電路速度 將減小。其並非本文推薦之方法。若導體與分離參考 電位連接（如圖1所示之偏壓側閘極MOSFET所採 用）’電容懲罰亦可能過多，並且電路複雜性可能增 加。最後，若允許導體浮動，「記憶體效應」係一問 通其中導體之電何狀態隨時間變化，其取決於施加 於裝置之電壓的歷史。 在設計良好之FET中，主要電阻來源為閘極所控制之通 道。與通道電阻相比其他電阻來源因此應較小。一較佳具 體實施例中，本發明不會引入與通道電阻相比的較大電阻 來源。 例如，考慮一對稱、n通道、超薄體、絕緣體上矽]^〇卯£丁 164,其具有通道長度L及長度*aL/2之實質S/D延伸，如圖 11所示。因此總實質延伸長度為〇^。假定負責形成實質延 伸之導電材料170下的閘極絕緣體166及絕緣體168皆為具 有單位面積電谷(^⑽之Si〇2。另外假定Si 1 72實質上全部未 摻雜。MOSFET 164具有金屬S/D接觸174及閘極176。 用於實質延伸178(QX)及通道180(Qc)内之片電荷密度的 說明性近似值如下，其中假定延伸區域上之金屬的有效操 作功能ΦΧ>Α，Xe為延伸及通道區域内半導體之電子親和 98321.doc -39- 1293472 性’以及閘極電壓VG>Xe-<DG，其中Φ〇為閘極電極之操作功 能：
Qc = C〇x(V G + Xe-Φθ)
Qx=c〇x(xe-〇x) 此等區域之電阻與其長度成正比。因此，通道之電阻（R ) 對實質延伸之電阻（Rx)的比率如下，其中假定通道内及延伸 内之有效遷移率等於：
Rx 為評估此比率，可使用特定近似值。對於該通道，臨界 電壓VT=d>G-Xe應至少約為〇·3伏特（Y. Taur與丁· Ning所著之 現代VLSI設計基礎（1998))。對於閘極電壓，電路操作過程 中特徵值為0.7VDD，其中VDD為供應電壓（請參閱^•之公^ 5.38，以及以下說明）。假定通道長度對延伸長度比率為 4:1，得出α=0·5。假定此等參數，Re/Rx應至少為2(電阻之 至少三分之二在通道内）。唯一剩餘參數為（]^_φχ)，其限制 為：
Xe-〇X>A(K^Fr)/a
Kx 採用選擇值，此關係式變為：-
Xe-〇x>0.7VDD.〇,3V 此結果在圖12中繪製，其顯示延伸導體之操作功能與半 導體頻帶邊緣間的目標分離’半導體頻帶邊緣與供應電壓 成函數關係，以滿足用於η通道M0SFET之實質延伸電阻椤 準。應注意雖然供應電壓超過約2伏特，金屬操作功能之約 98321.doc -40· 1293472 束較為嚴格，隨著供應電遂降至15伏特以下，所需要之 (Xe-Φχ)變得小於0.75 V ’即採用寬範圍之金屬/半導體組合 可到達之—範圍。疏化或另外增加重疊金屬下絕緣體之電 容為放鬆對（Xe_(Dx)之約束的方式。藉由增加感應延伸内之 遷移率可進—步放鬆約束，例如㈣應力（參閱段落）。 P通道MOSFET之反分析相同，得出：
(I)x-(Xe+EG)>〇.7VDD.〇e3V 圖13顯示根據本發明之具體實施例配置的一些樣本結 構。區域藉由組成其之材料的類型加以指示： 2、Si3N4、SiNx、Zr02、Hf02 a) U絕緣體，例如Si〇 等。 b) ^半導體’例如Si、GexSii x、Ge、特定以c為主 之材料、GaAs等。 c) m:金屬，例如 w、Er、Yb、ptin ^
Ni NiSi、Co、COSI、ErS17、PtSi、PtGe、 特定形式之C、退化摻雜半導體等。各區域可由一 或夕個此等材料組成。閘極⑹可為金屬或接雜半 導體。 電容性耦合之路徑以電容器符號「H卜」來指示。圖1: 之視圖⑷至⑴用於n通道FET。因此，處於電容器之一末端 的金屬具有小於另—末端附近的半導體之電子親和性的有 效細作功通道，電容^之金屬末端應具有比 大於電容器另一端附近的半導體電子親和性之一能帶隙更 大的有效操作功能。未指定半導體區域内之摻雜，此等幾 98321.doc -41 - 1293472 何形狀適用於摻雜S/D及金屬S/D設計。本發明者未將全部 此等電晶體視為最佳設計。然而，各電晶體說明本發明之 一範例。 (a) 重疊：此組態中，低操作功能金屬182以平行板電 容器方向懸挂於延伸區域184上。此可為最有效設 計。 (b) 成角度：此處，重疊區域186並不與延伸表面188 共面。由於（例如）製造問題，此設計可較佳。 (C)凹穴：此範例中，耦合來自完全空乏半導體層190 之下。該層應足夠薄，以便當電晶體處於開啟狀 態時，將感應電荷層192充分連接至通道194，以 增加對通道之導電率。 (d)纏繞··此設計為（a)與（b)之組合，其中低操作功能 金屬（I96、2〇〇)重疊薄半導體層198之上方（196) 及下方（200)。由於埋入金屬層2〇〇與通道202間的 靜電耦合，此設計較差，除非使用雙閘極組態（半 導體層上方及下方的閘極）。 0)浮動··此處，低操作功能金屬2〇4未與S/]D 2〇6連 接。由於製造問題，此設計較佳。 (0底板·金屬層208在埋入氧化物2 10下，埋入氧化 物210在完全空泛半導體層212下方。由於製造問 題，此設計較佳。此方法之可能問題包括與底板 相關聯之電容，以及相對於無底板金屬2〇8或採用 具有較大操作功能之金屬來取代的情形通道214 98321.doc -42- 1293472 具有減小之臨界電壓。在互補處理中，若^通道及 ρ通道電晶體皆位於相同基板上，可需要從ρ通道 FET下方省略低操作功能金屬，可能以高操作功 能金屬來取代。此設計不同於先前底板設計，其 在半導體能帶隙内或實質上在其邊緣處具有有效 底板操作功能。例如，η通道Si FET下方之p+ Si(W. Xiong與J.P. Colinge所著之「自我對準植入接地平 面完全空泛SOI MOSFET」，電子學刊第23卷第 2059至2060頁（1999))、η通道Si FET下方之未指定 中能隙金屬（H.S.P· Wong等人所著之「用於25 nm 通道長度代的雙閘極接地平面及單一閘極超薄 SOI MOSFET之裝置設計」，1998 IEEE IEDM技術 摘要第407至410頁（1998))，或n通道si FET下方之 中能隙金屬矽化物（J.S· Hamel等人所著之「具有 埋入接地平面之絕緣體上矽基板（Gps〇I)的基板 串音抑制能力」，IEEE Microw· Guid· Wave Lett 第4卷第134至135頁（2000))。使用此等其他底板設 計之原因包括減小短通道效應並採用底板偏壓調 諧裝置臨界電壓。此等兩個原因亦適用於圖式所 示之底板設計。 (g)分離式底板：此係情形⑺之子集。此處，底板金 屬分為兩個部分216a及216b ’其較佳的係採用與 閘極自我對準之程序，以便延伸區域218下方之操 作功能比通道區域220下方更低，目的係改變底板 98321.doc -43- 1293472 對電晶體臨界電壓之效麻。 ⑻部分底板：此處，將來自（f)之底板金屬222限於裝 置子集’較佳的係專門在延伸區域224下方。此方 法之優點為除減小對通道226之臨界電壓的影塑 .外，相對於（f)所示版本可能減小電㈣罰。θ (0垂直FET:此顯示不對稱（即源極與沒極具有不同 設計)垂直裝置之範例。主體由中央半導體區域 228形成。頂部為金屬S/D23()，底部具有換雜μ 232。金屬S/D 230重疊延伸區域234内之中央半導 體228。結構可為軸向對稱的，該情形中為圓柱 形，或「奈米管」或「支柱」FET。或者，其可 具有「垂直」平面内之方形或近似方形斷面。或 其可為鰭狀幾何形狀，斷面以相對於半導體厚度 之較大距離延伸至紙張平面内。 圖U及15顯示採用半導體裝置模擬器Dessis 8 55 (URL:http://www.ise.com/)來執行的模擬。所有情形中，_ 度摻雜Si，且裝置處於平衡（閘極至源極電壓為零，反轉層 不在閘極下方）。圖14中，在兩種金屬S/D完全空泛絕緣體 上矽（FDSOI)n通道MOSFET間進行比較，一種具有重疊延 伸區域之第操作功能金屬（視圖14(b))，另一種無任何金屬 重疊（視圖14(a))。模擬中，假定金屬在與si〇2之介面處具 有有效操作功能Φοχ=3 V，以及在與Si之介面處具有有效操 作功能〇SD=4.05 V(Si電子親和性）。將矽製成輕度播雜p 型’厚度為7 nm。閘極絕緣體及重疊金屬下方之絕緣體比 98321.doc -44- 1293472 指定為1.3 nm之Si〇2。針對零偏移狀況比較電子輪廓。採用 該重疊，高濃度電荷較明顯（應注意由於視圖14(b)中之重義 區域的靜電耦合引起之電子實質反轉區域）。此電荷實質上 改進了經由熱離子場發射的從金屬S/D至矽之電子傳輸。 圖15中，比較具有重疊之兩個FET。將裝置尺寸指定為 與圖14之模擬所使用的尺寸相同。一情形（視圖15(a))中， 重疊區域内使用低操作功能（有效操作功能3 v，稍低於模 仿之Si電子親和性4.05 V)。另一情形（視圖15(b))中，重疊 區域内之有效操作功能限於Si電子親和性。對於較低操作 功能金屬，觀察到可觀電荷累積，峰值密度為 1.5x1〇19/cm3。然而對於較高操作功能金屬，無法形成^電 荷密度區域。 圖16顯不用於摻雜源極/汲極完全空乏絕緣體上矽^通道 MOSFET之模擬電子密度輪廓的比較。假定在模型中，中 能隙金屬，例如NiSi、CoSi或TiSi(其全部普遍用於復〇8 技術），用於接觸摻雜S/D。考慮兩個用於重疊金屬之選項。 -選項（視圖16⑷及i 6(b))中’重疊金屬具有3v之低有效操 作功能，稍低於si電子親和性。另—選項（視圖i6(c))中， 重疊區域使用具有4.6 V操作功能⑻能帶隙内)之中能隙金 屬。 —從低操作功能金屬之結果顯而易見，存在高電荷區域（即 實質延伸）之急劇形成’峰值電子濃度超出，/一。此電 荷區域實質上與閘極雷廢益 冤垄…、關’因此用作厚度可比反轉層 厚度的延伸，約為2 。相屮少τ . 相比之下，ITRS藍圖之2002更新 98321.doc 45- 1293472 要求2007内之1〇至17 nm的延伸深度。如視圖16(b)所示， 此貫質延伸橋接摻雜S/D(圖式左邊的深區域）與通道（圖式 右邊的淺區域）間之能隙。視圖16(〇顯示中能隙重疊金屬之 結果。其中無在S/D與通道間產生額外能隙的高密度感應區 域。 因此’已說明具有藉由接近導體（例如金屬）在通道與源 極及/或汲極間之傳導路徑中引起的電荷層之電晶體，該導 體在引起電荷之區域内擁有半導體能帶隙外部的操作功 能。本電晶體之一項具體實施例中，存在一或多個金屬/半 導體源極/汲極接觸與通道間之區域，其中藉由接近一金屬 增強導電率，該金屬與閘極電絕緣，以及在此區域中，藉 由絕緣體與半導體分離，對於金屬/半導體接觸與通道間之 區域内的某半導體，有效操作功能明顯處於半導體能帶隙 外部。半導體可為Si、Ge或C或任何此等材料之合金，或者 更般為HI A族及VA:$^元素化合物或合金、η a_b族及via 族元素化合物或合金、IIA-B族、ΠΙΑ族、IVA族、VA族及/ 或VIA族元素化合物或合金、聚合物或另一半導體材料。 負責導電率增加之金屬的有效操作功能在其與絕緣體之 介面可為半導體能帶隙外部之至少〇· 1 V、半導體能帶隙外 部之0·2 V、半導體能帶隙外部之至少〇·4 v、或半導體能帶 隙外部之至少0·8 V。 負責導電率增加之金屬可主要包含由原子分率決定的一 或多個鑭族元素（原子序數57至70,含57及70)、由原子分率 決定的一或多個婀族元素（原子序數89至1〇2，含89及102) 98321.doc -46 - 1293472 或由原子分率決定的一或多個稀土元素（原子序數57至 70，含57及70，以及89至102，含89及102)。一些情形中， 負責導電率增加之金屬可為Er或主要為Er之合金（具有最 大原子分率的元素為Er) ; Yb或主要為Yb之合金（具有最大 原子分率的元素為Yb); Mg或主要為Mg之合金（具有最大原 子分率的元素為Mg) ; Pt或主要為Pt之合金（具有最大原子 分率的元素為Pt) ; Ir或主要為卜之合金（具有最大原子分率 的元素為Ir)。作為替代或附加，負責導電率增加之金屬可 為退化摻雜η型半導體，其中半導體之電子親和性在退化摻 雜半導體靜電影響内的延伸區域中明顯在某半導體之能帶 隙的外部；或退化摻雜Ρ型半導體，其中半導體之電子親和 性與能帶隙之和在退化摻雜半導體靜電影響内的延伸區域 中明顯在某半導體之能帶隙的外部。 一些情形中，負責導電率增加之金屬可與金屬/半導體源 極/汲極接觸電連接，其中金屬/半導體接觸可具有超薄（如 以上所定義）介面絕緣體。負載導電率增加之金屬，儘管與 此金屬/半導體介面接觸，不必為與金屬/半導體介面處相同 之金屬。負載導電率增加之金屬可「浮動」，並不與裝置或 電路之任何其他部分電連接。金屬/半導體接觸處的金屬可 t為合金或化合物，其主要由負責導電率之金屬以及半導體 、成此σ金或化合物可藉由沈積低或高操作功能金屬， 然後使其與半導體發生化學反應，在該區域留下未反應金 屬以在延伸區域内引起電荷而形成。若通道與S/D金屬間之 電阻相對於參考情形至少低1〇%，可假定導電率實質上得 98321.doc -47- 1293472 以增強，參考情形中以具有截短至源極/沒極與通道間之延 伸區域内半導體之最大限制頻帶邊緣（最高親和性導電 帶’最低親和性價電子帶）的操作功能者取代負責導電率增 加之金屬。或者’如上所述，通道與金屬間之電阻不大: 參考情形電阻之-半除外。作為替代或附加方案，若在通 道與金屬/半導體源極/汲極接觸間之延伸區域的某部分 中，平衡半導體處於與形成平衡通道相同類型之載子的強 反轉狀態、’可假定導電帛實質上得以增強，❿若在反轉狀 f之延伸區域中，以具有截短至附近半導體之最大限制頻 帶邊緣（最高親和性導電帶，最低親和性價電子帶）的操作功 能者取代該金屬，則與形成通道相同類型之載子的反轉狀 態不再平衡地存在於相同位置處。或者，若在通道與金屬/ 半導體源極/汲極接觸間之延伸區域的某部分中，平衡半導 體處於與形成平衡通道相同類型之载子的強反轉狀態，可 假定導電率實質上得以增強，而若在累積狀態之延伸區域 中，以具有截短至附近半導體之最大限制頻帶邊緣（最高親 和性導電帶，最低親和性價電子帶）的操作功能者取代該金 屬，則強累積狀態不再平衡地存在於相同位置處。—肚情 形中，若在通道與金屬/半導體源極/汲極接觸間之延伸區域 的某部分中，而該部分距離通道不遠於距離源極/汲極接 觸’靜電分析指示通道載子濃度增強至少三倍，若以具有 截短至附近半導體（強反轉或強累積狀態）之最大限制頻帶 邊緣（最高親和性導電帶，最低親和性價電子帶）的操作功能 者取代§亥金屬則高於三倍，可假定導電率實質上得以辦 98321.doc -48· 1293472 強。或者 的某點，. 右在通道與金屬/半導體S/D接觸間
可假定導電率得以增強。 之延伸區域 於距離S/D接觸，靜電分析指 .應用的開啟間極電壓與關閉 由於平衡靜電耦合引起的單位 間的單位面積電荷一樣大，則 ’電晶體可為η通道MOSFET，以及負 各種具體實施例中， ¥電率乓加之金屬具有小於延伸區域内某半導體之電子 親和性的操作功能；或為ρ通道m〇sfet，以及負責導電率 ^之金屬具有比大於延伸區域内某半導體之電子親和性 之能帶隙更大的操作功能。 【圖式簡單說明】 本發明將藉由範例及附圖來進行解說，但本發明未限定 在這些範例及附圖内，其中： 圖1說明具有Gonzalez等人所說明之分離偏壓間隔物技 術的電晶體之示意性斷面圖； 圖2說明Pariii〇等人所說明之偏壓間隔物裝置； 圖3說明Baucmschmitt等人所報告之使用Yb/Si〇2/Si接面 來建立操作功能感應電子層； 圖4包括4a、4b及4c，顯示Kunze等人所報告之使用 Mg/SiOVSi接面來建立操作功能感應電子層； 圖5顯示Tove等人所報告的於MESFET内使用以及 圖ό包括6a至6d，提供根據本發明之具體實施例採用具有 98321.doc -49- 1293472 重疊閘極結構之MOSFET配置的電晶體之比較； 圖7以圖形方式說明與低操作功能金屬、半導體及高操作 功能金屬相關聯之頻帶參數； 圖8包括8a至8c，顯示根據本發明之具體實施例所使用的 電晶體摻雜策略之各種斷面圖； 圖9包括9a至9c，顯示採用本發明之具體實施例可實現之 電晶體參數以及多年來用於此類參數之工業計劃的比較； 圖10說明具有如Lin等人所報告之偏壓感應延伸的雙極 Schottky 源極/汲極 FET ; 圖11說明根據本發明一項具體實施例配置之電晶體並突 出其特定實體尺寸； 圖12為說明延伸金屬之操作功能與半導體頻帶邊緣間之 目標分離的曲線圖，該目標分離與用於根據本發明之具體 實施例所配置的η通道MOSFET之供應電壓成函數關係； 圖13包括13a至13i，說明用於根據本發明之各種具體實 施例配置的電晶體之源極/汲極延伸區域幾何形狀的許多 範例； 圖14包括丨“及丨朴’提供根據本發明之具體實施例用於 具有及無重疊金屬的完全空乏絕緣體上矽11通道河〇卯£丁 之模擬電子密度輪廓的比較； 圖15包括15a及15b，提供根據本發明之具體實施例用於 具有不同有效操作功能之重疊金屬的完全空乏絕緣體上石夕 η通道M0SFET之模擬電子密度輪廓的比較； 圖16包括16a、16b及16c，接供頊认协从# 扠仏用於摻雜源極/汲極完全 98321.doc -50- 1293472 空乏絕緣體上矽η通道MOSFET之模擬電子密度輪廓的比 較。根據本發明之各種具體實施例一種裝置具有金屬重 疊，而另一種具有重疊金屬，其具有半導體能帶隙内之有 效操作功能。 【主要元件符號說明】 10 電晶體 12 側閘極 14 閘極 16 絕緣體 18 源極/汲極區域 20 間隔物氧化物 22 電荷層 24 通道 26 電晶體 28 間隔物 30 源極 31 延伸區域 32 汲極 33 延伸區域 34 自對準矽化物 36 裝置 38 Yb/Si02 介面 40 電子層 42 Si/Si02 介面 98321.doc -51 -
Yb/Si02/Si穿隧接面 n+ Si區域 理想結構
Mg層
Si02 層
Si 接近表面電子層 結構
SiO』
Mg/Si接觸 裝置 操作功能感應電子層 源極接觸 汲極接觸 通道
Mg重疊
Si〇2 裝置 裝置 金屬 源極/汲極金屬 金屬 源極/沒極金屬 Si02 -52- 電晶體 導體 延伸區域 源極及/或汲極區域 通道區域 絕緣體 閘極 半導體
傳統FET 閘極 半導體 金屬/半導體S/D接面 電晶體 延伸區域 n+源極/汲極區域 金屬源極/汲極接觸 通道 重疊金屬 閘極 絕緣體 閘極至源極/汲極重疊結構 n+源極/汲極區域 閘極 低操作功能金屬 -53- 1293472 128 半導體 130 高操作功能金屬 132 電晶體 134 源極/汲極區域 136 延伸區域 138 金屬源極/汲極 140 電晶體 142 源極/ >及極半導體接觸 144 延伸區域 146 通道 148 電晶體 150 金屬/半導體接觸 152 通道 154 延伸區域 156 裝置 158 A1覆蓋層 160 CoSi源極/汲極 161 Si表面 162 閘極 164 金氧半導體場效電晶體 166 閘極絕緣體 168 絕緣體 170 導電材料 172 Si 98321.doc -54- 金屬源極/汲極接觸 閘極 延伸區域 通道 低操作功能金屬 延伸區域 重疊區域 延伸表面 完全空乏半導體層 感應電荷層 通道 低操作功能金屬 半導體層 低操作功能金屬 通道 低操作功能金屬 源極/汲極 金屬層 埋入氧化物 完全空泛半導體層 通道 底板金屬之部分 底板金屬之部分 延伸區域 -55- 1293472 220 通道區域 222 底板金屬 224 延伸區域 226 通道 228 半導體區域 230 金屬源極/汲極 232 摻雜源極/汲極 234 延伸區域 98321.doc

Claims (1)

  1. Ί q修(:更)正 12934亂828號專利申請案 中文申請專利範圍替換本(96年9月;) 十、申請專利範圍·· u 包:在介"導通通道與-通道分接 與該氟庳雷荇择民细 。亥傳導路徑接近 電晶2電何層局部絕緣之—導體，該導體進—步與該 之閘極絕緣並在引起該電荷之該t s _ 域内擁有一半導體之一能帶隙外部的一操作功能。 2.如睛未们之電晶體，其中該半導體通道與該通道 t之導電率可相料-參考情形增強至少約跡該參考 W中該導體具有該感應電荷區域内之該半導體的該能 ▼隙内或該能帶隙之一邊界處的一操作功能。 3·如明求項！之電晶體，其中該通道分接頭包含一換雜源極 /汲極接觸。 4·如明求項丨之電晶體，其中該通道分接頭包含一金屬源極 /汲極接觸。 5·如明求項1之電晶體，其中該通道分接頭包含一 Schottky 源極/汲極接觸。 6·如請求項3之電晶體，其中該半導體通道係由選自一清單 的一半導體所製成，該清單包含：Si、Ge、C或Si、Ge及 /或C之合金。 如請求項3之電晶體，其中該半導體通道係由選自一清單 的一半導體所製成，該清單包含：：IIIA族及VA族元素 之一化合物、III A族及VA族元素之一合金、IIA-B族及VIA 族元素之一化合物、ΠΑ-Β族及VIA族元素之一合金、 IIA-B族、IIIA族、IVA族、VA族及/或VIA族元素之一化 98321-960907.doc 1293472 合物、或IIA-B族、ΙΙΙΑ族、IVA族、VA族及/或VIA族元 素之一合金。 8. 如請求項3之電晶體，其中該半導體通道係由一半導體聚 合物、硖（fulleride)或其他以分子碳為主之材料所製成。 9. 如請求項5之電晶體，其中該半導體通道係由選自一清單 的一半導體所製成，該.清單包含：Si、Ge、C或Si、Ge及 /或C之合金。 10. 如請求項5之電晶體，其中該半導體通道係由選自一清單 的一半導體所製成，該清單包含：：ΠΙΑ族及VA族元素 之一化合物、ΙΙΙΑ族及VA族元素之一合金、ΙΙΑ-Β族及VIA 族元素之一化合物、IIA-B族及VIA族元素之一合金、 IIA-B族、IIIA族、IVA族、VA族及/或VIA族元素之一化 合物、或IIA-B族、IIIA族、IVA族、VA族及/或VIA族元 素之一合金。 11. 如請求項5之電晶體，其中該半導體通道由一半導體聚合 物、硖或其他以分子碳為主之材料製成。 12. 如請求項1之電晶體，其中該導體與該通道分接頭電連 接。 13. 如請求項3之電晶體，其中該導體與該通道分接頭電連 接。 14. 如請求項5之電晶體，其中該導體與該通道分接頭電連 接。 15. 如請求項6之電晶體，其中該導體與該通道分接頭電連 接0 98321-960907.doc 1293472 16·如明求項7之電晶體，其中該導體與該通道分接頭電連 17·如請求項8之電晶體，其中該導體與該通道分接頭電連 18·如請求項9之電晶體，其中該導體與該通道分接頭電連 接。 19·如請求項10之電晶體，其中該導體與該通道分接頭電連 接。 20·如請求項丨丨之電晶體，其中該導體與該通道分接頭電連 接。 21·如清求項3至2〇中任一項之電晶體，其中該導體具有 一不大於0.2伏特之操作功能，其低於引起該電荷之該電 晶體之該區域内的該半導體之一電子親和性。 22·如請求項1或3至2〇中任一項之電晶體，其中該導體具有 一不大於0.4伏特之操作功能，其低於引起該電荷之該電 晶體之該區域内的該半導體之一電子親和性。 23.如凊求項1或3至20中任一項之電晶體，其中該導體具有 一不大於0.8伏特之操作功能，其低於引起該電荷之該電 曰曰體之该區域内的該半導體之一電子親和性。 24·如請求項1或3至20中任一項之電晶體，其中該導體具有 一不大於1.6伏特之操作功能，其低於引起該電荷之該電 晶體之該區域内的該半導體之一電子親和性。 25.如請求項至20中任一項之電晶體，其中該導體具有 一不小於0·2伏特但大於一能帶隙之操作功能，其大於引 98321-960907.doc 1293472 起該電荷之該電晶體之該區域内的該半導體之一電子親 和性。 26·如請求項1或3至20中任一項之電晶體，其中該導體具有 一不小於0.4伏特但大於一能帶隙之操作功能，其大於引 起該電荷之該電晶體之該區域内的該半導體之一電子親 和性。 27. 如請求項1或3至20中任一項之電晶體，其中該導體具有 一不小於0.8伏特但大於一能帶隙之操作功能，其大於引 起該電荷之該電晶體之該區域内的該半導體之一電子親 和性。 28. 如請求項1或3至20中任一項之電晶體，其中該導體具有 一不小於1 ·6伏特但大於一能帶隙之操作功能，其大於引 起該電荷之該電晶體之該區域内的該半導體之一電子親 和0 29. 如請求項1或3至20中任一項之電晶體，其中分離該導體 與該感應電荷層之一第一絕緣體具有一第一厚度，其小 於或約等於分離該閘極與該半導體通道的一第二絕緣體 之一第二厚度的二倍。 3 0.如請求項1或3至20中任一項之電晶體，其中分離該導體 與該感應電荷層之一第一絕緣體具有一第一單位面積電 容’其大於或約等於分離該閘極與該半導體通道的一第 二絕緣體之一第二單位面積電容的一半。 3 1 ·如請求項1或3至20中任一項之電晶體，其中該導體應為 主要由一或多個稀土元素組成的一金屬，由原子分率來 98321-960907.doc -4 - 1293472 決定。 3 2 ·如印求項1或3至2 0中任一項之電晶體，其中該導體應為 Er或主要為Er之一合金，由原子分率來決定。 33·如請求項1或3至20中任一項之電晶體，其中該導體為Yb 或主要為Yb之一合金，由原子分率來決定。 34. 如請求項1或3至20中任一項之電晶體，其中該導體為…^ 或主要為Mg之一合金，由原子分率來決定。 35. 如請求項1或3至2〇中任一項之電晶體，其中該導體為^ 或主要為Pt之一合金，由原子分率來決定。 36·如請求項至20中任一項之電晶體，其中該導體應為ir 或主要為Ir之一合金，由原子分率來決定。 3 7.如請求項！或3至2〇中任一項之電晶體，其中該導體為一 退化摻雜η型半導體。 3 8·如請求項3至2〇中任一項之電晶體，其中該導體為一 退化摻雜p型半導體。 39·如請求項1或3至2〇中任一項之電晶體，其中該導體係配 置成在形成該電荷之該電晶體的該區域内引起應力。 4〇·如請求項39之電晶體，其中該感應之應力增強在形成該 電荷之該電晶體的該區域内之有效載子遷移率。 4 1 · 一種製造具有由操作功能感應的電荷層之電晶體之方 法其包含一半導體通道與一通道分接頭間之一電晶體 的一傳導路徑内引起一電荷層，該傳導路徑接近與該感 應電荷層並與該電晶體之一閘極局部絕緣之一導體，該 導體在引起該電荷之該電晶體的一區域内擁有一半導體 之一能帶隙外部的一操作功能。 98321-960907.doc
TW093141828A 2004-01-07 2004-12-31 Transistor with workfunction-induced charge layer TWI293472B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US53508204P 2004-01-07 2004-01-07
US10/832,576 US6891234B1 (en) 2004-01-07 2004-04-26 Transistor with workfunction-induced charge layer

Publications (2)

Publication Number Publication Date
TW200534346A TW200534346A (en) 2005-10-16
TWI293472B true TWI293472B (en) 2008-02-11

Family

ID=34556586

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093141828A TWI293472B (en) 2004-01-07 2004-12-31 Transistor with workfunction-induced charge layer

Country Status (4)

Country Link
US (1) US6891234B1 (zh)
EP (1) EP1709689B1 (zh)
TW (1) TWI293472B (zh)
WO (1) WO2005069382A1 (zh)

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7598134B2 (en) 2004-07-28 2009-10-06 Micron Technology, Inc. Memory device forming methods
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US20060063318A1 (en) * 2004-09-10 2006-03-23 Suman Datta Reducing ambipolar conduction in carbon nanotube transistors
JP4116990B2 (ja) * 2004-09-28 2008-07-09 富士通株式会社 電界効果型トランジスタおよびその製造方法
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20070031318A1 (en) * 2005-08-03 2007-02-08 Jie Liu Methods of chemically treating an electrically conductive layer having nanotubes therein with diazonium reagent
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
US8148718B2 (en) * 2007-05-31 2012-04-03 The Regents Of The University Of California Low voltage transistors
US7728392B2 (en) * 2008-01-03 2010-06-01 International Business Machines Corporation SRAM device structure including same band gap transistors having gate stacks with high-K dielectrics and same work function
EP2255443B1 (en) 2008-02-28 2012-11-28 Peregrine Semiconductor Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US9030248B2 (en) * 2008-07-18 2015-05-12 Peregrine Semiconductor Corporation Level shifter with output spike reduction
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
EP2311184A4 (en) 2008-07-18 2014-02-26 Peregrine Semiconductor Corp SOFTENER HIGH PERFORMANCE VOLTAGE GENERATION CIRCUITS AND METHOD
US20110068348A1 (en) * 2009-09-18 2011-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thin body mosfet with conducting surface channel extensions and gate-controlled channel sidewalls
US9264053B2 (en) 2011-01-18 2016-02-16 Peregrine Semiconductor Corporation Variable frequency charge pump
US9087905B2 (en) * 2012-10-03 2015-07-21 International Business Machines Corporation Transistor formation using cold welding
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US9041095B2 (en) * 2013-01-24 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
US9024376B2 (en) 2013-01-25 2015-05-05 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with dielectrically-isolated work-function metal electrodes surrounding the semiconductor pillar
US20150236748A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Devices and Methods for Duplexer Loss Reduction
WO2014170949A1 (ja) 2013-04-16 2014-10-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2014174672A1 (ja) 2013-04-26 2014-10-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
WO2014203304A1 (ja) 2013-06-17 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US9293333B2 (en) 2013-07-17 2016-03-22 Globalfoundries Inc. FinFET work function metal formation
WO2015008387A1 (ja) 2013-07-19 2015-01-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5759077B1 (ja) 2013-08-07 2015-08-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5658425B1 (ja) 2013-09-26 2015-01-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
EP2858114A1 (en) * 2013-10-01 2015-04-08 Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO Transistor device and method of manufacturing such a device
EP2858116A1 (en) * 2013-10-01 2015-04-08 Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO Ambipolar transistor device and method of operating the device
WO2015049773A1 (ja) 2013-10-03 2015-04-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び、半導体装置の製造方法
JP5675003B1 (ja) 2013-11-13 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2015075819A1 (ja) 2013-11-22 2015-05-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
JP5676786B1 (ja) 2014-01-15 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP5657151B1 (ja) 2014-01-23 2015-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2015121961A1 (ja) 2014-02-14 2015-08-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
WO2015125205A1 (ja) 2014-02-18 2015-08-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2015132851A1 (ja) 2014-03-03 2015-09-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2015132913A1 (ja) 2014-03-05 2015-09-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5869079B2 (ja) * 2014-09-02 2016-02-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6153507B2 (ja) * 2014-11-25 2017-06-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP5864713B2 (ja) * 2014-12-17 2016-02-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5894251B2 (ja) * 2014-12-22 2016-03-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5928962B2 (ja) * 2014-12-25 2016-06-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
JP5869166B2 (ja) * 2015-04-08 2016-02-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5926423B2 (ja) * 2015-05-20 2016-05-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6285393B2 (ja) * 2015-06-04 2018-02-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6033938B2 (ja) * 2015-10-01 2016-11-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6159777B2 (ja) * 2015-10-28 2017-07-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9947658B2 (en) * 2015-10-28 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP6080989B2 (ja) * 2016-01-06 2017-02-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6375316B2 (ja) * 2016-01-06 2018-08-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6326437B2 (ja) * 2016-02-17 2018-05-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6527831B2 (ja) * 2016-03-02 2019-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6082489B2 (ja) * 2016-03-30 2017-02-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6143913B2 (ja) * 2016-04-06 2017-06-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
JP6527835B2 (ja) * 2016-04-06 2019-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6114434B2 (ja) * 2016-04-21 2017-04-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6527839B2 (ja) * 2016-06-01 2019-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
JP6129387B2 (ja) * 2016-06-23 2017-05-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
DE112017005855T5 (de) 2016-11-18 2019-08-01 Acorn Technologies, Inc. Nanodrahttransistor mit Source und Drain induziert durch elektrische Kontakte mit negativer Schottky-Barrierenhöhe
JP6329299B2 (ja) * 2017-04-20 2018-05-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6368836B2 (ja) * 2017-07-27 2018-08-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10720502B2 (en) 2018-10-22 2020-07-21 International Business Machines Corporation Vertical transistors having a layer of charge carriers in the extension region for reduced extension region resistance
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
CN111509074B (zh) * 2020-04-29 2022-03-25 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0763095B2 (ja) * 1986-04-09 1995-07-05 株式会社東芝 半導体装置
US4714519A (en) * 1987-03-30 1987-12-22 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US5243212A (en) * 1987-12-22 1993-09-07 Siliconix Incorporated Transistor with a charge induced drain extension
US5108940A (en) * 1987-12-22 1992-04-28 Siliconix, Inc. MOS transistor with a charge induced drain extension
US5714786A (en) * 1996-10-31 1998-02-03 Micron Technology, Inc. Transistors having controlled conductive spacers, uses of such transistors and methods of making such transistors
US6348387B1 (en) * 2000-07-10 2002-02-19 Advanced Micro Devices, Inc. Field effect transistor with electrically induced drain and source extensions
JP3833903B2 (ja) * 2000-07-11 2006-10-18 株式会社東芝 半導体装置の製造方法
KR100343431B1 (ko) 2000-09-04 2002-07-11 윤덕용 극소채널 ｍｏｓ 트랜지스터 제조방법
US6563151B1 (en) * 2000-09-05 2003-05-13 Samsung Electronics Co., Ltd. Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same
US6380038B1 (en) * 2000-10-30 2002-04-30 Advanced Micro Devices, Inc. Transistor with electrically induced source/drain extensions
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
US6727534B1 (en) * 2001-12-20 2004-04-27 Advanced Micro Devices, Inc. Electrically programmed MOS transistor source/drain series resistance

Also Published As

Publication number Publication date
EP1709689A1 (en) 2006-10-11
US6891234B1 (en) 2005-05-10
TW200534346A (en) 2005-10-16
WO2005069382A1 (en) 2005-07-28
EP1709689B1 (en) 2014-12-10

Similar Documents

Publication Publication Date Title
TWI293472B (en) Transistor with workfunction-induced charge layer
US11043571B2 (en) Insulated gate field effect transistor having passivated schottky barriers to the channel
Chander et al. Heterojunction fully depleted SOI-TFET with oxide/source overlap
JP2004356314A (ja) 半導体装置
US10756183B2 (en) N-channel gallium nitride transistors
Pandey et al. Impact of dielectric pocket on analog and high-frequency performances of cylindrical gate-all-around tunnel FETs
Oshima et al. Advanced SOI MOSFETs with buried alumina and ground plane: self-heating and short-channel effects
US20050104137A1 (en) Insulated gate field-effect transistor having III-VI source/drain layer(s)
Narula et al. Impact of core thickness and gate misalignment on rectangular core–shell based double gate junctionless field effect transistor
US20100171154A1 (en) Silicon-On-Insulator Junction Field-Effect Transistor Having A Fully Depleted Body and Fabrication Method Therefor
TW200525752A (en) Lateral FET structure with improved blocking voltage and on resistance performance and method
Wang et al. Sub-50-nm PtSi Schottky source/drain MOSFETs
EP0283878A1 (en) Field effect transistor
Choi et al. Hydrogenated amorphous silicon thin-film transistor with a thin gate insulator
Peng et al. Improved Subthreshold Characteristics of Epi-Silicon FinFET via Fin Surface Passivation Technologies
Liu et al. Novel vertically stacked Ge0. 85Si0. 15 nGAAFETs above a Si channel with low SS of 76 mV/dec by underneath Si channel and enhanced Ion (1.7 X at VOV= VDS= 0.5 V) by Ge0. 85Si0. 15 channels
Chen et al. Hot Carrier Injection Reliability of Fabricated N-and P-Type Multi FinFETs with Different TiN Stacks
Srinivas et al. Threshold Voltage Modeling of tri-Gate Schottky-Barrier (TGSB) Field-Effect-Transistors (FETs)
Suh et al. Doping-and capacitor-less 1T-DRAM cell using reconfigurable feedback mechanism
Ahmed et al. Comparative Performance Analysis of TMD based Multi-Bridge Channel Field Effect Transistor (MBCFET)
CN1607670A (zh) 部分空乏soi金氧半导体元件
JP2008085218A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees