CN111509074B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件包括：衬底；离子掺杂区，形成在所述衬底中；电深沟道隔离环，形成在所述衬底中并环绕于所述离子掺杂区的外侧，且在所述衬底中与所述离子掺杂区绝缘隔离；以及，顶电极和底电极，所述顶电极形成在所述衬底的顶面上且与所述电深沟道隔离环的顶面电性连接，所述底电极形成在所述衬底的底面上且与所述电深沟道隔离环的底面连接，且所述顶电极和所述底电极之间的不为零的电势差能使得所述电深沟道隔离环带电，以改变所述离子掺杂区中的电荷分布。本发明的技术方案能够对离子掺杂区中的离子掺杂浓度和深度实现精准控制，进而能够满足先进的半导体器件的高要求。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
半导体器件中的光电二极管是基于离子注入工艺，在硅衬底的不同区域注入不同类型、不同浓度的离子。以雪崩光电二极管(Photon Avalanche Diode，PAD)为例，参阅图1，图1是现有的一种含雪崩光电二极管的半导体器件的示意图，从图1中可看出，采用离子注入工艺在硅衬底中从上往下依次形成了P型离子重掺杂区11、本征型离子掺杂区12、P型离子轻掺杂区13和N型离子重掺杂区14；并且，在P型离子重掺杂区11的顶面形成有负电极15，在N型离子重掺杂区14的底面形成有正电极16，以在工作时通过负电极15和正电极16向半导体器件中加反向偏压，进而使得半导体器件达到雪崩倍增状态。其中，不同掺杂区的离子浓度和注入深度主要是靠离子注入的工艺来控制的，例如，通过掺杂离子的剂量控制离子浓度以及通过离子注入的能量控制注入深度。
对于一些先进的半导体器件，其设计要求硅衬底很厚，这也就要求离子注入的深度相应地增大，那么，也就要求离子注入的能量增大，使得杂质原子穿入硅衬底的深度越深；由于离子注入会使得原子撞击出晶格结构而损伤硅衬底的晶格，那么，离子注入的能量越大，则对硅衬底造成的晶格损伤也就越大。另外，先进的半导体器件对注入的离子浓度的精准度也提出了更高的要求。如果单一的依靠优化离子注入工艺来实现对离子浓度和注入深度进行控制，尤其是面对先进的半导体器件的高要求时，会涉及到优化离子注入设备结构、参数等，导致成本明显提高，而且也很难完全解决上述问题。
因此，需要提出一种新的控制衬底中的离子掺杂浓度和深度的方法，以满足先进的半导体器件的高要求。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够对离子掺杂区中的离子掺杂浓度和深度实现精准控制，进而能够满足先进的半导体器件的高要求。
为实现上述目的，本发明提供了一种半导体器件，包括：
衬底；
离子掺杂区，形成在所述衬底中；
电深沟道隔离环，形成在所述衬底中并环绕于所述离子掺杂区的外侧，且在所述衬底中与所述离子掺杂区绝缘隔离；以及，
顶电极和底电极，所述顶电极形成在所述衬底的顶面上且与所述电深沟道隔离环的顶面电性连接，所述底电极形成在所述衬底的底面上且与所述电深沟道隔离环的底面连接，且所述顶电极和所述底电极之间的不为零的电势差能使得所述电深沟道隔离环带电，以改变所述离子掺杂区中的电荷分布。
可选的，所述离子掺杂区仅为一个离子掺杂均匀且导电类型与所述衬底的导电类型相反的掺杂区；或者，所述离子掺杂区包括至少两个导电类型和/或离子掺杂浓度不同的掺杂层，且所有的掺杂层自所述衬底的顶面向所述衬底的底面依次排布设置，最底层的掺杂层与所述衬底的导电类型相反。
可选的，所述离子掺杂区包括自所述衬底的顶面向所述衬底的底面依次排布设置的第一重掺杂层、本征掺杂层和第二重掺杂层，所述第一重掺杂层和所述第二重掺杂层的离子掺杂浓度均大于所述本征掺杂层的离子掺杂浓度，且所述第一重掺杂层的导电类型与所述第二重掺杂层的导电类型相反。
可选的，所述离子掺杂区还包括夹设在所述本征掺杂层和所述第二重掺杂层之间的轻掺杂层，所述轻掺杂层的离子掺杂浓度小于所述第一重掺杂层和所述第二重掺杂层的离子掺杂浓度并大于所述本征掺杂层的离子掺杂浓度，且所述轻掺杂层的导电类型与所述第二重掺杂层的导电类型相反。
可选的，所述电深沟道隔离环至少环绕于所述本征掺杂层的外侧。
可选的，所述第一重掺杂层、所述第二重掺杂层和所述轻掺杂层的厚度均小于所述本征掺杂层的厚度。
可选的，所述衬底中形成有贯穿所述衬底且环绕于所述离子掺杂区的外侧的沟道环，所述电深沟道隔离环包括覆盖在所述沟道环的内壁上的绝缘层，以及填满所述沟道环的导电材料层。
可选的，所述离子掺杂区用于形成光电二极管，所述半导体器件还包括形成于所述衬底的底面的正电极和形成于所述衬底的顶面的负电极。
可选的，所述底电极和所述正电极相互分离；所述顶电极和所述负电极相互分离，或者，所述顶电极和所述负电极连为一体。
可选的，当所述顶电极和所述负电极相互分离时，所述底电极接地，所述顶电极和所述正电极接相同的电压，或者，所述顶电极和所述负电极接相同的电压。
可选的，所述半导体器件还包括MOS晶体管和金属互连结构，所述MOS晶体管的源极、漏极和栅极均形成在所述衬底中，所述金属互连结构形成在所述衬底上，且所述MOS晶体管的源极、漏极或栅极通过所述金属互连结构与所述正电极或所述负电极电性连接。
本发明还提供了一种半导体器件的制造方法，包括：
提供一衬底，形成至少一个离子掺杂区于所述衬底中；
刻蚀所述衬底，以形成环绕于所述离子掺杂区的外侧的沟道环；
在所述沟道环的内表面上覆盖绝缘层并进一步填充导电材料，以形成电深沟道隔离环；
形成顶电极于所述衬底的顶面上并形成底电极于所述衬底的底面上，所述顶电极的底面与所述电深沟道隔离环中的导电材料的顶面电性连接，所述底电极的顶面与所述电深沟道隔离环的底面连接。
可选的，采用离子注入工艺形成所述离子掺杂区。
可选的，形成至少一个所述离子掺杂区于所述衬底中的步骤包括：形成一个离子掺杂均匀且导电类型与所述衬底的导电类型相反的掺杂区；或者，形成至少两个导电类型和/或离子掺杂浓度不同的掺杂层于所述衬底中，且所有的掺杂层自所述衬底的顶面向所述衬底的底面依次排布设置，最底层的掺杂层与所述衬底的导电类型相反。
可选的，在形成所述离子掺杂区之后且在形成所述沟道环之前，还包括：
在所述衬底上制作MOS晶体管和电性连接所述MOS晶体管的金属互连结构，以形成器件晶圆，且所述MOS晶体管和金属互连结构所在的器件晶圆的一面为所述器件晶圆的底面；
将所述器件晶圆的底面键合到一承载晶圆上；以及，
对所述器件晶圆的顶面的所述衬底的顶面进行减薄。
可选的，从减薄后的所述衬底的顶面刻蚀所述衬底至所述承载晶圆的表面，以形成贯穿所述衬底的所述沟道环；在所述沟道环的内表面上覆盖绝缘层时，所述绝缘层还覆盖在所述沟道环暴露出的承载晶圆的表面。
可选的，形成所述顶电极于所述衬底的顶面上的同时，还在所述衬底的顶面上形成与所述顶电极分离或者连为一体的负电极，所述负电极电性连接所述离子掺杂区的顶面；在形成所述底电极之前，先去除所述承载晶圆，且在形成所述底电极于所述衬底的底面上的同时，还在所述衬底的底面上形成与所述底电极分离的正电极，所述正电极电性连接所述离子掺杂区的底面。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于具有形成在衬底中的离子掺杂区；形成在所述衬底中并环绕于所述离子掺杂区的外侧的电深沟道隔离环，且在所述衬底中与所述离子掺杂区绝缘隔离；以及，形成在所述衬底的顶面上且与所述电深沟道隔离环的顶面电性连接的顶电极，形成在所述衬底的底面上且与所述电深沟道隔离环的底面连接的底电极，且所述顶电极和所述底电极之间的不为零的电势差能使得所述电深沟道隔离环带电，以改变所述离子掺杂区中的电荷分布，使得能够对离子掺杂区中的离子掺杂浓度和深度实现精准控制，进而能够满足先进的半导体器件的高要求。
2、本发明的半导体器件的制造方法，通过形成至少一个离子掺杂区于衬底中；刻蚀所述衬底，以形成环绕于所述离子掺杂区的外侧的沟道环；在所述沟道环的内表面上覆盖绝缘层并进一步填充导电材料，以形成电深沟道隔离环；形成顶电极于所述衬底的顶面上并形成底电极于所述衬底的底面上，所述顶电极的底面与所述电深沟道隔离环中的导电材料的顶面电性连接，所述底电极的顶面与所述电深沟道隔离环的底面连接，使得能够对离子掺杂区中的离子掺杂浓度和深度实现精准控制，进而能够满足先进的半导体器件的高要求。
附图说明
图1是现有的一种半导体器件的示意图；
图2a～图2c是本发明一实施例的半导体器件的示意图；
图3是本发明一实施例的半导体器件的工作原理图；
图4是本发明一实施例的半导体器件的制造方法的流程图。
其中，附图1～图4的附图标记说明如下：
11-P型离子重掺杂区；12-本征型离子掺杂区；13-P型离子轻掺杂区；14-N型离子重掺杂区；15-负电极；16-正电极；21-第一重掺杂层；22-本征掺杂层；23-轻掺杂层；24-第二重掺杂层；25-电深沟道隔离环；251-绝缘层；252-导电材料层；261-正电极；262-底电极；271-负电极；272-顶电极；28-抗反射层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图2a～图4对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种半导体器件，所述半导体器件包括衬底、离子掺杂区、电深沟道隔离环、顶电极和底电极，所述离子掺杂区形成在所述衬底中；所述电深沟道隔离环形成在所述衬底中并环绕于所述离子掺杂区的外侧，且在所述衬底中与所述离子掺杂区绝缘隔离；所述顶电极形成在所述衬底的顶面上且与所述电深沟道隔离环的顶面电性连接，所述底电极形成在所述衬底的底面上且与所述电深沟道隔离环的底面连接，且所述顶电极和所述底电极之间的不为零的电势差能使得所述电深沟道隔离环带电，以改变所述离子掺杂区中的电荷分布。
下面参阅图2a～图2c和图3详细描述本实施例提供的半导体器件，图2a～图2c是本发明一实施例的半导体器件的示意图，图2a～图2c也是半导体器件的纵向截面示意图，图3是本发明一实施例的半导体器件的工作原理图。
衬底(未图示)，所述衬底的材质可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)或磷化铟(InP)等。所述衬底本身可以采用离子注入的方式掺杂有导电类型为N型或P型的离子。
所述离子掺杂区形成在所述衬底中。所述离子掺杂区用于形成光电二极管，所述离子掺杂区可以仅为一个离子掺杂均匀且导电类型与所述衬底的导电类型相反的掺杂区，以形成PN结。当所述衬底的导电类型为N型时，所述离子掺杂区的导电类型为P型；当所述衬底的导电类型为P型时，所述离子掺杂区的导电类型为N型。
或者，所述离子掺杂区包括至少两个导电类型或离子掺杂浓度不同的掺杂层，或者包括至少两个导电类型和离子掺杂浓度均不同的掺杂层，且所有的掺杂层自所述衬底的顶面向所述衬底的底面依次排布设置，最底层的掺杂层与所述衬底的导电类型相反。
例如，所述离子掺杂区可以包括自所述衬底的顶面向所述衬底的底面依次排布设置的第一重掺杂层、本征掺杂层和第二重掺杂层。所述第一重掺杂层与所述衬底的离子掺杂浓度和导电类型可以相同或不同，当所述第一重掺杂层与所述衬底的离子掺杂浓度和导电类型均相同时，所述第一重掺杂层可以理解为是所述衬底的一部分；当所述第一重掺杂层与所述衬底的离子掺杂浓度或导电类型不同时，所述第一重掺杂层可以理解为是重新形成于所述衬底中的一重掺杂层。所述第一重掺杂层和所述第二重掺杂层的离子掺杂浓度均大于所述本征掺杂层的离子掺杂浓度，且所述第一重掺杂层的导电类型与所述第二重掺杂层的导电类型相反；所述本征掺杂层的导电类型可以与所述第一重掺杂层的导电类型相同或不同，所述本征掺杂层的离子掺杂浓度很低，可以用本征I表示。当所述第一重掺杂层的导电类型为P型时，所述第二重掺杂层的导电类型为N型，所述本征掺杂层的导电类型可以为P型或N型；当所述第一重掺杂层的导电类型为N型时，所述第二重掺杂层的导电类型为P型，所述本征掺杂层的导电类型可以为P型或N型。所述第一重掺杂层、本征掺杂层和第二重掺杂层形成了P+-I-N+结或N+-I-P+结，所述本征掺杂层可以作为耗尽层，以弥补PN结本身的结太薄的缺点，进而能够提高光电效应，且还有倍增的效果。
另外，所述离子掺杂区还可包括夹设在所述本征掺杂层和所述第二重掺杂层之间的轻掺杂层，所述轻掺杂层的离子掺杂浓度小于所述第一重掺杂层和所述第二重掺杂层的离子掺杂浓度并大于所述本征掺杂层的离子掺杂浓度，且所述轻掺杂层的导电类型与所述第二重掺杂层的导电类型相反。当所述第二重掺杂层的导电类型为P型时，所述轻掺杂层的导电类型为N型；当所述第二重掺杂层的导电类型为N型，所述轻掺杂层的导电类型为P型。
所述第一重掺杂层、本征掺杂层、轻掺杂层和第二重掺杂层形成了P+-I-P-N+结或N+-I-N-P+结，即形成了雪崩光电二极管。如图2a～图2c所示，所述离子掺杂区包括自所述衬底的顶面向所述衬底的底面依次排布设置的所述第一重掺杂层21、本征掺杂层22、轻掺杂层23和第二重掺杂层24，所述第一重掺杂层21、所述第二重掺杂层24和所述轻掺杂层23的厚度均小于所述本征掺杂层22的厚度。如图3所示，所述第一重掺杂层21、本征掺杂层22、轻掺杂层23和第二重掺杂层24形成的雪崩光电二极管的工作原理为：所述本征掺杂层22作为光吸收区，所述轻掺杂层23和第二重掺杂层24形成的PN结作为雪崩区，所述轻掺杂层23的存在实现了雪崩区和光吸收区的分离；在工作状态时，向半导体器件提供反向偏压，由于所述本征掺杂层22很厚，可以吸收更多的光子并产生光生载流子，光生载流子漂移运动进入雪崩区并被雪崩区的高电场加速，加速碰撞会产生更多的载流子，从而实现载流子的雪崩倍增效应，进而使得半导体器件具有非常高的灵敏度，从而使得含雪崩光电二极管的半导体器件作为先进的半导体器件进行使用。其中，I1为在外电路形成的倍增光生电流，Emin为碰撞电离所需的最小场强，E1为所述第一重掺杂层21、本征掺杂层22、轻掺杂层23和第二重掺杂层24内的场强变化趋势；载流子在从光吸收区向雪崩区运动的过程中，场强缓慢增大，且小于碰撞电离所需的最小场强Emin；当载流子进入雪崩区后，场强快速增大，并超过碰撞电离所需的最小场强Emin，且在所述轻掺杂层23和第二重掺杂层24的交界处附近达到最大，之后逐渐减小，在此过程中，在外电路形成了倍增光生电流I1。
并且，对于含雪崩光电二极管的半导体器件，所述衬底可以包括基底和形成在所述基底的底面上的外延层，所述第一重掺杂层可以形成在所述衬底的基底中，所述本征掺杂层、所述轻掺杂层和所述第二重掺杂层可以均形成在所述外延层中。
由于所述第一重掺杂层、所述第二重掺杂层和所述轻掺杂层的厚度均小于所述本征掺杂层的厚度，所述第一重掺杂层、所述第二重掺杂层和所述轻掺杂层的厚度仅几百纳米，所述本征掺杂层的厚度可达几微米，所述本征掺杂层的厚度如此大，若仅依靠离子注入工艺形成所述本征掺杂层，会造成所述衬底的晶格损伤；且所述本征掺杂层的离子掺杂浓度很低，仅依靠离子注入工艺很难实现对离子掺杂浓度的高精准度的要求。因此，需要提出一种半导体器件的结构，以满足所述离子掺杂区中的类似所述本征掺杂层这种掺杂厚度大且掺杂浓度的精度高的要求，进而实现先进的半导体器件的高要求。
所述电深沟道隔离环形成在所述衬底中并环绕于所述离子掺杂区的外侧，以将所述离子掺杂区与其外侧的器件区域隔离开；且所述电深沟道隔离环在所述衬底中与所述离子掺杂区绝缘隔离。所述电深沟道隔离环的横剖面的形状可以为圆环形或方环形等形状。
所述衬底中形成有贯穿所述衬底且环绕于所述离子掺杂区的外侧的沟道环，所述电深沟道隔离环包括覆盖在所述沟道环的内壁上的绝缘层，以及填满所述沟道环的导电材料层。如图2a～图2c所示，所述电深沟道隔离环25包括覆盖在所述沟道环(未图示)的底壁和侧壁上的绝缘层251，以及填满所述沟道环的导电材料层252。
所述绝缘层的材质可以包括二氧化硅、氮化硅、介电常数K大于二氧化硅的高K介质以及介电常数K低于二氧化硅的低K介质中的至少一种；所述导电材料层的材质可以包括金属、金属硅化物、掺杂半导体等中的至少一种。
所述顶电极形成在所述衬底的顶面上且与所述电深沟道隔离环的顶面电性连接，所述底电极形成在所述衬底的底面上且与所述电深沟道隔离环的底面连接，且所述顶电极和所述底电极之间的不为零的电势差能使得所述电深沟道隔离环带电，以改变所述离子掺杂区中的电荷分布，进而实现对所述离子掺杂区中的离子掺杂的浓度和深度进行精准控制。
由于所述电深沟道隔离环包括所述绝缘层和导电材料层，所述底电极与所述绝缘层的底面连接，所述顶电极与所述导电材料层的顶面电性连接，使得所述电深沟道隔离环起到绝缘隔离作用的同时，还使得所述顶电极和所述底电极之间(即所述电深沟道隔离环的顶面和底面之间)形成不为零的电势差(即电压)，进而使得在所述电深沟道隔离环的周围形成电场，电场能够对所述电深沟道隔离环所环绕的所述离子掺杂区中的电荷分布产生影响，从而对所述离子掺杂区中的离子掺杂浓度和深度产生影响。通过调整所述顶电极和所述底电极之间的电势差的大小和方向，使得所述电场发生变化，进而能够对所述离子掺杂区中的离子掺杂浓度和深度实现精准控制。
对于含雪崩光电二极管的半导体器件，由于所述本征掺杂层的厚度很厚且离子掺杂的浓度很低，需要对所述本征掺杂层中的离子掺杂的浓度和深度进行精准控制，才能满足所述本征掺杂层的离子掺杂的要求。因此，所述电深沟道隔离环至少环绕于所述本征掺杂层的外侧，以改变所述本征掺杂层中的电荷分布，进而实现对所述本征掺杂层中的离子掺杂的浓度和深度进行精准控制。
而所述第一重掺杂层、所述第二重掺杂层和所述轻掺杂层的厚度很薄且离子掺杂浓度高，仅依靠离子注入工艺即可满足离子掺杂的要求。当然也可以将所述电深沟道隔离环环绕于所述第一重掺杂层、所述第二重掺杂层和所述轻掺杂层的至少一个掺杂层的外侧，以进一步对相应的掺杂层中的离子掺杂情况进行调整优化，进而优化半导体器件的性能。
所述离子掺杂区用于形成光电二极管，所述半导体器件还包括形成于所述衬底的底面的正电极和形成于所述衬底的顶面的负电极。以含雪崩光电二极管的半导体器件为例，如图2a～图2c所示，所述正电极261电性连接所述第二重掺杂层24，所述负电极271电性连接所述第一重掺杂层21，以使得所述正电极261电性连接电源正极V2以及所述负电极271电性连接电源负极V1，进而向所述离子掺杂区中提供反向偏压。
并且，所述底电极和所述正电极相互分离；所述顶电极和所述负电极相互分离，或者，所述顶电极和所述负电极连为一体。当所述顶电极和所述负电极相互分离时，所述底电极接地，所述顶电极和所述正电极接相同的电压，或者，所述顶电极和所述负电极接相同的电压。如图2a～图2c所示，所述底电极262和所述正电极261相互分离。如图2a所示，所述顶电极272和所述负电极271连为一体，所述顶电极272和所述负电极271均电性连接电源负极V1，所述正电极261电性连接电源正极V2，所述底电极262接地V3，以向所述离子掺杂区中提供反向偏压的同时，还使得所述顶电极272和所述底电极262之间形成电势差，电势差的方向为从所述电深沟道隔离环25的底面向顶面，以感应出所述电深沟道隔离环25所环绕的所述本征掺杂层22中的正电荷。如图2b所示，所述顶电极272和所述负电极271相互分离，所述底电极262接地V3，所述顶电极272和所述负电极271接相同的电压，即均各自电性连接电源负极V1，所述正电极261电性连接电源正极V2，以向所述离子掺杂区中提供反向偏压的同时，还使得所述顶电极272和所述底电极262之间形成电势差，电势差的方向为从所述电深沟道隔离环25的底面向顶面，以感应出所述电深沟道隔离环25所环绕的所述本征掺杂层22中的正电荷。如图2c所示，所述顶电极272和所述负电极271相互分离，所述底电极262接地V3，所述顶电极272和所述正电极261接相同的电压，即均各自电性连接电源正极V2，所述负电极271电性连接电源负极V1，以向所述离子掺杂区中提供反向偏压的同时，还使得所述顶电极272和所述底电极262之间形成电势差，电势差的方向为从所述电深沟道隔离环25的顶面向底面，以感应出所述电深沟道隔离环25所环绕的所述本征掺杂层22中的负电荷。当所述第一重掺杂层21、本征掺杂层22、轻掺杂层23和第二重掺杂层24的导电类型依次为P型、P型、P型和N型时，若带电的所述电深沟道隔离环25感应出所述本征掺杂层22中的正电荷，感应出的正电荷与所述本征掺杂层22中原有的正电荷累加，使得所述本征掺杂层22中的离子掺杂浓度增大；若带电的所述电深沟道隔离环25感应出所述本征掺杂层22中的负电荷，感应出的负电荷中和了所述本征掺杂层22中原有的正电荷，使得所述本征掺杂层22中离子掺杂浓度降低。
因此，通过将所述正电极、负电极、底电极和顶电极外接电压，使得在向所述离子掺杂区中提供反向偏压的同时，还能在所述顶电极和所述底电极之间形成电势差，使得所述电深沟道隔离环带电，所述电深沟道隔离环与所环绕的所述离子掺杂区之间产生电场，以使得所述离子掺杂区中实现电荷的迁移。并且，可以通过调整所述电深沟道隔离环外接电压获得的电势差的大小来调整所述电深沟道隔离环中的电荷量。所述电势差越大，所述电深沟道隔离环中的电荷量越多，则会对所述电深沟道隔离环所环绕的所述离子掺杂区中的电荷分布影响越大，尤其对于所述离子掺杂区中的本征掺杂层这种离子掺杂浓度很低的掺杂区中的电荷分布的影响会更加明显；且所述电深沟道隔离环所环绕的所述离子掺杂区的深度范围(即厚度)越大，则对所述离子掺杂区中所影响的电荷分布的深度范围越大，尤其对于所述离子掺杂区中的本征掺杂层这种很厚的掺杂区，通过增大所述电深沟道隔离环的厚度即可满足其内部的电荷分布的需求，而不会因为仅依靠离子注入工艺而导致衬底的晶格损伤。
因此，对于类似所述本征掺杂层这种要求掺杂厚度大且掺杂浓度的精度高的离子掺杂区，可以通过调整所述顶电极和所述底电极之间形成的电势差的大小和方向来调整所述离子掺杂区的离子掺杂浓度，以满足所述离子掺杂区对离子掺杂浓度的高要求；以及通过选择合适的环绕于所述离子掺杂区的外侧的所述电深沟道隔离环的高度来满足所述离子掺杂区的厚度的要求，以对离子掺杂区中的离子掺杂浓度和深度实现精准控制，进而实现先进的半导体器件的高要求。也就是说，在实现先进的半导体器件的高要求的同时，也能避免仅依靠离子注入工艺而导致的所述衬底的晶格损伤以及成本的明显升高。
另外，所述半导体器件还包括MOS晶体管和金属互连结构，所述MOS晶体管的源极、漏极和栅极均形成在所述衬底中，所述金属互连结构形成在所述衬底上，且所述MOS晶体管的源极、漏极或栅极通过所述金属互连结构与所述正电极或所述负电极电性连接。并且，所述正电极与所述第二重掺杂层之间通过所述金属互连结构实现电性连接，所述负电极与所述第一重掺杂层之间通过所述金属互连结构实现电性连接，所述顶电极通过所述金属互连结构与所述电深沟道隔离环的顶部实现电性连接，所述底电极通过所述金属互连结构与所述电深沟道隔离环的底部实现连接。
另外，如图2a～图2c所示，所述半导体器件还包括形成于所述衬底的顶面的抗反射层28，所述抗反射层28位于所述第一重掺杂层21的顶面上；在反向偏压的作用下，当光照射到所述抗反射层28上时，反向电流迅速增大，光的强度越大，反向电流也越大。
综上所述，本发明提供的半导体器件，包括：衬底；离子掺杂区，形成在所述衬底中；电深沟道隔离环，形成在所述衬底中并环绕于所述离子掺杂区的外侧，且在所述衬底中与所述离子掺杂区绝缘隔离；以及，顶电极和底电极，所述顶电极形成在所述衬底的顶面上且与所述电深沟道隔离环的顶面电性连接，所述底电极形成在所述衬底的底面上且与所述电深沟道隔离环的底面连接，且所述顶电极和所述底电极之间的不为零的电势差能使得所述电深沟道隔离环带电，以改变所述离子掺杂区中的电荷分布。本发明的半导体器件能够对离子掺杂区中的离子掺杂浓度和深度实现精准控制，进而能够满足先进的半导体器件的高要求。
本发明一实施例提供一种半导体器件的制造方法，参阅图4，图4是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供一衬底，形成至少一个离子掺杂区于所述衬底中；
步骤S2、刻蚀所述衬底，以形成环绕于所述离子掺杂区的外侧的沟道环；
步骤S3、在所述沟道环的内表面上覆盖绝缘层并进一步填充导电材料，以形成电深沟道隔离环；
步骤S4、形成顶电极于所述衬底的顶面上并形成底电极于所述衬底的底面上，所述顶电极的底面与所述电深沟道隔离环中的导电材料的顶面电性连接，所述底电极的顶面与所述电深沟道隔离环的底面连接。
下面参阅图2a～图2c和图3更为详细的介绍本实施例提供的半导体器件的制造方法。
按照步骤S1，提供一衬底，形成至少一个离子掺杂区于所述衬底中。可以采用离子注入工艺形成所述离子掺杂区，通过控制离子注入的能量和剂量来控制所述离子掺杂区的深度范围和离子掺杂浓度。所述衬底本身可以采用离子注入的方式掺杂有导电类型为N型或P型的离子。
形成至少一个所述离子掺杂区于所述衬底中的步骤包括：形成一个离子掺杂均匀且导电类型与所述衬底的导电类型相反的掺杂区，以形成PN结。或者，形成至少两个导电类型和/或离子掺杂浓度不同的掺杂层于所述衬底中，且所有的掺杂层自所述衬底的顶面向所述衬底的底面依次排布设置，最底层的掺杂层与所述衬底的导电类型相反。
例如，至少一个所述离子掺杂区可以包括自所述衬底的顶面向所述衬底的底面依次排布设置的第一重掺杂层、本征掺杂层和第二重掺杂层。所述第一重掺杂层与所述衬底的离子掺杂浓度和导电类型可以相同或不同，当所述第一重掺杂层与所述衬底的离子掺杂浓度和导电类型均相同时，所述第一重掺杂层可以理解为是所述衬底的一部分；当所述第一重掺杂层与所述衬底的离子掺杂浓度或导电类型不同时，所述第一重掺杂层可以理解为是重新形成于所述衬底中的一重掺杂层。所述第一重掺杂层和所述第二重掺杂层的离子掺杂浓度均大于所述本征掺杂层的离子掺杂浓度，且所述第一重掺杂层的导电类型与所述第二重掺杂层的导电类型相反；所述本征掺杂层的导电类型可以与所述第一重掺杂层的导电类型相同或不同，所述本征掺杂层的离子掺杂浓度很低，可以用本征I表示。当所述第一重掺杂层的导电类型为P型时，所述第二重掺杂层的导电类型为N型，所述本征掺杂层的导电类型可以为P型或N型；当所述第一重掺杂层的导电类型为N型时，所述第二重掺杂层的导电类型为P型，所述本征掺杂层的导电类型可以为P型或N型。所述第一重掺杂层、本征掺杂层和第二重掺杂层形成了P+-I-N+结或N+-I-P+结，所述本征掺杂层可以作为耗尽层，以弥补PN结本身的结太薄的缺点，进而能够提高光电效应，且还有倍增的效果。
另外，所述离子掺杂区还可包括夹设在所述本征掺杂层和所述第二重掺杂层之间的轻掺杂层，所述轻掺杂层的离子掺杂浓度小于所述第一重掺杂层和所述第二重掺杂层的离子掺杂浓度并大于所述本征掺杂层的离子掺杂浓度，且所述轻掺杂层的导电类型与所述第二重掺杂层的导电类型相反。当所述第二重掺杂层的导电类型为P型时，所述轻掺杂层的导电类型为N型；当所述第二重掺杂层的导电类型为N型，所述轻掺杂层的导电类型为P型。
所述第一重掺杂层、本征掺杂层、轻掺杂层和第二重掺杂层形成了P+-I-P-N+结或N+-I-N-P+结，即形成了雪崩光电二极管。如图2a～图2c所示，所述离子掺杂区包括自所述衬底的顶面向所述衬底的底面依次排布设置的所述第一重掺杂层21、本征掺杂层22、轻掺杂层23和第二重掺杂层24，所述第一重掺杂层21、所述第二重掺杂层24和所述轻掺杂层23的厚度均小于所述本征掺杂层22的厚度。所述第一重掺杂层21、本征掺杂层22、轻掺杂层23和第二重掺杂层24形成的雪崩光电二极管的工作原理参阅上述的所述半导体器件中对图3的描述，在此不再赘述。雪崩光电二极管能够实现载流子的雪崩倍增效应，进而使得半导体器件具有非常高的灵敏度，从而使得含雪崩光电二极管的半导体器件作为先进的半导体器件进行使用。
并且，对于含雪崩光电二极管的半导体器件，所述衬底可以包括基底和形成在所述基底的底面上的外延层，所述第一重掺杂层可以形成在所述衬底的基底中，所述本征掺杂层、所述轻掺杂层和所述第二重掺杂层可以均形成在所述外延层中。
由于对于先进的半导体器件，部分的所述离子掺杂区的离子注入的深度范围很厚且对离子掺杂的浓度要求很高的精准度，仅依靠调整离子注入的能量和剂量无法满足离子掺杂的要求。例如，对于具有雪崩光电二极管的半导体器件，所述离子掺杂区中的本征掺杂区的厚度可达几微米，若仅依靠离子注入工艺形成所述本征掺杂层，会造成所述衬底的晶格损伤；且所述本征掺杂层的离子掺杂浓度很低，仅依靠离子注入工艺很难实现对离子掺杂浓度的高精准度的要求。因此，需要提出一种半导体器件的制造方法，以满足类似所述本征掺杂层这种掺杂厚度大且掺杂浓度的精度高的要求，进而实现先进的半导体器件的高要求。
按照步骤S2，刻蚀所述衬底，以形成环绕于所述离子掺杂区的外侧的沟道环，以将所述离子掺杂区与其外侧的器件区域隔离开。所述沟道环可以贯穿所述衬底；所述沟道环的横剖面的形状可以为圆环形或方环形等形状。
按照步骤S3，在所述沟道环的内表面上覆盖绝缘层并进一步填充导电材料，以形成电深沟道隔离环，所述电深沟道隔离环在所述衬底中与所述离子掺杂区绝缘隔离。如图2a～图2c所示，所述电深沟道隔离环25包括覆盖在所述沟道环(未图示)的底壁和侧壁上的绝缘层251，以及填满所述沟道环的导电材料层252。
所述绝缘层的材质可以包括二氧化硅、氮化硅、介电常数K大于二氧化硅的高K介质以及介电常数K低于二氧化硅的低K介质中的至少一种；所述导电材料层的材质可以包括金属、金属硅化物、掺杂半导体等中的至少一种。
按照步骤S4，形成顶电极于所述衬底的顶面上并形成底电极于所述衬底的底面上，所述顶电极的底面与所述电深沟道隔离环中的导电材料的顶面电性连接，所述底电极的顶面与所述电深沟道隔离环的底面连接。所述顶电极和所述底电极之间的不为零的电势差能使得所述电深沟道隔离环带电，以改变所述离子掺杂区中的电荷分布，进而实现对所述离子掺杂区中的离子掺杂的浓度和深度进行精准控制。
由于所述电深沟道隔离环包括所述绝缘层和导电材料层，所述底电极与所述绝缘层的底面连接，所述顶电极与所述导电材料层的顶面电性连接，使得所述电深沟道隔离环起到绝缘隔离作用的同时，还使得所述顶电极和所述底电极之间(即所述电深沟道隔离环的顶面和底面之间)形成不为零的电势差(即电压)，进而使得在所述电深沟道隔离环的周围形成电场，电场能够对所述电深沟道隔离环所环绕的所述离子掺杂区中的电荷分布产生影响，从而对所述离子掺杂区中的离子掺杂浓度和深度产生影响。通过调整所述顶电极和所述底电极之间的电势差的大小和方向，使得所述电场发生变化，进而能够对所述离子掺杂区中的离子掺杂浓度和深度实现精准控制。
对于含雪崩光电二极管的半导体器件，由于所述本征掺杂层的厚度很厚且离子掺杂的浓度很低，需要对所述本征掺杂层中的离子掺杂的浓度和深度进行精准控制，才能满足所述本征掺杂层的离子掺杂的要求。因此，所述电深沟道隔离环至少环绕于所述本征掺杂层的外侧，以改变所述本征掺杂层中的电荷分布，进而实现对所述本征掺杂层中的离子掺杂的浓度和深度进行精准控制。
而所述第一重掺杂层、所述第二重掺杂层和所述轻掺杂层的厚度很薄且离子掺杂浓度高，仅依靠离子注入工艺即可满足离子掺杂的要求。当然也可以将所述电深沟道隔离环环绕于所述第一重掺杂层、所述第二重掺杂层和所述轻掺杂层的至少一个掺杂层的外侧，以进一步对相应的掺杂层中的离子掺杂情况进行调整优化，进而优化半导体器件的性能。
并且，形成所述顶电极于所述衬底的顶面上的同时，还在所述衬底的顶面上形成与所述顶电极分离或者连为一体的负电极，所述负电极电性连接所述离子掺杂区的顶面；且在形成所述底电极于所述衬底的底面上的同时，还在所述衬底的底面上形成与所述底电极分离的正电极，所述正电极电性连接所述离子掺杂区的底面，以向所述离子掺杂区中提供反向偏压。以含雪崩光电二极管的半导体器件为例，所述正电极、负电极、底电极和顶电极外接电压以感应出所述离子掺杂区中的本征掺杂层中的相应电荷的情况参阅上述的所述半导体器件中对图2a～图2c的描述，在此不再赘述。
通过将所述正电极、负电极、底电极和顶电极外接电压，使得在向所述离子掺杂区中提供反向偏压的同时，还能在所述顶电极和所述底电极之间形成电势差，使得所述电深沟道隔离环带电，所述电深沟道隔离环与所环绕的所述离子掺杂区之间产生电场，以使得所述离子掺杂区中实现电荷的迁移。并且，可以通过调整所述电深沟道隔离环外接电压获得的电势差的大小来调整所述电深沟道隔离环中的电荷量。所述电势差越大，所述电深沟道隔离环中的电荷量越多，则会对所述电深沟道隔离环所环绕的所述离子掺杂区中的电荷分布影响越大，尤其对于所述离子掺杂区中的本征掺杂层这种离子掺杂浓度很低的掺杂区中的电荷分布的影响会更加明显；且所述电深沟道隔离环所环绕的所述离子掺杂区的深度范围(即厚度)越大，则对所述离子掺杂区中所影响的电荷分布的深度范围越大，尤其对于所述离子掺杂区中的本征掺杂层这种很厚的掺杂区，通过增大所述电深沟道隔离环的厚度即可满足其内部的电荷分布的需求，而不会因为仅依靠离子注入工艺而导致衬底的晶格损伤。
因此，对于类似所述本征掺杂层这种要求掺杂厚度大且掺杂浓度的精度高的离子掺杂区，可以通过调整所述顶电极和所述底电极之间形成的电势差的大小和方向来调整所述离子掺杂区的离子掺杂浓度，以满足所述离子掺杂区对离子掺杂浓度的高要求；以及通过选择合适的环绕于所述离子掺杂区的外侧的所述电深沟道隔离环的高度来满足所述离子掺杂区的厚度的要求，以对离子掺杂区中的离子掺杂浓度和深度实现精准控制，进而实现先进的半导体器件的高要求。也就是说，在实现先进的半导体器件的高要求的同时，也能避免仅依靠离子注入工艺而导致的所述衬底的晶格损伤以及成本的明显升高。
另外，在形成所述离子掺杂区之后且在形成所述沟道环之前，还包括：在所述衬底上制作MOS晶体管和电性连接所述MOS晶体管的金属互连结构，以形成器件晶圆，且所述MOS晶体管和金属互连结构所在的器件晶圆的一面为所述器件晶圆的底面；将所述器件晶圆的底面键合到一承载晶圆上；以及，对所述器件晶圆的顶面的所述衬底的顶面进行减薄。减薄的为所述衬底顶面的部分厚度的所述基底，所述第一重掺杂层位于剩余厚度的所述基底中。
并且，在减薄所述衬底的顶面之后，从减薄后的所述衬底的顶面刻蚀所述衬底至所述承载晶圆的表面，以形成贯穿所述衬底的所述沟道环；在所述沟道环的内表面上覆盖绝缘层时，所述绝缘层还覆盖在所述沟道环暴露出的承载晶圆的表面。另外，在形成所述底电极和所述正电极之前，先去除所述承载晶圆，也就是说，在形成所述底电极和所述正电极于所述器件晶圆的底面之后，再将所述器件晶圆的底面键合到所述承载晶圆上。
综上所述，本发明提供的半导体器件的制造方法，包括：提供一衬底，形成至少一个离子掺杂区于所述衬底中；刻蚀所述衬底，以形成环绕于所述离子掺杂区的外侧的沟道环；在所述沟道环的内表面上覆盖绝缘层并进一步填充导电材料，以形成电深沟道隔离环；形成顶电极于所述衬底的顶面上并形成底电极于所述衬底的底面上，所述顶电极的底面与所述电深沟道隔离环中的导电材料的顶面电性连接，所述底电极的顶面与所述电深沟道隔离环的底面连接。本发明的半导体器件的制造方法能够对离子掺杂区中的离子掺杂浓度和深度实现精准控制，进而能够满足先进的半导体器件的高要求。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (17)

1.一种半导体器件，其特征在于，包括：
衬底；
离子掺杂区，形成在所述衬底中；
电深沟道隔离环，形成在所述衬底中并环绕于所述离子掺杂区的外侧，且在所述衬底中与所述离子掺杂区绝缘隔离；以及，
顶电极和底电极，所述顶电极形成在所述衬底的顶面上且与所述电深沟道隔离环的顶面电性连接，所述底电极形成在所述衬底的底面上且与所述电深沟道隔离环的底面连接，且所述顶电极和所述底电极之间的不为零的电势差能使得所述电深沟道隔离环带电，带电的所述电深沟道隔离环感应出所述离子掺杂区中相应的电荷，感应出的电荷与所述离子掺杂区中原有的电荷累加或中和，以改变所述离子掺杂区中的离子掺杂浓度。
2.如权利要求1所述的半导体器件，其特征在于，所述离子掺杂区仅为一个离子掺杂均匀且导电类型与所述衬底的导电类型相反的掺杂区；或者，所述离子掺杂区包括至少两个导电类型和/或离子掺杂浓度不同的掺杂层，且所有的掺杂层自所述衬底的顶面向所述衬底的底面依次排布设置，最底层的掺杂层与所述衬底的导电类型相反。
3.如权利要求2所述的半导体器件，其特征在于，所述离子掺杂区包括自所述衬底的顶面向所述衬底的底面依次排布设置的第一重掺杂层、本征掺杂层和第二重掺杂层，所述第一重掺杂层和所述第二重掺杂层的离子掺杂浓度均大于所述本征掺杂层的离子掺杂浓度，且所述第一重掺杂层的导电类型与所述第二重掺杂层的导电类型相反。
4.如权利要求3所述的半导体器件，其特征在于，所述离子掺杂区还包括夹设在所述本征掺杂层和所述第二重掺杂层之间的轻掺杂层，所述轻掺杂层的离子掺杂浓度小于所述第一重掺杂层和所述第二重掺杂层的离子掺杂浓度并大于所述本征掺杂层的离子掺杂浓度，且所述轻掺杂层的导电类型与所述第二重掺杂层的导电类型相反。
5.如权利要求3或4所述的半导体器件，其特征在于，所述电深沟道隔离环至少环绕于所述本征掺杂层的外侧。
6.如权利要求4所述的半导体器件，其特征在于，所述第一重掺杂层、所述第二重掺杂层和所述轻掺杂层的厚度均小于所述本征掺杂层的厚度。
7.如权利要求1所述的半导体器件，其特征在于，所述衬底中形成有贯穿所述衬底且环绕于所述离子掺杂区的外侧的沟道环，所述电深沟道隔离环包括覆盖在所述沟道环的内壁上的绝缘层，以及填满所述沟道环的导电材料层。
8.如权利要求1所述的半导体器件，其特征在于，所述离子掺杂区用于形成光电二极管，所述半导体器件还包括形成于所述衬底的底面的正电极和形成于所述衬底的顶面的负电极。
9.如权利要求8所述的半导体器件，其特征在于，所述底电极和所述正电极相互分离；所述顶电极和所述负电极相互分离，或者，所述顶电极和所述负电极连为一体。
10.如权利要求9所述的半导体器件，其特征在于，当所述顶电极和所述负电极相互分离时，所述底电极接地，所述顶电极和所述正电极接相同的电压，或者，所述顶电极和所述负电极接相同的电压。
11.如权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括MOS晶体管和金属互连结构，所述MOS晶体管的源极、漏极和栅极均形成在所述衬底中，所述金属互连结构形成在所述衬底上，且所述MOS晶体管的源极、漏极或栅极通过所述金属互连结构与所述正电极或所述负电极电性连接。
12.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，形成至少一个离子掺杂区于所述衬底中；
刻蚀所述衬底，以形成环绕于所述离子掺杂区的外侧的沟道环；
在所述沟道环的内表面上覆盖绝缘层并进一步填充导电材料，以形成电深沟道隔离环；
形成顶电极于所述衬底的顶面上并形成底电极于所述衬底的底面上，所述顶电极的底面与所述电深沟道隔离环中的导电材料的顶面电性连接，所述底电极的顶面与所述电深沟道隔离环的底面连接，且所述顶电极和所述底电极之间的不为零的电势差能使得所述电深沟道隔离环带电，带电的所述电深沟道隔离环感应出所述离子掺杂区中相应的电荷，感应出的电荷与所述离子掺杂区中原有的电荷累加或中和，以改变所述离子掺杂区中的离子掺杂浓度。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，采用离子注入工艺形成所述离子掺杂区。
14.如权利要求12所述的半导体器件的制造方法，其特征在于，形成至少一个所述离子掺杂区于所述衬底中的步骤包括：形成一个离子掺杂均匀且导电类型与所述衬底的导电类型相反的掺杂区；或者，形成至少两个导电类型和/或离子掺杂浓度不同的掺杂层于所述衬底中，且所有的掺杂层自所述衬底的顶面向所述衬底的底面依次排布设置，最底层的掺杂层与所述衬底的导电类型相反。
15.如权利要求12所述的半导体器件的制造方法，其特征在于，在形成所述离子掺杂区之后且在形成所述沟道环之前，还包括：
在所述衬底上制作MOS晶体管和电性连接所述MOS晶体管的金属互连结构，以形成器件晶圆，且所述MOS晶体管和金属互连结构所在的器件晶圆的一面为所述器件晶圆的底面；
将所述器件晶圆的底面键合到一承载晶圆上；以及，
对所述器件晶圆的顶面的所述衬底的顶面进行减薄。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，从减薄后的所述衬底的顶面刻蚀所述衬底至所述承载晶圆的表面，以形成贯穿所述衬底的所述沟道环；在所述沟道环的内表面上覆盖绝缘层时，所述绝缘层还覆盖在所述沟道环暴露出的承载晶圆的表面。
17.如权利要求15所述的半导体器件的制造方法，其特征在于，形成所述顶电极于所述衬底的顶面上的同时，还在所述衬底的顶面上形成与所述顶电极分离或者连为一体的负电极，所述负电极电性连接所述离子掺杂区的顶面；在形成所述底电极之前，先去除所述承载晶圆，且在形成所述底电极于所述衬底的底面上的同时，还在所述衬底的底面上形成与所述底电极分离的正电极，所述正电极电性连接所述离子掺杂区的底面。
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