CN115966581A - 一种像素单元及形成方法 - Google Patents

Abstract

本发明公开了一种像素单元及形成方法，像素单元包括设于第一导电类型的衬底中的第二导电类型的感光部；设于感光部两侧的衬底中的第一导电类型的隔离部；设于感光部正面上的衬底中的第二导电类型的第一区；设于感光部和隔离部正面上的衬底中的第一导电类型的第二区，且第二区围绕在第一区的侧面外部；设于第一区正面上的接触部；围绕在接触部侧面外部，并设于衬底正面表面上的栅极，栅极的内外两侧分别与第一区和第二区之间形成上下位置上的部分重叠。本发明通过在栅极上施加不同大小的偏压，可对器件的响应速度和饱和探测电流进行调整，实现可以兼顾高速和大电子流的成像和探测功能，扩大了应用范围。

Description

一种像素单元及形成方法

技术领域

本发明涉及半导体集成电路工艺技术领域，尤其涉及一种像素单元及形成方法。

背景技术

硅基光电二极管可用于例如1keV～10keV的低能二次电子流的探测和成像，以使用于扫描式电镜等领域。

目前，已有的基于硅基部分钉扎光电二极管的像素单元，虽然具有成本低、方便集成等优点，但是在实际器件设计中，存在响应速度和探测最大电子流强度的取舍问题，因而限制了器件的应用范围。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种像素单元及形成方法。

为实现上述目的，本发明的技术方案如下：

本发明提供一种像素单元，包括：

第一导电类型的衬底；

设于所述衬底中的第二导电类型的感光部；

设于所述感光部两侧的所述衬底中的第一导电类型的隔离部；

设于所述感光部正面上的所述衬底中的第二导电类型的第一区；

设于所述感光部和所述隔离部正面上的所述衬底中的第一导电类型的第二区，且所述第二区围绕在所述第一区的侧面外部；

设于所述第一区正面上的接触部；

围绕在所述接触部侧面外部，并设于所述衬底正面表面上的栅极，所述栅极的内外两侧分别与所述第一区和所述第二区之间形成上下位置上的部分重叠。

进一步地，所述第二区、所述感光部和所述第一区之间在所述衬底的正面表面上形成部分钉扎光电二极管。

进一步地，所述栅极用于控制所述像素单元在所述衬底正面表面上的电势分布。

进一步地，所述第一区包括第三区和第四区，所述接触部设于所述第三区的正面上，所述第四区围绕在所述第三区的侧面和底面上，所述栅极的内侧与所述第四区之间形成上下位置上的部分重叠，所述第三区、所述第四区和所述感光部的电导率依次递减，所述第二区的电导率高于所述隔离部和所述感光部的电导率。

进一步地，还包括：设于所述衬底正面表面上，并填充于所述接触部和所述栅极之间的电介质层；和/或，设于所述衬底背面上，并位于所述感光部和所述隔离部背面表面上的钝化层。

本发明还提供一种像素单元形成方法，包括：

提供第一导电类型的衬底；

在所述衬底中形成第二导电类型的感光部；

在所述感光部两侧的所述衬底中形成第一导电类型的隔离部；

在所述衬底正面表面以下形成第一导电类型的第二区，使所述第二区位于所述感光部和所述隔离部的正面表面上，并使所述第二区在所述感光部的正面表面上形成窗口；

在所述衬底正面表面上形成位于所述窗口上方的环形栅极，并使所述栅极的环形外侧与所述第二区之间形成上下位置上的部分重叠；

在所述栅极的环形内侧的所述衬底正面表面以下形成第二导电类型的第一区，使所述第一区位于所述感光部正面表面上，以在所述第二区、所述感光部和所述第一区之间形成部分钉扎光电二极管，并使所述第一区与所述栅极的环形内侧之间形成上下位置上的部分重叠；

在所述第一区正面上形成位于所述栅极的环形以内的接触部。

进一步地，还包括：

形成所述第二区前，先在所述衬底正面表面以下形成第二导电类型的第四区，使所述第四区位于所述感光部的正面表面上，然后，形成围绕在所述第四区侧面外部的所述第二区，从而使所述第二区具有围绕在所述第四区侧面外部的所述窗口；

形成所述栅极时，使所述栅极的内侧与所述第四区之间形成上下位置上的部分重叠，并在形成所述栅极后，在所述第四区正面表面上形成位于所述栅极的环形以内的第二导电类型的第三区，从而形成由所述第三区和所述第四区组成的所述第一区，并在所述第三区正面上形成所述接触部。

进一步地，通过离子注入，形成所述第一导电类型和所述第二导电类型，并使得形成的所述第三区、所述第四区和所述感光部的电导率依次递减，以及使得所述第二区的电导率高于所述隔离部和所述感光部的电导率。

进一步地，所述在所述第一区正面上形成位于所述栅极的环形以内的接触部，具体包括：

在所述衬底正面表面上形成电介质层，将所述栅极覆盖，并平坦化；

在所述栅极的环形以内的所述电介质层的正面表面上形成底部连接至所述第一区正面表面上的通孔；

在所述通孔中填充导电材料，形成所述接触部。

进一步地，还包括：

对所述衬底背面进行减薄，露出所述感光部和所述隔离部的背面表面；

在减薄后的所述衬底背面上形成位于所述感光部和所述隔离部的背面表面上的钝化层。

由上述技术方案可以看出，本发明通过在衬底上形成部分钉扎光电二极管，并在部分钉扎光电二极管上方设置环形栅极结构，以控制像素单元器件表面的电势分布，从而可通过在栅极上施加不同大小的偏压，对像素单元器件的响应速度和饱和探测电流进行调整，实现可以兼顾高速和大电子流的成像和探测功能，扩大了应用范围。

附图说明

图1为本发明一较佳实施例的一种像素单元的结构示意图；

图2为本发明一较佳实施例的一种像素单元形成方法的流程图；

图3为本发明一较佳实施例的一种仿真得到的器件参数示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

请参阅图1，图1为本发明一较佳实施例的一种像素单元的结构示意图。如图1所示，本发明的一种像素单元，建立在衬底10上，包括：感光部108、隔离部106、第一区112、第二区105、接触部104和栅极103等主要结构组成部分。

其中，衬底10可以是半导体衬底。例如，衬底10可以是体半导体衬底、绝缘体上半导体衬底等。衬底10可以是晶圆，例如，硅晶圆。通常，绝缘体上半导体衬底包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物层、氧化硅层等。也可以使用其他衬底。

在一些实施例中，衬底10的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。

衬底10具有第一导电类型。第一导电类型可以是P型导电类型或N型导电类型。与此对应，第二导电类型可以是N型导电类型或P型导电类型。并且，第一导电类型可以采用例如具有P型掺杂剂或N型掺杂剂的离子注入方式形成。与此对应，第二导电类型可以采用例如具有N型掺杂剂或P型掺杂剂的离子注入方式形成。下面以第一导电类型是P型导电类型，并采用具有P型掺杂剂的离子注入方式形成，且第二导电类型是N型导电类型，并采用具有N型掺杂剂的离子注入方式形成为例加以说明。

在一些实施例中，衬底10可以是采用P-型掺杂的单晶硅衬底10。

感光部108设于衬底10中，并具有N型的导电类型。例如，感光部108可以采用N-型掺杂形成于P-型掺杂的单晶硅衬底10中。

在一些实施例中，感光部108可形成光电二极管，可用于分离低能电子注入硅衬底10时产生的电子空穴对。

隔离部106设于衬底10中，并位于感光部108的两侧，可用于作为像素之间的隔离。隔离部106具有P型的导电类型。例如，隔离部106可以采用P型掺杂形成于P-型掺杂的单晶硅衬底10中，并位于N-型掺杂的感光部108的两侧。

第一区112设于衬底10的正面表面以下，并位于感光部108的正面表面上。第一区112具有N型的导电类型。例如，第一区112可以采用N(N+)型掺杂形成于P-型掺杂的单晶硅衬底10中，并位于N-型掺杂的感光部108的正面表面上。

第二区105设于衬底10的正面表面以下，并位于感光部108和隔离部106的正面表面上；并且，第二区105围绕在第一区112侧面的外部。第二区105具有P型的导电类型。例如，第二区105可以采用P+型掺杂形成于P-型掺杂的单晶硅衬底10中，并位于N-型掺杂的感光部108和P型掺杂的隔离部106的正面表面上，同时还围绕在采用N(N+)型掺杂的第一区112侧面的外部，形成P+型钉扎注入区。

接触部104设于衬底10的正面表面上，即设于第一区112的正面上，并与第一区112的正面表面之间形成欧姆接触，以引出光电子。

栅极103设于衬底10的正面表面上，并围绕在接触部104侧面的外部，形成环形结构的栅极103。并且，环形栅极103的内侧与第一区112之间形成上下位置上的部分重叠，同时，环形栅极103的外侧与第二区105之间也形成上下位置上的部分重叠。

在一些实施例中，栅极103可以是多晶硅栅极103等。

在一些实施例中，栅极103工作电压可以在1.2V到5V之间。

栅极103与衬底10之间可通过栅介质层109相隔离。在一些实施例中，栅介质层109材料可以是氧化硅、氮化硅、氧化铪等材料。

栅极103两侧还可设有侧墙102。侧墙102材料可以是氧化硅、氮化硅、碳氮化硅等。

在一些实施例中，接触部104可以是金属电极。电极金属例如可以是铜、铝、钨或金属合金等。

请参阅图1。在一些实施例中，第二区105和第一区112在横向之间通过感光部108相隔离，使得第二区105、感光部108和第一区112之间在衬底10的正面表面上形成部分钉扎光电二极管。

栅极103可用于控制像素单元器件在衬底10正面表面上的电势分布。通过在多晶硅栅极103上施加不同大小的偏压，可以调整像素单元器件的响应速度和饱和探测电流，从而可以兼顾高速和大电子流的成像和探测。

请参阅图1。在一些实施例中，第一区112可包括相连的第三区110和第四区111。其中，第三区110可以采用N+型掺杂形成；接触部104可设于N+型掺杂的第三区110的正面上。第四区111可围绕在第三区110的侧面和底面上，且第四区111可以采用N型掺杂形成。栅极103的内侧与第四区111之间形成上下位置上的部分重叠。

在一些实施例中，第三区110、第四区111和感光部108的电导率依次递减，即第三区110、第四区111和感光部108的N型掺杂浓度依次递减。

在一些实施例中，可通过对掺杂浓度进行调整，使得第二区105的电导率高于隔离部106和感光部108的电导率。

请参阅图1。在一些实施例中，在衬底10的正面表面上还可设有电介质层101。电介质层101可填充于接触部104和栅极103之间，以保持接触部104和栅极103之间的隔离。并且，电介质层101可延伸完全覆盖在衬底10的正面表面上。

在一些实施例中，在衬底10的背面上还可设有钝化层107。并且，钝化层107可位于感光部108和隔离部106的背面表面上。

在一些实施例中，钝化层107材料可以是二氧化铪、氧化硅、氮化硅、磷硅玻璃等。

下面通过具体实施方式并结合附图，对本发明的一种像素单元形成方法进行详细说明。

请参阅图2。本发明的一种像素单元形成方法，可用于形成本发明例如上述图1中的一种像素单元，并可包括以下步骤：

步骤S1：提供第一导电类型的衬底10。

在一些实施例中，衬底10可采用具有P-掺杂的单晶硅衬底10。

步骤S2：在衬底10中形成第二导电类型的感光部108。

首先，可通过离子注入和热扩散，在硅衬底10中形成结深合适的N-掺杂的区域，从而形成感光部108。

在一些实施例中，上述掺杂时的杂质离子可包括但不限于磷和砷。

在一些实施例中，上述掺杂时的注入浓度可为1e11cm^-2至1e12cm^-2。

在一些实施例中，上述掺杂时的注入能量可为20KeV至1300KeV。

步骤S3：在感光部108两侧的衬底10中形成第一导电类型的隔离部106。

可在硅衬底10表面上定义出隔离部区域，并可在隔离部区域以外的硅衬底10表面上覆盖光刻胶。然后，再通过离子注入，在感光部108两侧的硅衬底10中形成结深合适的具有P型掺杂的隔离部106，以作为像素间的隔离结构。

在一些实施例中，上述掺杂时的杂质离子可包括但不限于硼和氟化硼。

在一些实施例中，上述掺杂时的注入浓度可为1e12cm^-2至1e14cm^-2。

在一些实施例中，上述掺杂时的注入能量可为10KeV至500KeV之间。

步骤S4：在衬底10正面表面以下形成第一导电类型的第二区105，使第二区105位于感光部108和隔离部106的正面表面上，并使第二区105在感光部108的正面表面上形成窗口113。

可在硅衬底10表面上先定义出第四区区域，并可在第四区区域以外的硅衬底10表面上覆盖光刻胶。然后，可通过离子注入，在硅衬底10的正面表面以下，且在感光部108的正面表面上形成N型掺杂的第四区111。

在一些实施例中，上述掺杂时的杂质离子可包括但不限于磷和砷。

在一些实施例中，上述掺杂时的注入浓度可为1e11cm^-2至1e13cm^-2。

在一些实施例中，上述掺杂时的注入能量可为10KeV至200KeV。

接着，可在第四区111周围的硅衬底10表面上定义出第二区区域，并可在第二区区域以外的硅衬底10表面上覆盖光刻胶。然后，可通过离子注入，在硅衬底10的正面表面以下，且在感光部108和隔离部106的正面表面上形成P+掺杂的第二区105。

在一些实施例中，上述掺杂时的杂质离子可包括但不限于硼和氟化硼。

在一些实施例中，上述掺杂时的注入浓度可为1e13cm^-2至1e14cm^-2。

在一些实施例中，上述掺杂时的注入能量可为10KeV至90KeV之间。

进行第二区105的离子注入时，第四区111周围的区域上需要被光刻胶完全覆盖，避免P+掺杂的第二区105与已形成的N型掺杂的第四区111相接，使第二区105在第四区111周围的感光部108的正面表面上形成窗口113，即形成围绕在第四区111侧面外部的第二区105，以在硅衬底10表面形成横向的p-i-n二极管结构。

在其他实施例中，也可省略形成第四区111的步骤，而直接形成具有窗口113结构的第二区105。

之后，可通过退火对上述形成的各个注入区进行激活。

在一些实施例中，上述退火时的温度可在800～1100度之间。

在一些实施例中，上述退火时的时间可以是10s到30min。

步骤S5：在衬底10正面表面上形成位于窗口113上方的环形栅极103，并使栅极103的环形外侧与第二区105之间形成上下位置上的部分重叠。

接下来，可采用介质沉积工艺，在硅衬底10的正面表面上形成例如氧化硅栅介质层109。

在一些实施例中，栅介质层109厚度可为2纳米至8纳米。

然后，可采用栅极形成工艺，在栅介质层109上形成例如多晶硅环形栅极103。在形成栅极103时，需要使得栅极103的环形外侧与第二区105之间形成上下位置上的部分重叠，同时，需要使得栅极103的环形内侧与第四区111之间形成上下位置上的部分重叠。

接着，可采用侧墙形成工艺，在栅极103两侧形成例如氮化硅侧墙102。

当省略形成第四区111的步骤时，栅极103的环形内侧在硅衬底10上的上述位置可保持不变。

步骤S6：在栅极103的环形内侧的衬底10正面表面以下形成第二导电类型的第一区112，使第一区112位于感光部108的正面表面上，并使第一区112与栅极103的环形内侧之间形成上下位置上的部分重叠。

接着，可利用栅极103两侧形成的侧墙102，并通过离子注入，在硅衬底10正面表面以内的第四区111的正面表面上，形成位于栅极103的环形以内的N+型掺杂的第三区110。从而形成由第三区110和第四区111组成的第一区112。

这样，在第二区105、感光部108和第一区112之间就形成了部分钉扎光电二极管。

当省略形成第四区111的步骤时，上述第一区112即可由第三区110形成。此时，需要通过注入，使第三区110的侧面延伸位于环形栅极103的内侧下方，使得栅极103的环形内侧与第三区110之间形成上下位置上的部分重叠。

步骤S7：在第一区112正面上形成位于栅极103的环形以内的接触部104。

接着，可采用介质沉积工艺，在硅衬底10的正面表面上形成电介质层101，并将栅极103覆盖。然后，可采用例如化学机械抛光工艺，对电介质层101的表面进行平坦化，并可停止在栅极103的顶面上。

接着，可采用光刻、刻蚀等工艺，在栅极103的环形以内的电介质层101的正面表面上，形成底部连接至第三区110(第一区112)正面表面上的通孔。

然后，可采用金属填充工艺，在通孔中填充导电材料，例如金属铜等，并可通过平坦化去除通孔外多余的金属铜，形成接触部104。

接着，可采用背面工艺，对硅衬底10的背面进行减薄，并减薄至需要的厚度，例如可减薄至露出感光部108和隔离部106的背面表面。

最后，可在减薄后的衬底10背面上，形成位于感光部108和隔离部106的背面表面上的钝化层107，以保证电子能进入光电二极管区域。

最终形成如图1所示的像素单元结构。表征像素单元器件性能的参数可包括像素单元清零时间，以及最大电压摆幅等。

图3所示的仿真结果显示了不同栅压下的读取速度和电压摆幅之间的关系。本发明的上述像素单元结构，可通过栅压调整器件读取速度和器件能承受的电子流大小，即改变栅压可以调整器件性能。例如，当第一区112使用N型掺杂时，可以通过在环形栅极103上加负偏压，以提高电压摆幅，此时有利于将耗尽区边界尽可能控制在第一区112附近，实现更大的输出电压线性区范围，提高电压摆幅；反之，当在环形栅极103上加正偏压时，虽然会造成电压摆幅减小，但是器件读取速度将得以提高。从而可以实现高速成像或者大电子流成像。

综上，本发明通过在衬底10上形成部分钉扎光电二极管，并在部分钉扎光电二极管上方设置环形栅极103结构，以控制像素单元器件表面的电势分布，从而可通过在栅极103上施加不同大小的偏压，对像素单元器件的响应速度和饱和探测电流进行调整，实现可以兼顾高速和大电子流的成像和探测功能，扩大了应用范围。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (10)

1.一种像素单元，其特征在于，包括：

第一导电类型的衬底；

设于所述衬底中的第二导电类型的感光部；

设于所述感光部两侧的所述衬底中的第一导电类型的隔离部；

设于所述感光部正面上的所述衬底中的第二导电类型的第一区；

设于所述感光部和所述隔离部正面上的所述衬底中的第一导电类型的第二区，且所述第二区围绕在所述第一区的侧面外部；

设于所述第一区正面上的接触部；

围绕在所述接触部侧面外部，并设于所述衬底正面表面上的栅极，所述栅极的内外两侧分别与所述第一区和所述第二区之间形成上下位置上的部分重叠。

2.根据权利要求1所述的像素单元，其特征在于，所述第二区、所述感光部和所述第一区之间在所述衬底的正面表面上形成部分钉扎光电二极管。

3.根据权利要求1所述的像素单元，其特征在于，所述栅极用于控制所述像素单元在所述衬底正面表面上的电势分布。

4.根据权利要求1所述的像素单元，其特征在于，所述第一区包括第三区和第四区，所述接触部设于所述第三区的正面上，所述第四区围绕在所述第三区的侧面和底面上，所述栅极的内侧与所述第四区之间形成上下位置上的部分重叠，所述第三区、所述第四区和所述感光部的电导率依次递减，所述第二区的电导率高于所述隔离部和所述感光部的电导率。

5.根据权利要求1所述的像素单元，其特征在于，还包括：设于所述衬底正面表面上，并填充于所述接触部和所述栅极之间的电介质层；和/或，设于所述衬底背面上，并位于所述感光部和所述隔离部背面表面上的钝化层。

6.一种像素单元形成方法，其特征在于，包括：

提供第一导电类型的衬底；

在所述衬底中形成第二导电类型的感光部；

在所述感光部两侧的所述衬底中形成第一导电类型的隔离部；

在所述衬底正面表面以下形成第一导电类型的第二区，使所述第二区位于所述感光部和所述隔离部的正面表面上，并使所述第二区在所述感光部的正面表面上形成窗口；

在所述衬底正面表面上形成位于所述窗口上方的环形栅极，并使所述栅极的环形外侧与所述第二区之间形成上下位置上的部分重叠；

在所述栅极的环形内侧的所述衬底正面表面以下形成第二导电类型的第一区，使所述第一区位于所述感光部正面表面上，以在所述第二区、所述感光部和所述第一区之间形成部分钉扎光电二极管，并使所述第一区与所述栅极的环形内侧之间形成上下位置上的部分重叠；

在所述第一区正面上形成位于所述栅极的环形以内的接触部。

7.根据权利要求6所述的像素单元形成方法，其特征在于，还包括：

形成所述第二区前，先在所述衬底正面表面以下形成第二导电类型的第四区，使所述第四区位于所述感光部的正面表面上，然后，形成围绕在所述第四区侧面外部的所述第二区，从而使所述第二区具有围绕在所述第四区侧面外部的所述窗口；

形成所述栅极时，使所述栅极的内侧与所述第四区之间形成上下位置上的部分重叠，并在形成所述栅极后，在所述第四区正面表面上形成位于所述栅极的环形以内的第二导电类型的第三区，从而形成由所述第三区和所述第四区组成的所述第一区，并在所述第三区正面上形成所述接触部。

8.根据权利要求7所述的像素单元形成方法，其特征在于，通过离子注入，形成所述第一导电类型和所述第二导电类型，并使得形成的所述第三区、所述第四区和所述感光部的电导率依次递减，以及使得所述第二区的电导率高于所述隔离部和所述感光部的电导率。

9.根据权利要求6所述的像素单元形成方法，其特征在于，所述在所述第一区正面上形成位于所述栅极的环形以内的接触部，具体包括：

在所述衬底正面表面上形成电介质层，将所述栅极覆盖，并平坦化；

在所述栅极的环形以内的所述电介质层的正面表面上形成底部连接至所述第一区正面表面上的通孔；

在所述通孔中填充导电材料，形成所述接触部。

10.根据权利要求6所述的像素单元形成方法，其特征在于，还包括：

对所述衬底背面进行减薄，露出所述感光部和所述隔离部的背面表面；

在减薄后的所述衬底背面上形成位于所述感光部和所述隔离部的背面表面上的钝化层。

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