TWI257697B - Low-voltage punch-through bi-direction transient-voltage suppression devices having surface breakdown protection and methods of making the same - Google Patents

Low-voltage punch-through bi-direction transient-voltage suppression devices having surface breakdown protection and methods of making the same Download PDF

Info

Publication number
TWI257697B
TWI257697B TW091114954A TW91114954A TWI257697B TW I257697 B TWI257697 B TW I257697B TW 091114954 A TW091114954 A TW 091114954A TW 91114954 A TW91114954 A TW 91114954A TW I257697 B TWI257697 B TW I257697B
Authority
TW
Taiwan
Prior art keywords
layer
junctions
epitaxial
semiconductor
collapse
Prior art date
Application number
TW091114954A
Other languages
English (en)
Inventor
Willem G Einthoven
Anthony Ginty
Aidan Walsh
Original Assignee
Gen Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gen Semiconductor Inc filed Critical Gen Semiconductor Inc
Application granted granted Critical
Publication of TWI257697B publication Critical patent/TWI257697B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66121—Multilayer diodes, e.g. PNPN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8618—Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/912—Displacing pn junction
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/965—Shaped junction formation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

1257697 A7 __ 五、發明説明（彳） 發明範圍 本發明是關於半導體裝置。更特別地，本發明是關於 具有相當的保護以防表面崩潰之低壓穿透雙向暫態電壓抑 制裝置。 發明背景 設計成爲在低供應電壓操作的電子電路在電子工業中 是普遍的。朝向電流操作電壓減小的電流趨勢導致最大電 壓對應減小，其是電路可以忍受而不會造成損害者。此損 害可能源自於靜電放電、感應耦合尖峰或其他暫態狀況所 造成的過電壓狀況。因此，目前需要具有低崩潰電壓-例 如，在3 - 6伏特範圍內的電壓-的暫態電壓抑制器。 用於過電壓保護的傳統裝置之一是逆偏壓ρ + η +齊 納二極體。這些裝置在高電壓的執行狀況良好，但在低崩 潰電壓產生問題，即，特別大的洩漏電流與高電容。例 如，當崩潰電壓自1 2伏特減少至6 . 8伏特時，這些裝 置的洩漏電流自約1微安培戲劇性增加至1毫安培。 回應於這些問題，已發展出一低壓穿透暫態電壓抑制 器。特別地，如在授予Semtech公司的美國專利 5，8 8 0，5 1 1號所見，其全部揭示附於此供參考， 其描述一種暫態抑制裝置，裝置包括一 n + ρ - ρ + η + 穿透二極體。此裝置可具有低崩潰電壓，而具有優於先前 技藝的暫態抑制之洩漏與電容特徵。與例如齊納二極體-其根據突崩潰（即，由導致載體倍增的衝擊離子化造成的 ^^張尺ϋ用中國國家標準（CNS ) Α4規格（210X297^5"^ 3 -4- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 1257697 A7 經濟部智慧財產局員工消費合作社印製ί:· _ B7 五、發明讀明（2 ) 崩潰）而提供過電壓保護-成爲對比，這些裝置提供穿透 所致的過電壓保護。（可以參考電晶體，容易地解釋穿 透。對於電晶體而言，穿透發生在空乏區域變成與電晶體 的基極一樣寬之時。典型上，穿透發生在雙極電晶體中， 在該處，電晶體的集極接面之空乏區域在低於集極接面之 突崩潰電壓的電壓時到達基極層對立側的射極接面）。美 國專利5 ，880，51 1號的n + p — p + n+裝置也 •被宣稱爲優於其他暫態電壓抑制裝置，特別是η + ρ η + 均勻基極穿透裝置，其被宣稱爲苦於在高電流時的不良箝 位特徵。不幸，n + p — ρ + η+裝置一諸如美國專利 5，880，5 1 1號所述者-具有不對稱的電流一電壓 特徵。結果，爲了製造雙向暫態電壓抑制器，Semtech公司 建議一種電路，其暫態電壓抑制器之二是逆平行。顯然， 此配置使費用增加，因爲它需要多於一的裝置以達成它所 欲的功能。 發明槪述 依據本發明之一實施例，提供一種雙向暫態電壓抑制 裝置。裝置包括：（a) — ρ型導電的下半導體層； (b) — ρ型導電的上半導體層；（c) 一鄰近於且配置 於下與上層之間的η型導電的中半導體層，俾使形成下與 上ρ - η接面；（d) —延伸通過上層、通過中層、通過 下層的至少一部分之台面溝渠，俾使台面溝渠界定裝置之 一主動區域；及（e )--遮蓋對應於上與下接面之台面溝 本紙張尺度適用中國國家標準（CNS ) A4場格（210X297公釐） r ----------ϋ-I (請先閱讀背面之注意事項再填寫本頁) 訂 1257697 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明讀明（3 ) 渠之壁的至少一部分之氧化物層，俾使上與下接面之距離 在壁係增加。在接面之間的距離所取的此裝置之淨中層摻 雜濃度的積分是俾使當崩潰發生時，崩潰穿透崩潰，而非 突崩潰。例如，積分較佳爲在2 X 1 0 1 2至1 X 1 0 1 3公 分—2的範圍。 較佳地，此裝置的上與下層具有比中層高的尖峰淨摻 雜濃度。更佳地，中層具有一淨摻雜濃度，其在接面之間 的中點是最高，且沿著垂直於下、中與上層的線之摻雜輪 廓是俾使在該下、中與上層中，中層的中心線之一側上的 摻雜輪廓是中心線之一對立側上的摻雜輪廓之鏡像。 雙向暫態電壓抑制裝置較佳爲包括一 P + +半導體基 材、一鄰近於p ++基材上的第一 p +磊晶層、一鄰近於 第一磊晶P +層的η磊晶層、一鄰近於η磊晶層的第二 Ρ +磊晶層。此外，各下與上ρ +磊晶層的尖峰淨摻雜濃 度較佳爲在η磊晶層的尖峰淨摻雜濃度之5至2 0倍的範 圍。 此裝置較佳爲矽裝置，ρ型導電較佳爲由硼摻雜物提 供，η型導電較佳爲由磷摻雜物提供。氧化物層較佳爲熱 生長的氧化物層，更佳爲在濕潤狀況下熱生長。 依據本發明的又一實施例，提供一種製造雙向暫態電 壓抑制裝置的方法。方法包括下列：（a )提供一 ρ型半 導體基材；（b )磊晶沈積一 ρ型導電的下半導體層於基 材上；（c)磊晶沈積一η型導電的中半導體層於下層 上，俾使下層與中層形成下ρ — η接面；（d )磊晶沈積 -------ί如—丨 (請先閲讀背面之注意事項再填寫本頁) 、1Τ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1257697 Α7 Β7 五、發明韻明（4 ) 一 P型導電的上半導體層於中層上，俾使中層與上層形成 上P - η接面；（e )將基材、下磊晶層、中磊晶層與上 磊晶層加熱；（f )蝕刻一延伸通過上層、通過中層、通 過下層的至少一部分之台面溝渠，俾使台面溝渠界定裝置 之一主動區域；及（g )熱生長氧化物層於對應於上與下 接面之台面溝渠之壁的至少一部分上，使上與下接面之距 離在壁係增加。進行以上程序，俾使在上與下接面之間的 距離所取的中層淨摻雜濃度的積分是俾使當崩潰發生時， 崩潰穿透崩潰，而非突崩潰。 •半導體較佳爲矽半導體，P型導電較佳爲由硼摻雜物 提供，η型導電較佳爲由磷摻雜物提供。形成氧化物的步 驟較隹爲濕熱生長步驟。在某些例子中，形成氧化物層以 後，裝置進行補償擴散步驟。 本發明之一優點是提供一低壓雙向暫態電壓抑制器， 其具有低洩漏電流。 本發明之又一優點是提供一低壓雙向暫態電壓抑制 器，其電容低於具有相同崩潰電壓的齊納暫態電壓抑制。 本發明之再一優點是提供一低壓雙向暫態電壓抑制 器，其具有對稱的電流-電壓特徵。此成對比於-例如-美國專利5，880，5 1 1號所述的η + ρ — ρ + η + 裝置。 本發明之再一優點是提供一低壓雙向暫態電壓抑制 器，其具有在高電流之可接受的箝位特徵。更特別地，如. 上述，美國專利5 ，880，511號宣稱η + ρη+均 本紙張尺度適用中國國家標準（CNS ) Α4报柢（210Χ 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -7- 1257697 A7 B7 五、發明説明（5 ) 句基極穿透裝置苦於不良的箱位特徵。具有均句載體濃度 的基極確實在低於大多數其他構造的溫度有變成本質的危 險。高溫保護是重要的，例如，在功率突波期間，其中接 面邊緣的區域可能在毫秒內上升數百。C。具有一高摻雜部 分與一低摻雜部分的基極之性能優於中摻雜濃度之均勻摻 雜的基極，因爲高摻雜部分在較高的溫度變成本質。一方 法是將高摻雜部分放在基極的一側，如美國專利 5，88 0，5 1 1號所建議者。然而，本發明的裝置藉 由將高摻雜部分放在基極的中心而採取其他方法。依此方 式，本發明的裝置未放棄電流-電壓對稱，而可以提供一 基極，基極具有一尖峰摻雜濃度，其高於（因此本質溫度 高於）均勻基極裝置者。 雖然在本發明的較佳實施例中，具有這些特徵的基極 是由單一磊晶層達成，但其他部分也是可用的。例如，考 慮一基極層，其含有三磊晶次層，各具有均勻的濃度。例 如，此裝置的中心基極次層可能佔據全部基極之寬度的約 1 0%，且具有外基極次層之濃度的十倍，外基極次層平 均分配剩餘的基極寬度。 本發明的另一優點是提供低壓雙向暫態抑制器，其提 供保護，以防表面崩潰。在本發明的穿透裝置中，此裝置 確保空乏層在大量到達以前不會到達在表面的對立接面。 在檢閱此揭示與隨後的申請專利範圍時，專精於此技 藝的人容易明白本發明的這些和其他實施例與優點。 本紙張尺度適用中國國家標準（CNS ) A4找姝（2ΐ〇χ297公釐） I——！麵！ (請先閱讀背面之注意事項再填寫本頁) 訂 mr. 經濟部智慧財產局員工消費合作社印製 -8- 1257697 A7 B7 五、發明説明（6 ) 圖式簡單說明 圖1是依據本發明之一實施例的低壓雙向暫態電壓抑 制裝置之三磊晶結構剖視圖（未照比例）。 圖2是依據圖1之三磊晶結構在台面結構形成以後的 剖視圖（未照比例）。 圖3是依據本發明之結構於磊晶層生長以後之受體 (硼）濃度（由鑽石表示）與淨施體濃度（由正方形表 示）以厚度的函數繪出的圖。 圖4是圖3之一部分的膨脹圖（水平比例放大1 0倍 以上）。圖4中，受體（硼）濃度由鑽石表示，施體 (磷）濃度由正方形表示，淨施體（施體-受體）濃度由 三角形表示。 圖5繪示圖4之裝置於硼與磷原子二者的一定擴散量 以後之受體（硼）濃度（由鑽石表示）、施體（磷）濃度 (由正方形表示）與淨施體濃度（由三角形表示）以厚度 的函數繪出的圖。 圖6 ，如同圖2，是依據本發明之實施例但具有氧化 矽側壁的三磊晶結構剖視圖（未照比例）。 圖7是圖6之區域A的膨脹圖（未照比例），繪示接 面曲線如何互相彎離。 圖8 A - 8 C是剖視圖（未照比例），繪示用於製造 依據本發明之實施例的具有氧化矽側壁之三磊晶裝置的過 圖9 A與9 B是電流-電壓軌跡，繪示本發明的雙向 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I----r—1·! (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -9 - 1257697 A7 B7 ___ 五、發明諸明（7 ) 暫態電壓抑制裝置（曲線b )與商業上可用的雙向暫態電 壓抑制器（曲線a.)之雙向崩潰特徵。圖9 A中，電流的 比例是2毫安培/階梯。圖9 B中，垂直（電流）比例膨 脹爲2 0 0微安培/階梯。 符號說明 1 0三磊晶穿透雙向暫態電壓抑制器 12 P++半導體基材 1 4第一磊晶p +區域 1 6嘉晶η區域 17a ρ — η接面 17b ρ — η接面 1 8第二磊晶Ρ +區域 1 9氧化矽層 20 ρ型（P+ + )區域 2 2氮化矽層 2 3溝渠 較佳實施例詳細說明 專精於此技藝的人可以認知，本發明的下列說明只是 解釋而已，絕不加以限制。本發明的其他實施例可由此專 業人士聯想到。 現在參考圖1 ，依據本發明的p++p+np+三嘉 晶穿透雙向暫態電壓抑制器1 0示意顯示於剖視圖。本發 本紙張尺度適用中國國家標準（CNS ) A4#iM 210X297公釐) ' ' -10- ------ίι!0ι, (請先閱讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 1257697 A7 B7 五、發明説明（8 ) 明的裝置形成於一 P + +半導體基材1 2上。在此P + + 基材上，三區域磊晶生長，較佳爲在一連續過程中。第一 磊晶p +區域1 4起初形成於p + +區域1 2的上表面 上。然後，一磊晶η區域1 6形成於P +區域1 4的上表 面上，第二磊晶Ρ +區域1 8形成於η區域1 6的上表面 上。一 ρ + +歐姆接觸（未顯示）典型上設在ρ +區域 1 8的上表面上。此裝置含有二接面：（1 )形成於晶晶 生長的Ρ +區域1 4與磊晶生長的η區域1 6之介面的接 面，及（2 )形成於磊晶生長的η區域1 6與磊晶生長的 Ρ+區域18之介面的接面。 如圖2所示，圖1的雙向暫態電壓抑制器1 〇典型上 具有一用於接面終端的台面結構。 因爲若干理由，如同圖1與2所示的結構是有利的。 第一，因爲磊晶層可以在一連續過程中由相同的原料生 長，故與第一 ρ +層由正式地具有相同電阻率的Ρ +次層 取代的狀況相比，η層之二側上的ρ +電阻率能夠匹配至 更高的精密度。結果，對於具有三磊晶方案的二接面而 言，更對稱的崩潰電壓可以如此建立。如下述，實驗結果 已經確認，對於此裝置而言，崩潰電壓很對稱，在1 · 〇 毫安培的前與逆崩潰電壓之間測得的差異小於2 %。做一 對比，注意，美國專利5，8 8 0，5 1 1號的η + ρ -ρ + η +裝置在基極與周圍區域不具有此對稱性，於是’ 裝置具有不對稱的崩潰電壓。 本發明也思及一種η + + η + ρ η+三磊晶穿透雙向 f紙張尺度適用中國國家標準（CNS ) Α4#玖（210Χ 297公釐） (請先閲讀背面之注意事項再填寫本頁) 、-s·口 經濟部智慧財產局員工消費合作社印製 11 - 1257697 Α7 Β7 五、發明説明（9 ) 暫態電壓抑制器。然而，ρ η p型裝置優於η ρ η型裝 置，其理由如下：（1) η基極具有成爲溫度之函數的最 大電阻率，其發生在比具有相同摻雜濃度的ρ基極所觀察 到者更高的溫度。結果，對於η基極而言，熱點形成將設 定在比Ρ基極更高的溫度。（2)在ρηρ型裝置之η基 極外部的Ρ層可以比η ρ η型裝置之ρ基極外部的η層更 加重摻雜，而仍然具有相同的分佈電阻。（3 )如以下更 詳細討論者，藉由所生長的氧化物之表面鈍化只有對於 Ρ η ρ型暫態電壓抑制裝置才發生作用，對於η ρ η型裝 置則否。 再參考圖2 ，與底部生長的ρ+區域14關聯的崩潰 電壓通常大於（典型上約大2%)與上部生長的Ρ+區域 1 8關聯者，大部分是由於在η區域1 6生長期間自Ρ + 區域1 4至η區域1 6所發生的擴.散。因此，如果有需 要，Ρ +區域1 8的摻雜位準可以調整，以補償此效應。 例如，此摻雜位準可以減少約2 %，以在與二ρ層關聯的 崩潰電壓之間達成相當良好的匹配。 通常，爲了達到所欲的結果，於進一步處理期間的熱 處理必須在各批次之間保持固定。例如，在高溫的進一步 擴散導致η區域1 6的寬度減小，且穿透崩潰降低。因 此，對於可再生的大量生產過程而言，擴散量必須在與標 準二極體有關的擴散量更小的公差內保持爲常數。 如前述，突崩潰是由於衝擊離子化所引起的，其導致 載體倍增。另一方面，穿透是由於本發明的裝置之一接面 本紙張尺度適用中國國家標準（CNS ) Α4规夢（210Χ 297公釐） 341 -12- -----!·11 (請先閱讀背面之注意事項再填寫本頁) 訂 t.. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 1257697 A7 ___ B7 __ 五、發明説Μ ( 1〇 ) 的空乏區域到達對立的前向偏壓接面所造成的。對於已知 的崩潰電壓而言，大體上關聯於穿透的空乏區域比關聯於 突崩潰者寬。在此狀況，與關聯於突崩潰者相比，預期穿 透具有較小的電容、較小的隧道效應，因而具有較小的洩 漏電流。因此，對於本發明的目的而言，基本上是提供一 種裝置，其中P — n接面的理論突崩潰電壓（在此狀況， 第二Ρ區域由一η++區域取代的突崩潰電壓）大於發生 穿透的電壓。 6 · 8伏特的突崩潰電壓通常關聯於約〇 · 2微米的 空乏層厚度。此外，〇 · 4微米的空乏層厚度關聯於約 1 2伏特的突崩潰電壓，此則關聯於低洩漏電流。使用此 厚度當作指引，依據本發明之一較佳實施例，η磊晶區域 寬度較佳爲約0 · 4微米厚度或更大。（如果此是不可能 的，例如，對於約2伏特的極低壓而言，在此狀況，寬度 必須盡可能大）。此區域的電阻率較佳爲約〇 · 3至 0 · 0 8歐姆-公分。狀況必須加以選擇，以致於突崩潰 電壓大於穿透崩潰電壓。因此，避免突崩潰。 因爲對於厚層而言，磊晶生長更可再生，故η磊晶層 1 6較佳爲生長至比上述更大的厚度，更佳爲1至4微 米’最佳爲約2微米。後續處理期間的擴散（開始於第二 Ρ +區域1 8的磊晶生長，接著是隨後的處理）則使磊晶 層1 6的η區域之厚度變窄，且使二ρ 一 η接面之二側上 的摻雜減少（例如，與下述的圖4與5比較）。如果需要 的話，可以在熱處理的最後相以後測試晶圓。如果崩潰電 本紙張尺度適用中國國家標準（CNS ) ΑβΙ格（210X 297公餐) -------1_参----，——、玎------mT (請先閱讀背面之注意事項再填寫本頁) -13- 1257697 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明試明（U ) 壓太高，晶圓可以返回高溫環境，以擴散更多。擴散以後 之較佳的η區域寬度是〇 · 2至1 · 5微米，更佳爲 0 · 4微米。磊晶生長期間，.η區域典型上摻雜至約2 X 1 016至約2 X 1 017原子/立方公分。通常，較佳者 爲，η區域之淨摻雜濃度與它的厚度之積-更佳爲對於厚 度之淨摻雜濃度的積分-於擴散以後是在2 X 1 0 1 2至1 X 1 0 1 3原子/平方公分的位階。 爲了確保Ρ型摻雜物自Ρ+區域1 4、1 8淨擴散進 入η區域1 6，其導致較窄的η區域1 6，Ρ+層乃摻雜 至比η區域1 6更高的位準。舉一特例，注意，硼（ρ型 摻雜物）與磷（η型摻雜物）具有相當的擴散率。因此， 硼相對於磷之較高的濃度將導致η區域1 6變窄，反之亦 然。由於處理期間摻雜位準的變化，爲了確保η區域1 6 可再生地變窄，Ρ +區域1 4、1 8的摻雜位準較佳爲η 區域1 6的約1 0倍高。 另一方面，因爲Ρ+區域1 4、1 8提供分佈的電 阻，其對立於局部化的電流濃度，防止-或至少延遲-熱 點的形成，故Ρ +區域1 4、1 8的電阻率不應該太低 (因此，摻雜濃度不應該太高）。結果，較佳者爲’摻雜 物濃度必須選擇爲在Ρ +區域中提供一電阻率’其範圍是 自約0 · 0 2至0 · 2歐姆一公分。典型上，此對應於裔 晶生長期間之2 X 1 017至約2 X 1 018原子/立方公分 的摻雜位準。二Ρ +區域的厚度可以調整，以提供所欲的 總電阻。典型的厚度是1 〇至5 0微米。 本紙張尺度適用中國國家標準（CNS ) Μ相拉.（210Χ297公釐） κ (請先閱讀背面之注意事項再填寫本頁) •^^衣· -訂· 1257697 A7 B7 五、發明説明（12 ) 圖3是針對依據本發明之早期測試的三磊晶層P + + P + η p +裝置，於磊晶生長以後，電腦模擬的硼（受 體）與磷（施體）濃度以厚度的函數繪出的圖。此早期測 試是在較佳的數目建立以前執行，所以，η與ρ +層的濃 度在此圖中比目前的較佳結構低。然而，這些數目足以形 成工作裝置。ρ + +區域是在圖的右側。ρ + +區域中的 尖峰受體濃度是2 X 1 〇19公分―3，Ρ +區域中的尖峰受 體濃度是2 X 1 0 1 6公分—3，η區域中的尖峰施體濃度是 2 X 1 0 15公分_3。圖4代表在η區域附近之圖3的放大 圖，且繪示磷（施體）濃度、硼（受體）濃度與淨施體 (施體減受體）濃度。圖5顯示擴散以後的相同區域。注 意，基極區域（即，具有淨施體濃度的區域）之尺寸自約 2微米減少至約1 · 6微米。此外，具有擴散以前的淨施 體濃度之基極區域附近的區域顯示成爲具有一擴散以後的 淨受體濃度，其大小大於擴散以前的淨施體濃度。 如果未採取保護步驟，則在台面溝側壁（表面崩潰） 中之矽表面的穿透可能發生在大量穿透以前。此「表面」 -不到1微米寬的環-具有一面積，其大小的位階係小於 裝置主體的面積。表面穿透導致在表面區域之熱的實質散 失，由於熱點的形成，造成裝置在低能量毀壞。 美國專利4，9 8 0，3 1 5號一其全部揭示附於此 供參考-揭示一種過程，其中一具有相當高濃度的η層擴 散進入具有相當低濃度的ρ晶圓。其次，晶圓被蝕刻，以 產生複數台面半導體結構，各結構具有一與台面結構的側 本紙張尺度適用中國國家標準（CNS ) Α4规抵（210Χ 297公釐） " -15- ----------衣-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作杜印製 1257697 A7 B7 五、發明説明（13 ) 壁相交之P — η接面。然後，一層氧化物生長在台面的側 壁上，該氧化物層使裝置鈍化。氧化步驟使Ρ - η接面朝 氧化物層附近的Ρ層彎曲。然後，Ρ - η接面擴散更深， 以一擴散前導（diffusion front )進入ρ層，其傾向於使ρ - η接面回頭朝氧化物層附近的η層彎曲。此擴散執行至 補償氧化步驟所造成的曲率，以使ρ - η接面實質上平 坦。專利教導可以採取複數連續氧化/擴散步驟，使台面 側壁附近的接面進一步平坦化。由於Ρ - η接面的實質平 坦度及表面附近的Ρ與η濃度二者的減少，所得的ρ - η 接面在氧化層附近具有較大的突崩潰電壓。 做一對比，在本發明的雙向暫態電壓抑制裝置中的台 面側壁之穿透可以藉由台面側壁附近的Ρ - η接面之曲率 而防止。 特別地，氧化導致台面溝渠（此處也稱爲「台面 溝」）側壁上的薄矽層轉變成爲氧化矽。同時，氧化物層 附近的摻雜物再分佈。在硼與磷的狀況，硼再分佈，俾使 它的濃度在氧化物附近變低，而磷的濃度在此區域中增 加。Ρ型摻雜物（硼）如此減少與η型摻雜物（磷）如此 增加的結果，ρ - η接面朝氧化物層附近的ρ層彎曲，且 本發明之此實施例中的η區域之寬度在氧化物附近增加， 使接面離開η區域而朝向相鄰的ρ +區域彎曲。 專精於此技藝的人可以明白，對於η ρ η型暫態電壓 抑制裝置而言，於氧化以後，接面將朝彼此彎曲，實際上 確保穿透崩潰將在比主體低的電壓發生於氧化物下方之很 本紙張尺度適用中國國家標準（CNS ) Α4规抵（210X297公釐） ζ -16- I——!!#! (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 1257697 A7 __B7_ 五、發明説明（14 ) 窄的層中。因此，ρ η p型穿透暫態電壓抑制裝置在此例 中係較佳。 現在參考圖6，本發明的雙向暫態電壓抑制裝置顯示 成爲具有ρ + +半導體基材1 2、Ρ+區域1 4、η區域 1 6與ρ +區域1 8。顯示一台面結構，其側部由一層生 長的氧化矽1 9遮蓋。圖7是圖6所示區域” A ”的放大 圖。自此圖可以看到，由於在氧化物介面之ρ型摻雜物 (硼）濃度的減少與η型摻雜物（磷）濃度的增加，當氧 化矽層1 9接近時，ρ - η接面1 7 a與1 7 b彎離η區 域1 6 〇 將本發明的雙向暫態電壓抑制裝置看成ρ η ρ電晶 體，可以看到，基極區域（即，η區域）在氧化矽介面變 寬。如以下更詳細討論者，且如專精於此技藝的人所了解 者，由於較寬的基極區域，此部分的電晶體具有比主體區 域更高的穿透電壓，保護該裝置，以防表面崩潰。在穿透 崩潰電壓，電流開始通過崩潰區域。因爲崩潰發生在主 體，崩潰區域構成大百分比（典型上多於9 8 % )的接面 區。因爲崩潰電流流過更大的面積，故熱同樣地散失於更 大的面積。 特別地，各Ρ - η接面具有一相關的空乏區域，其隨 著增加的逆向偏壓而變寬。假設突崩潰不發生，則當電壓 增加時，受到逆向偏壓的空乏區域進一步到達η區域，直 到到達η區域另一側的ρ - η接面爲止。這時候，一電流 路徑設在第一與第二ρ +區域之間，且穿透發生。靠近氧 本紙張尺度適用中國國家標準（CNS ) Α4祁技（210X297公釐） I——— I! # ! (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 1257697 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明謂明（15 ) 化矽介面，p 一 n接面互相彎離。結果，在主體的空乏區 域到達對立的接面之處，氧化物層附近的空乏區域與對立 的接面（其彎.離空乏區域）仍相距若干距離。依此方式， 穿透發生在主體，而非在表面。 恰在氧化物層下方之施體（磷）摻雜增加的結果是此 區域之電場斜率的增加。此既有優點，也有缺點。優點是 階梯使空乏層更窄，幫助防止表面崩潰。缺點是更高的場 可能導致突崩潰。然而，在本發明的裝置中，如果使在穿 透的尖峰場足夠低於在突崩潰的尖峰場，則摻雜物再分佈 造成表面之尖峰場的少許增加典型上不會造成困難。 然而，在某些狀況，可能希望使發生穿透的尖峰場-儘可能-接近發生（例如）突崩潰的尖峰場，以致於電晶 體的V c e ◦-藉由它的負動態電阻-使裝置的正動態電 阻減少。爲了這個與其他理由，接面的曲率之尖銳度可能 使局部尖峰電場增加至越過安全的位準。然而，在此狀 況’可以在氧化以後添加一補償擴散步驟，使接面的曲率 略微平坦化，如美國專利4 ，9 8 0 ，3 1 5號所揭示 者。在此補償擴散步驟期間，氧化物層之增加的施體 (磷）濃度將延展。然而，因爲氧化層附近的施體原子之 總多餘數目將保持粗略相同，故將繼續保護表面，以防穿 透崩潰。 本發明的雙向暫態電壓抑制器可以使用標準矽晶圓製 造技術製造。參考圖8 A至8 C，顯示典型的過程流如 下。專精於此技藝的人可以明白，不企圖限制此處揭示的 本紙張尺度適用中國國家標準（CNS ) A4捕格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) "^衣· 訂 Ρ. -18- 1257697 A7 B7 五、發明説明（16 ) 過程流，因爲有很多替代的方式可以產生雙向暫態電壓抑 制器。 現在參考圖8 A ’本發明的雙向暫態電壓抑制裝置之 開始的基材1 2是P型（P + + )矽，其具有盡可能低的 電阻率，典型上是自0.01至〇·002歐姆一公分。 然後，使用傳統磊晶生長技術’使摻雜濃度在約2 X 1 0 17至約2 X 1 0 18原子/立方公分的範圍（對於較高 的崩潰電壓而言’較低的濃度爲較佳）之P型（P + )磊 晶層1 4在基材1 2上生長至約1 0至約5 0微米之間的 厚度（對於較高的P +摻雜而言，較大的厚度爲較佳’對 於較大面積的裝置而言’依電流分佈所需要的分佈電阻數 量而定）。然後，也使用傳統磊晶生長技術，使摻雜濃度 在約2 X 1 0 1 6至約2 X 1 0 1 7原子/立方公分的範圍 (對於較高的崩潰電壓而言，較低的濃度爲較佳）之η型 (η )磊晶層1 6在Ρ型磊晶層1 4上生長至約1至約4 微米之間的厚度（對於較高的崩潰電壓與較長的擴散時間 而言，較大的厚度爲較佳）。然後，再使用傳統磊晶生長 技術，使具有與層1 4相同的摻雜濃及厚度之Ρ型（ Ρ+)磊晶層18生長於η型磊晶層16上。這些層 1 4、1 6與1 8較佳爲在一連續過程中生長，不使晶圓 暴露於其間的空氣。然後，藉由沈積與擴散，以足夠高的 表面濃度形成歐姆接觸，或藉由諸如鋁合金化的其他傳統 方法，使一 Ρ型（Ρ + + )區域2 0形成於Ρ型磊晶層 1 8中。 本紙張尺度適用中國國家標準（CNS ) A4捕玖（210X297公釐） (請先聞讀背面之注意事項再填寫本頁)
IV
T 經濟部智慧財產局員工消費合作社印製 1257697 Α7 Β7 五、發明説明（17 ) 現在參考圖8 B，然後，使用傳統技術，諸如低壓化 學蒸氣澱積，使氮化矽層2 2沈積於整個表面上。使用傳 統光阻罩幕與蝕刻過程，在氮化矽層2 2中形成所欲的圖 ^ °然後，使用圖案化的氮化矽層2 2充當罩幕，利用標 準化學蝕刻技術，形成溝渠2 3。溝渠2 3延伸足夠的深 度’進入基材（即，遠遠越過二接面），以造成隔離及產 生台面結構。圖8 B顯示完成氮化矽罩幕與溝渠蝕刻步驟 以後所得的結構。 現在參考圖8 C，依據本發明之一實施例，一厚、鈍 化的氧化矽層1 9 一較佳爲約1 / 2微米一生長於圖8 B 的結構上。生長的氧化物層較佳爲沈積層，因爲摻雜物在 氧化物生長期間再分佈，因爲生長的氧化物層更密實，且 因爲藉由使表面上之相當部分的次微小灰塵燃燒或氧化而 使蒸汽（使用濕氧化）乾淨。 例如，晶圓較佳爲安置於1 1 0 0 °C的蒸汽2小時， 以生長氧化物層。應該注意，氧化物層只生長於暴露的矽 上，不生長於氮化矽層2 2上。結果繪示於圖8 C，其顯 示一在台面側壁上的二氧化矽層1 9。 如上述，在氧化期間，摻雜物的再分佈發生於氧化物 層附近。舉一特例，氧化物附近的磷濃度增加，而氧化物 附近的硼濃度減少。此導致接面互相彎離，且氧化物區域 中的η +區域1 6加寬。 最後，如果需要，可以執行某些額外的擴散，使崩潰 電壓降低至所欲的値。 本纸張尺度適用中國國家標準（CNS ) 故〖210Χ 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 Ρ. 經濟部智慧財產局員工消費合作社印製 -20- 1257697 A7 B7 五、發明説明（18 ) 然後，藉由移除氮化物層2 2，形成接觸開口，且使 用傳統技術（未顯示），由p型區域2 0與P型基材1 2 形成接觸。 例 依據以下的程序，在嘗試的程序中製成六晶圓。 在一連續的過程步驟中生長三磊晶層。在三層的連續 生長期間，晶圓不暴露於空氣且不冷卻。P + +基材具有 自0·005至0·002歐姆—公分之範圍的電阻率。 第一p+磊晶層的厚度是1〇微米，且具有〇.5歐姆一 公分之電阻率。η磊晶層的厚度是2 · 5微米，且具有 2·5歐姆一公分之電阻率。第二ρ+磊晶層的厚度是 2 0微米，且具有〇 . 5歐姆-公分之電阻率。在磊晶層 生長以後，於1 1 0 0 °C執行硼沈積步驟1小時，使溫度 緩慢上升及下降。此沈積在單一步驟中於晶圓的二側執 行，產生歐姆接觸（P + +區域）。 然後，使用傳統技術，沈積厚度爲2 0 0毫微米的氮 化砂層。 然後，一圖案化的光阻層施加至形成一台面罩幕（台 面溝區域是未由光阻遮蓋的區域）的結構。然後，使用 H F，Η N〇3與醋酸之蝕刻介質，係此技藝習知者，將台 面溝蝕刻。 然後’使裝置在1 1 〇 〇 °C進行蒸汽氧化1小時，在 很乾淨的熔爐中使溫度緩慢上升及下降。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^ -21- I I — 1!1#! (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 1257697 A7 經濟部智慧財產局員工消費合作社印製 _B7_五、發明説明（19 ) 接著，各晶圓在1 1 〇 〇 °c進行自〇至8小時的擴散 時間，以達成各種所欲的崩潰電壓。 然後，在電漿蝕刻步驟移除氮化物層（用於接觸開 口）。以標準方式將裝置精製，包含磨光、鍍鎳、晶圓測 試、晶圓鋸切，並組合於個別的裝置。 二晶圓進行相當短的擴散時間（即，在2小時或更少 的位階），產生在所欲的4至7伏特電壓範圍內之高品質 雙向、三磊晶、暫態電壓抑制裝置。繪示這些裝置之一及 標準P6KE6 · 8CA (通用半導體公司雙向暫態電壓 抑制器）齊納裝置的雙向崩潰特徵之電流-電壓軌跡顯示 於圖9 A與9 B。這些圖中的水平軸對應於電壓，.垂直軸 對應的於電流。（水平）電壓比例是每階梯2伏特。圖 9 A的（垂直）電流比例是每階梯2毫安培；且放大十倍 成爲圖9 B的每階梯2 0 0微安培。 在圖9 A與9 B中，實驗性裝置與標準裝置二者在 10毫安培具有7·02伏特的崩潰電壓。然而，在這些 圖中的曲線b (對應於本發明的雙向暫態電壓抑制裝置） 具有遠比曲線a (對應於標準裝置）尖銳的隅角。此效應 可以在圖9 B中看得更淸楚，其具有膨脹的電流比例。更 尖銳的隅角指示當趨近崩潰電壓時之較低的洩漏電流。例 如’與曲線a (標準裝置）有關的電流在5 . 8伏特是 2 3 0微安培，而與曲線b (本發明的雙向暫態電壓抑制 裝置）有關的電流在5 · 8伏特是〇 . 8微安培。因此， 在此電壓’其比崩潰多1伏特，標準裝置的洩漏電流是本 ^氏張尺度適用中國國家系革（CNS ) A4捐抵f 2ΐ〇χ 297公釐1 --- [ -22- I -I- I! — #! (請先閱讀背面之注意事項再填寫本頁) 訂 Ρ. 1257697 A7 B7 五、發明該明（2〇 ) 胃明的雙向暫態電壓抑制裝置之幾乎3 0 0倍。 測試來自相同晶圓的其他雙向暫態電壓抑制裝置，其 在1 〇毫安培具有5 · 7 2伏特與6 · 2 6伏特的崩潰電 壓。也測試來自其他晶圓的雙向暫態電壓抑制裝置，其在 10毫安培具有5 · 20伏特、5 · 83伏特與6 · 74 伏特的崩潰電壓。如同圖9 A與9 B的雙向暫態電壓抑制 裝置’這些裝置中的每一裝置具有比關聯於 p6KE6 · 6CA裝置者更尖銳的隅角，其指示當趨近 崩潰電壓時之較低的洩漏電流。 雖然已顯示及說明本發明的實施例與例子，但專精於 此技藝的人可以明白，比上述更多的其他修改是可行的， 不會偏離本發明的觀念。所以，本發明不只限於所附的申 請專利範圍之精神。 (請先閱讀背面之注意事項再填寫本頁) 衣. 訂 經濟部智慧財產局員工消費合作社印製 …本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） -23-

Claims (1)

1257697 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 申請專利範圍 附件3A : 第91 1 14954 號專利申請案 中文申請專利範圍替換本 民國92年1 1月20曰修正 1 . 一種雙向暫態電壓抑制裝置，包括：. 一p型導電的下半導體層； 一p型導電的上半導體層； 一鄰近於且配置於該下與上層之間的η型導電的中半 導體層，俾使形成下與上Ρ - η接面，其中該上與下層具 有比該中層高的尖峰淨摻雜濃度，其中在接面之間的距離 所取的中層之淨摻雜濃度的積分是俾使當崩潰發生時，崩 潰穿透崩潰，而非突崩潰； 一延伸通過該上層、通過該中層、通過該下層的至少 一部分之台面溝渠，該台面溝渠界定該裝置之一主動區 域；及 一遮蓋對應於該上與下接面之台面溝渠之壁的至少一 部分之氧化物層，該上與下接面之距離在該壁係增加。 2 .如申請專利範圍第1項之雙向暫態電壓抑制裝 置，其中該氧化物層是熱生長的氧化物層。 3 .如申請專利範圍第2項之雙向暫態電壓抑制裝 置，其中該氧化物層在濕潤狀況下熱生長。 4 .如申請專利範圍第1項之雙向暫態電壓抑制裝 置，其中該半導體是矽半導體。 5 .如申請專利範圍第4項之雙向暫態電壓抑制裝 置，其中該Ρ型導電由硼摻雜物提供，該η型導電由磷摻 本紙張尺度適用中國國家標準（CNS ) Α4見格（2】0X 297公釐） (請先閲讀背面之注意事項再填寫本頁)
1257697 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 雜物提供。 6 .如申請專利範圍第1項之雙向暫態電壓抑制裝置 ，其中該下層是P +磊晶層，該中層是η磊晶層，該上層 是Ρ +磊晶層，且各下與上Ρ +磊晶層的尖峰淨摻雜濃度 是在η磊晶層的尖峰淨摻雜濃度之5至2 0倍的範圍。 7 . —種製造雙向暫態電壓裝置的方法，包括： 提供一Ρ型半導體基材； 磊晶沈積Ρ型導電的下半導體層； 磊晶沈積一 η型導電的中半導體層於該下層上，該下 層與該中層形成下Ρ - η接面； 磊晶沈積一 Ρ型導電的上半導體層於該中層上，該中 層與該上層形成上Ρ - η接面，其中該上與下層具有比該 中層高的尖峰淨摻雜濃度； 將該基材、該下磊晶層、該中磊晶層與該上磊晶層加 熱； 蝕刻一延伸通過該上層、通過該中層、通過該下層的 至少一部分之台面溝渠，該台面溝渠界定該裝置之一主動 區域；及 熱生長氧化物層於對應於該上與下接面之台面溝渠之 壁的至少一部分上，使該上與下接面之距離在該壁係增 加， 其中在上與下接面之間的距離所取的中層淨摻雜濃度 的積分是俾使當崩潰發生時，崩潰穿透崩潰，而非突崩 潰。 -2 - (請先閲讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家摞準（CNS ) Α4規格（2]0Χ297公釐） 1257697 Α8 Β8 C8 D8 々、申請專利範圍 8 .如申請專利範圍第7項之方法，其中形成該氧化 物層的步驟是濕熱生長步驟。 9 ·如申請專利範阖第7項之方法，其中在形成該氧 化物層以後，該裝置進行補償擴散步驟。 1 0 ·如申請專利範圍第7項之方法，其中該半導體 是矽半導體。 1 1 ·如申請專利範圍第1 〇項之方法，其中該p型 導電由硼摻雜物提供，該n型導電由磷摻雜物提供。 1 2 ·如申請專利範圍第7項之方法，其中該中層具 有一淨摻雜濃度，其在該接面之間的中點是最高的，且沿 著與該下、中及上層垂直的線之摻雜輪廓是俾使在該中層 及該下與上層的至少一部分中，該中層之中心平面之一側 的摻雜輪廓與在該中心平面之對立側的摻雜輪廓成爲鏡 像。 1 3 ·如申請專利範圍第7項之方法，其中該基材是 P + +基材，該下層是p +磊晶層，該中層是η磊晶層， 該上層是ρ +磊晶層，且各下與上ρ +磊晶層的尖峰淨慘 雜丨辰度是在η磊晶層的尖峰淨摻雜濃度之5至2 0倍的範 圍。 1 4 ·如申請專利範圍第7項之方法，其中該積分在 2 X 1 0 1 2至1 X 1 〇 1 3公分-2的範圍。 1 5 · —種雙向暫態電壓抑制裝置，包括： 〜Ρ型導電的下半導體層； 一 Ρ型導電的上半導體層； 本紙張尺度適用中國國家福準（（：奶）六4沈格（210\297公/雙） (讀先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 3 ABCD 1257697 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 一鄰近於且配置於該下與上層之間的n型導電的中半 導體層，俾使形成下與上ρ 一 η接面，其中在接面之間的 距離所取的中層之淨摻雜濃度的積分是俾使當崩潰發生 時，崩潰穿透崩潰，而非突崩潰，其中該中層具有一淨摻 雜濃度，其在該接面之間的中點是最高的，且沿著與該 下、中及上層垂直的線之摻雜輪廓是俾使在該中層及該下 與上層的至少一部分中，該中層之中心平面之一側的摻雜 輪廓與在該中心平面之對立側的摻雜輪廓成爲鏡像； 一延伸通過該上層、通過該中層、通過該下層的至少 一部分之台面溝渠，該台面溝渠界定該裝置之一主動區 域；及 一遮蓋對應於該上與下接面之台面溝渠之壁的至少一 部分之氧化物層，該上與下接面之距離在該壁係增加。 1 6 · —種雙向暫態電壓抑制裝置，包括： 一ρ型導電的下半導體層； 一ρ型導電的上半導體層； 經濟部智慧財產局員工消費合作社印製 一鄰近於且配置於該下與上層之間的η型導電的中半 導體層’俾使形成下與上ρ - η接面，其中在接面之間的 距離所取的中層之淨摻雜濃度的積分在2 X 1 0 1 2至1 X 1 〇 1 3公分—2的範圍，是俾使當崩潰發生時，崩潰穿透崩 潰，而非突崩潰； 一延伸通過該上層、通過該中層、通過該下層的至少 一部分之台面溝渠，該台面溝渠界定該裝置之一主動區 域；及 -4 - 本纸張尺度適用中國國家標準（CNS )从規格（2]0Χ 297公釐） 1257697 C8 D8六、申請專利範圍一遮蓋對應於該上與下接面之台面溝渠之壁的至少一 部分之氧化物層，該上與下接面之距離在該壁係增加。 — I!— ——f (請先閲讀背面之注意事項再填寫本頁) 訂
經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家禚準（CNS ) A4規格（2】0X297公釐） _ 5 -
TW091114954A 2001-07-11 2002-07-05 Low-voltage punch-through bi-direction transient-voltage suppression devices having surface breakdown protection and methods of making the same TWI257697B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/903,107 US6600204B2 (en) 2001-07-11 2001-07-11 Low-voltage punch-through bi-directional transient-voltage suppression devices having surface breakdown protection and methods of making the same

Publications (1)

Publication Number Publication Date
TWI257697B true TWI257697B (en) 2006-07-01

Family

ID=25416947

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091114954A TWI257697B (en) 2001-07-11 2002-07-05 Low-voltage punch-through bi-direction transient-voltage suppression devices having surface breakdown protection and methods of making the same

Country Status (8)

Country Link
US (2) US6600204B2 (zh)
EP (1) EP1405347A4 (zh)
JP (1) JP4358622B2 (zh)
KR (1) KR100957796B1 (zh)
CN (1) CN100416836C (zh)
AU (1) AU2002355597A1 (zh)
TW (1) TWI257697B (zh)
WO (1) WO2003015248A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI653759B (zh) 2018-04-12 2019-03-11 世界先進積體電路股份有限公司 半導體結構及其形成方法
US10658228B2 (en) 2018-07-11 2020-05-19 Vanguard International Semiconductor Corporation Semiconductor substrate structure and semiconductor device and methods for forming the same

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781161B1 (en) * 2003-04-09 2004-08-24 Teccor Electronics, Lp Non-gated thyristor device
CN1950967B (zh) * 2004-11-02 2010-05-12 日产自动车株式会社 双极电池单元、组合电池、车辆和双极电池单元制作方法
US7244970B2 (en) * 2004-12-22 2007-07-17 Tyco Electronics Corporation Low capacitance two-terminal barrier controlled TVS diodes
US20060220168A1 (en) * 2005-03-08 2006-10-05 Monolithic Power Systems, Inc. Shielding high voltage integrated circuits
WO2006100657A1 (en) * 2005-03-22 2006-09-28 University College Cork - National University Of Ireland, Cork A diode structure
US20060216913A1 (en) * 2005-03-25 2006-09-28 Pu-Ju Kung Asymmetric bidirectional transient voltage suppressor and method of forming same
US20070077738A1 (en) * 2005-10-03 2007-04-05 Aram Tanielian Fabrication of small scale matched bi-polar TVS devices having reduced parasitic losses
US7587296B2 (en) * 2006-05-07 2009-09-08 Applied Materials, Inc. Adaptive multivariate fault detection
US7596718B2 (en) * 2006-05-07 2009-09-29 Applied Materials, Inc. Ranged fault signatures for fault diagnosis
US7737533B2 (en) * 2006-08-10 2010-06-15 Vishay General Semiconductor Llc Low voltage transient voltage suppressor with tapered recess extending into substrate of device allowing for reduced breakdown voltage
US7554839B2 (en) * 2006-09-30 2009-06-30 Alpha & Omega Semiconductor, Ltd. Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch
US8010321B2 (en) * 2007-05-04 2011-08-30 Applied Materials, Inc. Metrics independent and recipe independent fault classes
US7765020B2 (en) * 2007-05-04 2010-07-27 Applied Materials, Inc. Graphical user interface for presenting multivariate fault contributions
US7538395B2 (en) * 2007-09-21 2009-05-26 Semiconductor Components Industries, L.L.C. Method of forming low capacitance ESD device and structure therefor
US7579632B2 (en) * 2007-09-21 2009-08-25 Semiconductor Components Industries, L.L.C. Multi-channel ESD device and method therefor
US7666751B2 (en) 2007-09-21 2010-02-23 Semiconductor Components Industries, Llc Method of forming a high capacitance diode and structure therefor
CN101557103B (zh) * 2008-04-11 2011-09-14 上海韦尔半导体股份有限公司 瞬态电压抑制器二极管及其制造方法
US7842969B2 (en) * 2008-07-10 2010-11-30 Semiconductor Components Industries, Llc Low clamp voltage ESD device and method therefor
WO2010026654A1 (ja) * 2008-09-05 2010-03-11 株式会社 東芝 記憶装置
US7955941B2 (en) * 2008-09-11 2011-06-07 Semiconductor Components Industries, Llc Method of forming an integrated semiconductor device and structure therefor
TWI437691B (zh) * 2008-10-01 2014-05-11 Alpha & Omega Semiconductor 在低電容暫態電壓抑制器(tvs)內整合控向二極體的優化配置
US8089095B2 (en) 2008-10-15 2012-01-03 Semiconductor Components Industries, Llc Two terminal multi-channel ESD device and method therefor
US7812367B2 (en) * 2008-10-15 2010-10-12 Semiconductor Components Industries, Llc Two terminal low capacitance multi-channel ESD device
US8338854B2 (en) * 2009-03-31 2012-12-25 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8288839B2 (en) * 2009-04-30 2012-10-16 Alpha & Omega Semiconductor, Inc. Transient voltage suppressor having symmetrical breakdown voltages
FR2953062B1 (fr) * 2009-11-24 2011-12-16 St Microelectronics Tours Sas Diode de protection bidirectionnelle basse tension
KR100971460B1 (ko) * 2010-01-15 2010-07-22 주식회사 오디텍 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법
FR2960097A1 (fr) * 2010-05-11 2011-11-18 St Microelectronics Tours Sas Composant de protection bidirectionnel
US8730629B2 (en) 2011-12-22 2014-05-20 General Electric Company Variable breakdown transient voltage suppressor
US9059324B2 (en) * 2013-06-30 2015-06-16 Texas Instruments Incorporated Bi-directional ESD diode structure with ultra-low capacitance that consumes a small amount of silicon real estate
US9997507B2 (en) * 2013-07-25 2018-06-12 General Electric Company Semiconductor assembly and method of manufacture
US9633843B2 (en) * 2014-06-25 2017-04-25 Global Wafers Co., Ltd Silicon substrates with compressive stress and methods for production of the same
KR101649222B1 (ko) 2014-10-17 2016-08-19 주식회사 시지트로닉스 비대칭 활성영역 조절에 의한 양방향 정전기, 전자기 간섭 및 서지 방호용 반도체 소자 및 그 제조 방법
KR101628754B1 (ko) 2015-02-17 2016-06-10 주식회사 시지트로닉스 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법
CN104851919B (zh) 2015-04-10 2017-12-19 矽力杰半导体技术(杭州)有限公司 双向穿通半导体器件及其制造方法
CN108520874B (zh) * 2018-03-28 2021-04-06 南京矽力微电子技术有限公司 半导体器件及其制造方法
CN109449152B (zh) * 2018-10-31 2020-12-22 深圳市巴达木科技有限公司 一种抑制芯片及其制备方法
CN110504324B (zh) * 2019-08-12 2021-06-01 电子科技大学 一种高压瞬态电压抑制二极管
CN112687736B (zh) * 2020-12-05 2024-01-19 西安翔腾微电子科技有限公司 一种用于esd保护的基区变掺杂晶体管
CN116169181B (zh) * 2022-09-30 2023-07-18 富芯微电子有限公司 一种低漏电低压tvs器件及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4047196A (en) * 1976-08-24 1977-09-06 Rca Corporation High voltage semiconductor device having a novel edge contour
US4286279A (en) 1976-09-20 1981-08-25 Hutson Jearld L Multilayer semiconductor switching devices
US5166769A (en) 1988-07-18 1992-11-24 General Instrument Corporation Passitvated mesa semiconductor and method for making same
US4980315A (en) 1988-07-18 1990-12-25 General Instrument Corporation Method of making a passivated P-N junction in mesa semiconductor structure
US5430595A (en) * 1993-10-15 1995-07-04 Intel Corporation Electrostatic discharge protection circuit
US5880511A (en) 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure
US5610434A (en) * 1995-11-07 1997-03-11 General Instrument Corporation Of Delaware Mesa semiconductor structure
JP2002541682A (ja) * 1999-04-08 2002-12-03 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ パンチスルーダイオード及び同ダイオードを製造する方法
US6549133B2 (en) * 2001-01-18 2003-04-15 Tri-Tronics, Inc. Remote transmitter and method
US6489660B1 (en) * 2001-05-22 2002-12-03 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI653759B (zh) 2018-04-12 2019-03-11 世界先進積體電路股份有限公司 半導體結構及其形成方法
US10658228B2 (en) 2018-07-11 2020-05-19 Vanguard International Semiconductor Corporation Semiconductor substrate structure and semiconductor device and methods for forming the same

Also Published As

Publication number Publication date
JP4358622B2 (ja) 2009-11-04
AU2002355597A1 (en) 2003-02-24
US20030010995A1 (en) 2003-01-16
CN1605127A (zh) 2005-04-06
US6600204B2 (en) 2003-07-29
KR100957796B1 (ko) 2010-05-13
US6858510B2 (en) 2005-02-22
WO2003015248A3 (en) 2003-05-30
KR20040017288A (ko) 2004-02-26
JP2005502190A (ja) 2005-01-20
WO2003015248A2 (en) 2003-02-20
EP1405347A4 (en) 2009-08-19
US20030205775A1 (en) 2003-11-06
CN100416836C (zh) 2008-09-03
EP1405347A2 (en) 2004-04-07

Similar Documents

Publication Publication Date Title
TWI257697B (en) Low-voltage punch-through bi-direction transient-voltage suppression devices having surface breakdown protection and methods of making the same
TW546844B (en) Low-voltage punch-through bi-directional transient-voltage suppression devices and methods of making the same
JP2005505913A5 (zh)
KR101044209B1 (ko) 반도체 장치 및 그 제조 방법
TWI418028B (zh) 具有台面邊界終端的垂直接面場效電晶體及其製造方法
JPH11509041A (ja) デュアルベース構造を使用する低電圧パンチスルー過渡サプレッサー
TW200416789A (en) Transient voltage suppressor having an epitaxial layer for higher avalanche voltage operation
TW201301476A (zh) 單向瞬態電壓抑制器元件及其製備方法
WO1996032737A1 (en) METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE HAVING A SEMICONDUCTOR LAYER OF SiC
US10727311B2 (en) Method for manufacturing a power semiconductor device having a reduced oxygen concentration
US9773777B2 (en) Low dynamic resistance low capacitance diodes
KR20140102674A (ko) 감소된 전류 밀집을 위한 바이폴라 접합 트랜지스터 구조 및 그 제조 방법
JP2004502305A (ja) ソフトリカバリパワーダイオード及び関連方法
US20050045982A1 (en) Semiconductor device with novel junction termination
KR20240078639A (ko) SiC 기반 보호 디바이스를 위한 구조 및 방법
JPS59143370A (ja) 半導体整流装置
CN117174763B (zh) 碳化硅混合3C-SiC接触PN结肖特基二极管及制备方法
TW466765B (en) Manufacturing method and structure of bipolar transistor
TW200826159A (en) Low voltage transient voltage suppressor with reduced breakdown voltage
JPS61133642A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent