JPS61133642A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS61133642A JPS61133642A JP25519684A JP25519684A JPS61133642A JP S61133642 A JPS61133642 A JP S61133642A JP 25519684 A JP25519684 A JP 25519684A JP 25519684 A JP25519684 A JP 25519684A JP S61133642 A JPS61133642 A JP S61133642A
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- Japan
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- type
- plasma
- layer
- transistor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は半導体装置及びその製造方法に係り、特にバイ
ポーラＩＣ（集積回路）の寄生トランジスタに於ける電
流増幅率の低減方法に関する。
ポーラＩＣ（集積回路）の寄生トランジスタに於ける電
流増幅率の低減方法に関する。
［発明の技術的背景］
従来、バイポーラＩＣに於いては、第４図に示すように
寄生ＰＮＰ）ランジスタが発生し、その電流増幅率が問
題となっていた。同図に於いて、１１は低濃度のＰ型シ
リコン基板であり、このシリコン基板１１上には高濃度
のＮ＋型埋込み層１２が形成され、さらにその上に低濃
度のＮ型エピタキシャル層１３が形成されている。この
Ｎ型エピタキシャル層１３にはベースとなるＰ型拡散層
１４及びコレフタとなるＮ型拡散層１５が形成され、さ
らにＰ型拡散層１４内にはエミッタとなるＮ型拡散層１
６が形成されている。また、上記Ｎ型エピタキシャル層
１３、Ｐ型拡散層１４及びＮ型拡散層１６から構成され
るＮＰＮトランジスタを囲むようにＰ＋型素子分離領域
１７が形成されている。
寄生ＰＮＰ）ランジスタが発生し、その電流増幅率が問
題となっていた。同図に於いて、１１は低濃度のＰ型シ
リコン基板であり、このシリコン基板１１上には高濃度
のＮ＋型埋込み層１２が形成され、さらにその上に低濃
度のＮ型エピタキシャル層１３が形成されている。この
Ｎ型エピタキシャル層１３にはベースとなるＰ型拡散層
１４及びコレフタとなるＮ型拡散層１５が形成され、さ
らにＰ型拡散層１４内にはエミッタとなるＮ型拡散層１
６が形成されている。また、上記Ｎ型エピタキシャル層
１３、Ｐ型拡散層１４及びＮ型拡散層１６から構成され
るＮＰＮトランジスタを囲むようにＰ＋型素子分離領域
１７が形成されている。
このような構造に於いては、ＮＰＩ’１ランジスタの他
に、Ｐ型拡散層１４、Ｎ型エピタキシャル層１３及びＰ
＋型素子分離領域１７により寄生ＰＮＰトランジスタが
形成されることになる。
に、Ｐ型拡散層１４、Ｎ型エピタキシャル層１３及びＰ
＋型素子分離領域１７により寄生ＰＮＰトランジスタが
形成されることになる。
従来、この寄生ＰＮＰトランジスタの電流増幅率（’ｊ
ｌｌ、 ）を抑制する方法として、Ｎ型エピタキシャル
層１３の濃度を高くする方法、Ｐ型拡散層１４−Ｐ＋型
素子分離領域１７間の距離を大きくする方法が行われて
いる。
ｌｌ、 ）を抑制する方法として、Ｎ型エピタキシャル
層１３の濃度を高くする方法、Ｐ型拡散層１４−Ｐ＋型
素子分離領域１７間の距離を大きくする方法が行われて
いる。
［背景技術の問題点］
しかしながら、上記従来の方法は、製品設計上、種々の
制約があった。
制約があった。
すなわち、Ｎ型エピタキシャル層１３の濃度を高くする
方法は、Ｐ型拡散層１４−Ｐ＋型素子分離領域１７間の
接合耐圧を低下させることになり、バイポーラトランジ
スタの高耐圧化に対して制約を加えることになる。例え
ば、Ｐ型拡散層１５をシート抵抗１５０Ω／口、接合深
さ３．０μで形成した場合、Ｎ型エピタキシャル層１３
の抵抗率を１０−ｍとすると、そのＰ−Ｎ接合耐圧は６
０Ｖとなり、また抵抗率５Ω−ｃｍとすると８０〜９０
Ｖの耐圧が得られる。一般に、電源電圧６０Ｖ程度のＩ
Ｃの場合、Ｎ型エピタキシャル層１３は５Ω−ｃｍ以上
が選ばれる。このときの寄生ＰＮＰトランジスタの電流
増幅率は、Ｐ型拡散層１４とＮ型エピタキシャル層１３
の接合部の注入効率と、Ｐ型拡散層１４−Ｐ＋型素子分
離領域１７間のベース幅で決定され、２０〜３０程度に
なることもある。
方法は、Ｐ型拡散層１４−Ｐ＋型素子分離領域１７間の
接合耐圧を低下させることになり、バイポーラトランジ
スタの高耐圧化に対して制約を加えることになる。例え
ば、Ｐ型拡散層１５をシート抵抗１５０Ω／口、接合深
さ３．０μで形成した場合、Ｎ型エピタキシャル層１３
の抵抗率を１０−ｍとすると、そのＰ−Ｎ接合耐圧は６
０Ｖとなり、また抵抗率５Ω−ｃｍとすると８０〜９０
Ｖの耐圧が得られる。一般に、電源電圧６０Ｖ程度のＩ
Ｃの場合、Ｎ型エピタキシャル層１３は５Ω−ｃｍ以上
が選ばれる。このときの寄生ＰＮＰトランジスタの電流
増幅率は、Ｐ型拡散層１４とＮ型エピタキシャル層１３
の接合部の注入効率と、Ｐ型拡散層１４−Ｐ＋型素子分
離領域１７間のベース幅で決定され、２０〜３０程度に
なることもある。
このようになると、ＮＰＮトランジスタの電流増幅率１
００〜２００に比べ、寄生ＰＮＰトランジスタのそれが
回路動作上無視できなくなる。Ｎ型エピタキシャル層１
３の抵抗率を下げると、注入効率が減少し、電流増幅率
も下がるが、素子耐圧に余裕がなくなる欠点がある。
００〜２００に比べ、寄生ＰＮＰトランジスタのそれが
回路動作上無視できなくなる。Ｎ型エピタキシャル層１
３の抵抗率を下げると、注入効率が減少し、電流増幅率
も下がるが、素子耐圧に余裕がなくなる欠点がある。
また、Ｐ型拡散層１４とＰ＋型素子分離領域１７との間
隔を広げる方法は、ＩＣのチップ面積が大きくなり、そ
の結果製品価格が高くなる欠点があった。
隔を広げる方法は、ＩＣのチップ面積が大きくなり、そ
の結果製品価格が高くなる欠点があった。
［発明の目的］
本発明は上記実情に鑑みてなされたもので、その目的は
、素子耐圧を低下させることなく、奇生トランジスタの
電流増幅率を低減させることができ、回路の誤動作を防
止することので１きる半導体装置及びその製造方法を提
供することにある。
、素子耐圧を低下させることなく、奇生トランジスタの
電流増幅率を低減させることができ、回路の誤動作を防
止することので１きる半導体装置及びその製造方法を提
供することにある。
［発明の概要］
本発明に係る半導体装置は、ＮＰＮトランジスタの能動
領域（ベース領域）及び素子分離領域間で形成される寄
生ＰＮＰトランジスタの当該能動領域であって、前記Ｎ
ＰＮトランジスタの能動領域の端部近傍から少なくとも
前記素子分離領域の端部までの領域にプラズマ損傷領域
を形成するものである。このプラズマ損傷の導入により
、寄生ＰＮＰトランジスタに於ける能動領域（ベース領
域）のライフタイムが低下し、かつ表面再結合速５一 度が増加して電流増幅率が低下する。
領域（ベース領域）及び素子分離領域間で形成される寄
生ＰＮＰトランジスタの当該能動領域であって、前記Ｎ
ＰＮトランジスタの能動領域の端部近傍から少なくとも
前記素子分離領域の端部までの領域にプラズマ損傷領域
を形成するものである。このプラズマ損傷の導入により
、寄生ＰＮＰトランジスタに於ける能動領域（ベース領
域）のライフタイムが低下し、かつ表面再結合速５一 度が増加して電流増幅率が低下する。
［発明の実施例］
以下、図面を参照して本発明をＮＰＮトランジスタの製
造工程に適用した例について説明する。
造工程に適用した例について説明する。
先ず、第１図に示すように抵抗率３０Ω−ｃｔｎのＰ型
シリコン基板２１を用いて、通常のＮ＋型埋込み層２２
を形成した後、Ｎ型エピタキシャル層２３を厚さ１５μ
、抵抗率５Ω−αに形成する。その後、通常の工程によ
り、Ｐ＋型素子分離領域２４を選択的に拡散形成する。
シリコン基板２１を用いて、通常のＮ＋型埋込み層２２
を形成した後、Ｎ型エピタキシャル層２３を厚さ１５μ
、抵抗率５Ω−αに形成する。その後、通常の工程によ
り、Ｐ＋型素子分離領域２４を選択的に拡散形成する。
続いて、シリコン基板２１の表面を全面剥離し、しかる
後その表面にプラズマＣＶＤ（Ｑｈｅｍｉｃａｌ Ｖａ
ｐｏｕｒ ［）ｅｐＯ８＋ｔ＋ｏｎ ＞膜２５を厚さ７
０００人に形成する。このプラズマＣＶＤ膜２５の形成
により、Ｎ型エピタキシャル層２３の内部及び表面にプ
ラズマ損傷領域２６が形成される。ここで、ＮＰＮトラ
ン２スタの能動領域（ベース領域）にプラズマ損傷２６
を与えないためには、第２図に示すようにプラズマＣＶ
Ｄ膜２５を形成する前に、耐プラズマ膜として例えば薄
い（ｉｏｏｏ人）熱酸化膜２１をその能動領域上及びそ
の周囲に形成しておくことが望ましい。なお、このプラ
ズマ損傷領域２６は、ＮＰＮトランジスタのベース領域
（後述のＰ型拡散層３０）及び素子分離領域２４間で形
成される寄生ＰＮＰトランジスタのベース領域（Ｎ型エ
ピタキシャル層２３）であって、ＮＰＮトランジスタの
ベース領域（Ｐ型拡散層３０）の端部近傍から少なくと
も素子分離領域２４の端部までの領域に存在すればよい
。
後その表面にプラズマＣＶＤ（Ｑｈｅｍｉｃａｌ Ｖａ
ｐｏｕｒ ［）ｅｐＯ８＋ｔ＋ｏｎ ＞膜２５を厚さ７
０００人に形成する。このプラズマＣＶＤ膜２５の形成
により、Ｎ型エピタキシャル層２３の内部及び表面にプ
ラズマ損傷領域２６が形成される。ここで、ＮＰＮトラ
ン２スタの能動領域（ベース領域）にプラズマ損傷２６
を与えないためには、第２図に示すようにプラズマＣＶ
Ｄ膜２５を形成する前に、耐プラズマ膜として例えば薄
い（ｉｏｏｏ人）熱酸化膜２１をその能動領域上及びそ
の周囲に形成しておくことが望ましい。なお、このプラ
ズマ損傷領域２６は、ＮＰＮトランジスタのベース領域
（後述のＰ型拡散層３０）及び素子分離領域２４間で形
成される寄生ＰＮＰトランジスタのベース領域（Ｎ型エ
ピタキシャル層２３）であって、ＮＰＮトランジスタの
ベース領域（Ｐ型拡散層３０）の端部近傍から少なくと
も素子分離領域２４の端部までの領域に存在すればよい
。
その後、第３図に示すように、プラズマＣＶＤ膜２５及
び熱酸化膜２７の選択的なエツチングを行ない、Ｐ型拡
散源層２８を形成して不純物の拡散を行ないＮＰＮトラ
ンジスタのベースとなるＰ型拡散層３０を形成し、さら
にＰ型拡散層２８、プラズマＣＶＤ膜２５及び熱酸化膜
２７の選択的なエツチングを行ない、Ｎ型拡散源層２９
を形成して該Ｉ２９から不純物を拡散し、ＮＰＮトラン
ジスタのエミッタとなるＮ型拡散層３１及びコレクタと
なるＮ型拡散層３２を形成する。その後、電極取出し部
に開孔を設け、電極及び配線を形成することによりＮＰ
Ｎトランジスタが完成する。
び熱酸化膜２７の選択的なエツチングを行ない、Ｐ型拡
散源層２８を形成して不純物の拡散を行ないＮＰＮトラ
ンジスタのベースとなるＰ型拡散層３０を形成し、さら
にＰ型拡散層２８、プラズマＣＶＤ膜２５及び熱酸化膜
２７の選択的なエツチングを行ない、Ｎ型拡散源層２９
を形成して該Ｉ２９から不純物を拡散し、ＮＰＮトラン
ジスタのエミッタとなるＮ型拡散層３１及びコレクタと
なるＮ型拡散層３２を形成する。その後、電極取出し部
に開孔を設け、電極及び配線を形成することによりＮＰ
Ｎトランジスタが完成する。
一般的に、トランジスタの電流増幅率を決定する項目は
、（１）ベース領域基板中の再結合、（２）エミッタか
らの注入効率、（３）ベース領域表面近傍の表面再結合
、（４） エミッターベース空乏層の再結合である。
、（１）ベース領域基板中の再結合、（２）エミッタか
らの注入効率、（３）ベース領域表面近傍の表面再結合
、（４） エミッターベース空乏層の再結合である。
（２）の注入効率は、寄生ＰＮＰトランジスタの場合、
エミッタとなるＰ型拡散層とＮ型エピタキシャル層との
不純物接合傾き及び濃度で決ポされるため、素子設計に
於いてはほぼ一義的に決まるものである。
エミッタとなるＰ型拡散層とＮ型エピタキシャル層との
不純物接合傾き及び濃度で決ポされるため、素子設計に
於いてはほぼ一義的に決まるものである。
しかしながら、（１） 、 ＋３１ 、 （勾はベース
領域（Ｎ型エピタキシャル層）中のライフタイム及び表
面再結合速度の関数であり、これらの値をコントロール
することにより、寄生ＰＮＰトランジスタの電流増幅率
を低減することができる。
領域（Ｎ型エピタキシャル層）中のライフタイム及び表
面再結合速度の関数であり、これらの値をコントロール
することにより、寄生ＰＮＰトランジスタの電流増幅率
を低減することができる。
本発明に於いては、ベース領域（Ｎ型エピタキシャル層
２３）の内部及び表面にプラズマ損傷領域２６を形成し
ているので、ライフタイムの低下、及び表面準位（Ｓ
ｕｒｆａｃｅ Ｓ ｔａｔｅ）の増加に伴う表面再結
合速度の増加をもたらし、これにより電流増幅率が低下
するものである。
２３）の内部及び表面にプラズマ損傷領域２６を形成し
ているので、ライフタイムの低下、及び表面準位（Ｓ
ｕｒｆａｃｅ Ｓ ｔａｔｅ）の増加に伴う表面再結
合速度の増加をもたらし、これにより電流増幅率が低下
するものである。
尚、上記実施例に於いては、プラズマＣＶＤ膜２５を形
成してプラズマ損傷領域２６を導入する方法について説
明したが、プラズマ窒化膜、プラズマ炭化珪素膜を用い
ても同様の効果が得られるものである。また、プラズマ
ＣＶＤ膜２５等を形成する以外にＲＩ Ｅ （Ｒｅａｃ
ｔｉｖｅ Ｌｏｎ Ｅｔｃｈｌｎｏ）やＣＤ Ｅ （
Ｃｅｍｉｃａｌ Ｄ ｒｙ Ｅ ｔｃｈｉｎｏ）な
どによりプラズマ損傷領域２６を所望の領域に選択的に
形成することも有効である。
成してプラズマ損傷領域２６を導入する方法について説
明したが、プラズマ窒化膜、プラズマ炭化珪素膜を用い
ても同様の効果が得られるものである。また、プラズマ
ＣＶＤ膜２５等を形成する以外にＲＩ Ｅ （Ｒｅａｃ
ｔｉｖｅ Ｌｏｎ Ｅｔｃｈｌｎｏ）やＣＤ Ｅ （
Ｃｅｍｉｃａｌ Ｄ ｒｙ Ｅ ｔｃｈｉｎｏ）な
どによりプラズマ損傷領域２６を所望の領域に選択的に
形成することも有効である。
また、上記実施例に於いては、本発明をＮＰＮトランジ
スタを用いて説明したが、ラテラル型ＰＮＰｔ−ランジ
スタ、ダイオード、Ｐ型抵抗等についても、同様の方法
により、Ｐ型拡散層とＮ型エピタキシャル層を介しての
Ｐ型素子分離領域間に寄生するＰＮＰトランジスタの電
流増幅率を低減できるものである。さらに、本発明はＰ
ＮＰトランジスタに寄生するＮＰＮｔ−ランジスタの電
流増幅率を低減する場合にも適用できることは勿論であ
る。
スタを用いて説明したが、ラテラル型ＰＮＰｔ−ランジ
スタ、ダイオード、Ｐ型抵抗等についても、同様の方法
により、Ｐ型拡散層とＮ型エピタキシャル層を介しての
Ｐ型素子分離領域間に寄生するＰＮＰトランジスタの電
流増幅率を低減できるものである。さらに、本発明はＰ
ＮＰトランジスタに寄生するＮＰＮｔ−ランジスタの電
流増幅率を低減する場合にも適用できることは勿論であ
る。
［発明の効果］
以上のように本発明によれば、寄生バイポーラトランジ
スタの電流増幅率を大幅に低減させることができるので
、回路の誤動作を防止することができ、製品の信頼性が
著しく向上する。
スタの電流増幅率を大幅に低減させることができるので
、回路の誤動作を防止することができ、製品の信頼性が
著しく向上する。
第１図乃至第３図は本発明の一実施例に係るＮＰＮトラ
ンジスタの製造工程を示す断面図、第４図は従来のＮＰ
Ｎトランジスタの構造を示す断面図である。 ２１・・・シリコン基板、２２・・・Ｎ＋型型埋界層、
２３・・・Ｎ型エピタキシャル層、２４・・・Ｐ＋型素
子分離領域、２５・・・プラズマＣＶＤ膜、２６・・・
プラズマ損傷領域、２７・・・熱酸化膜、３０・・・Ｐ
型拡散層、３１・・・Ｎ型拡散層。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図
ンジスタの製造工程を示す断面図、第４図は従来のＮＰ
Ｎトランジスタの構造を示す断面図である。 ２１・・・シリコン基板、２２・・・Ｎ＋型型埋界層、
２３・・・Ｎ型エピタキシャル層、２４・・・Ｐ＋型素
子分離領域、２５・・・プラズマＣＶＤ膜、２６・・・
プラズマ損傷領域、２７・・・熱酸化膜、３０・・・Ｐ
型拡散層、３１・・・Ｎ型拡散層。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図
Claims (3)
- （１）半導体基板と、この半導体基板内にＰＮ接合によ
り形成された素子分離領域と、この素子分離領域により
分離された領域内に形成された素子と、この素子の能動
領域及び前記素子分離領域間で形成される寄生トランジ
スタの当該能動領域であつて、前記素子の能動領域の端
部近傍から少なくとも前記素子分離領域の端部までの領
域に形成されたプラズマ損傷領域とを具備したことを特
徴とする半導体装置。 - （２）半導体基板内にＰＮ接合からなる素子分離領域を
形成する工程と、前記半導体基板の素子形成予定領域上
に耐プラズマ膜を形成する工程と、前記耐プラズマ膜を
マスクとして、少なくとも前記素子形成予定領域に形成
される素子の当該能動領域の端部近傍と前記素子分離領
域の端部との間に選択的にプラズマ損傷を導入する工程
と、前記耐プラズマ膜を選択的に除去して前記素子形成
予定領域に素子を形成する工程とを具備したことを特徴
とする半導体装置の製造方法。 - （３）前記プラズマ損傷の形成はプラズマＣＶＤ膜の形
成と同時に行なう特許請求の範囲第２項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25519684A JPS61133642A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25519684A JPS61133642A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133642A true JPS61133642A (ja) | 1986-06-20 |
Family
ID=17275359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25519684A Pending JPS61133642A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133642A (ja) |
-
1984
- 1984-12-03 JP JP25519684A patent/JPS61133642A/ja active Pending
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