KR100957796B1 - 표면 브레이크다운 보호 기능을 갖는 저전압 펀치스루양방향 과도 전압 억압 디바이스 및 이를 제조하는 방법 - Google Patents

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Abstract

양방향 과도 전압 억압 디바이스가 제공되며, 이 디바이스는, (a) p 타입의 전도도를 갖는 하부 반도체 층과, (b) p 타입의 전도도를 갖는 상부 반도체 층과, (c) 상기 하부 층과 상부 층에 인접하게 이들 층 사이에 배치되며, 상기 하부 p-n 접합면과 상부 p-n 접합면이 형성되도록 하는 n 타입의 전도도를 갖는 중간 반도체 층과, (d) 상기 상부 층을 통해, 상기 중간 층을 통해, 그리고 상기 하부 층의 적어도 일부분을 통해 이어져 있으며, 상기 디바이스에 대한 활성 영역을 한정하는, 메사 트렌치와, (e) 상기 상부 접합면과 상기 하부 접합면에 해당하는 메사 트렌치의 벽들의 적어도 일부분을 덮고 있는 산화물 층으로서, 상기 상부 접합면과 하부 접합면 사이의 거리가 이 벽들에서 증가되도록 하는, 산화물 층을 포함한다. 두 접합면 사이의 거리에 걸쳐 취해질 때, 상기 디바이스의 중간 층 순 도핑 농도의 총 합(integral)은, 브레이크다운이 일어날 때, 이 브레이크다운이 애벌란시 브레이크다운이 아니라 펀치스루 브레이크다운이 되도록 한다. 이러한 디바이스를 만드는 방법이 또한 제공되는데, 이 방법은, (a) p 타입의 반도체 기판을 제공하는 단계와, (b) p 타입의 전도도를 갖는 하부 반도체 층을 에피택시얼 방식으로 증착하는 단계와, (c) 상기 하부 층 위에 n 타입의 전도도를 갖는 중간 반도체 층을 에피택시얼 방식으로 증착하는 단계와, (d) 상기 중간 층 위에 p 타입의 전도도를 갖는 상부 반도체 층을 에피택시얼 방식으로 증착하는 단계와, (e) 상기 기판과, 상기 하부 에피택시얼 층과, 상기 중간 에피택시얼 층과, 상기 상부 에피택시얼 층을 가 열하는 단계와, (f) 상기 상부 층을 통해, 상기 중간 층을 통해, 상기 하부 층의 적어도 일부분을 통해 이어져 있으며, 상기 디바이스에 대한 활성 영역을 한정하는, 메사 트렌치를 에칭하는 단계와, (g) 상기 디바이스의 상부 접합면과 하부 접합면에 해당하는 메사 트렌치의 벽들의 적어도 상기 일부분 위에 산화물 층을 열적으로 성장시키는 단계를 포함한다.

Description

표면 브레이크다운 보호 기능을 갖는 저전압 펀치스루 양방향 과도 전압 억압 디바이스 및 이를 제조하는 방법{LOW-VOLTAGE PUNCH-THROUGH BI-DIRECTIONAL TRANSIENT-VOLTAGE SUPPRESSION DEVICES HAVING SURFACE BREAKDOWN PROTECTION AND METHODS OF MAKING THE SAME}
본 발명은 반도체 디바이스에 관한 것이다. 보다 상세하게는, 본 발명은 표면 브레이크다운(breakdown)에 대해 상당한 보호 기능을 갖는 저전압 펀치스루(punch-through) 양방향 과도 전압 억압 디바이스에 관한 것이다.
낮은 공급 전압으로 동작하도록 설계되는 전자 회로들이 전자 산업에서 일반화되고 있다. 회로의 동작 전압을 감소시키고자 하는 현재 추세에 따르기 위해서는 회로가 손상을 일으키지 않고 견딜 수 있는 최대 전압을 그에 따라 감소시켜야 한다. 그러한 손상은, 정전 방전, 유도 결합된 스파이크, 또는 다른 과도 상태에 의해 유발된 과전압 상태로부터 발생할 수 있다. 그리하여, 낮은 브레이크다운 전압, 예를 들어, 3 내지 6 볼트 범위의 전압을 가지는 과도 전압 억압 디바이스에 대한 요구가 현존한다.
과전압 보호 기능을 위한 하나의 전통적인 디바이스는 역방향 바이어스된 p+n+ 제너 다이오드(Zener diode)이다. 이들 디바이스는 더 높은 전압에서 잘 동작 하지만, 낮은 브레이크다운 전압에서 몇 가지 문제, 구체적으로 큰 누설 전류와 높은 커패시턴스를 유발한다. 예를 들어, 브레이크다운 전압이 12 볼트에서 6.8볼트로 감소됨에 따라, 이들 디바이스에 대한 누설 전류는 약 1㎂에서 약 1㎃ 로 크게 증가한다.
이들 문제에 대응하여, 저전압 펀치스루 과도 전압 억압 디바이스가 개발되었다. 구체적으로, 그 전체 개시내용이 본 명세서에 참조문헌으로 병합되는, 셈텍 코오포레이션(Semtech Corporation)사에 허여된 U.S. 특허 번호 5,880,511에서 보는 바와 같이, n+p-p+n+ 펀치스루 다이오드를 포함하는 과도 억압 디바이스가 개시되어 있다. 이러한 디바이스는 특정 종래 기술의 과도 억압 디바이스의 특성보다 더 우수한 누설 특성과 커패시턴스 특성을 가지는 동시에, 낮은 브레이크다운 전압을 가질 수 있다. 예를 들어, 애벌란시 브레이크다운(즉, 캐리어 증폭으로 진행하는 충격 이온화에 의해 유발된 브레이크다운)에 기초한 과전압 보호 기능을 제공하는 제너 다이오드와는 대조적으로, 이들 디바이스는 펀치스루의 결과로서 과전압 보호 기능을 제공한다. (펀치스루는 트랜지스터에 대하여 용이하게 설명될 수 있다. 트랜지스터에서, 펀치스루는 공핍 영역이 트랜지스터의 베이스만큼 넓게 될 때 일어난다. 전형적으로, 펀치스루는 트랜지스터의 콜렉터 접합의 공핍 영역이 콜렉터 접합의 애벌란시 브레이크다운 전압보다 낮은 전압에서 베이스 층의 대향 측 위의 에미터 접합에 도달하는 경우인 바이폴러 트랜지스터에서 일어난다.) 또한 U.S. 특허 번호 5,880,511의 n+p-p+n+ 디바이스는, 고 전류에서 불량한 클램핑 특성을 나타내는 것으로 주장된, 다른 과도 전압 억압 디바이스, 특히, n+pn+ 균일 베이스 펀치스루 디바이스보다 우수한 것으로 주장되어 있다. 불운하게도, U.S. 특허 번호 5,880,511에서 기술된 것과 같은 n+p-p+n+ 디바이스는 대칭적이지 않은 전류-전압 특성을 가지고 있다. 그 결과, 양방향 과도 전압 억압 디바이스를 만들기 위하여, 셈텍 코오포레이션사는 반평행한 2개의 과도 전압 억압 디바이스 회로를 제안하고 있다. 명확하게, 이러한 회로는 의도된 기능을 달성하기 위해 하나를 초과하는 디바이스를 요구한다는 점에서 비용을 추가시킨다.
본 발명의 일 실시예에 따라, 양방향 과도 전압 억압 디바이스가 제공된다. 본 디바이스는, (a) p 타입의 전도도를 갖는 하부 반도체 층과, (b) p 타입의 전도도를 갖는 상부 반도체 층과, (c) 상기 하부 층과 상부 층에 인접하게 이 층들 사이에 배치되며, 상기 하부 p-n 접합면과 상부 p-n 접합면이 형성되도록 하는, n 타입의 전도도를 갖는, 중간 반도체 층과, (d) 상기 상부 층을 통해, 상기 중간 층을 통해, 상기 하부 층의 적어도 일부분을 통해 이어져 있으며, 상기 디바이스에 대한 활성 영역(active area)을 한정하는, 메사 트렌치와, (e) 상기 상부 접합면과 하부 접합면에 해당하는 메사 트렌치의 벽들의 적어도 일부분을 덮고 있는 산화물 층으로서, 상기 상부 접합면과 하부 접합면 사이의 거리가 이 벽들에서 증가되도록 하는, 산화물 층을 포함한다. 두 접합면 사이의 거리에 따라 취해질 때, 본 디바이스의 중간 층 순(net) 도핑 농도의 총합(integral)은, 브레이크 다운이 일어날 때, 이 브레이크다운이 애벌란시 브레이크다운이 아니라 펀치스루 브레이크다운이 되도록 한다. 예를 들어, 그 총합은 바람직하게는 2 x 1012 내지 1 x 1013cm-2 범위이다.
바람직하게는, 본 디바이스의 상부 층과 하부 층은 중간 층보다 더 높은 피크 순 도핑 농도를 가진다. 보다 바람직하게는, 중간 층은 두 접합면 사이의 중간점에서 최고가 되는 순 도핑 농도를 가지며, 그리고 하부 층과 중간 층과 상부 층에 수직인 라인을 따른 도핑 윤곽은, 상기 중간 층의 중심면의 일측 위의 도핑 윤곽이 상기 하부 층과 중간 층과 상부 층 내에서 이 중심면의 반대 쪽 위의 도핑 윤곽에 대칭적(mirror)이 되도록 한다.
바람직하게는 양방향 과도 전압 억압 디바이스는 p++ 반도체 기판과, 상기 p++ 반도체 기판에 인접한 제 1 p+ 에피택시얼 층과, 상기 제 1 에피택시얼 p+ 층에 인접한 n 에피택시얼 층과, 상기 n 에피택시얼 층에 인접한 제 2 p+ 에피택시얼 층을 포함한다. 나아가, 하부 및 상부 p+ 에피택시얼 층 각각의 피크 순 도핑 농도는 바람직하게는 n 에피택시얼 층의 피크 순 도핑 농도의 5 내지 20배의 범위에 있다.
본 디바이스는 바람직하게는 실리콘 디바이스이며, p 타입 전도도는 바람직하게는 붕소 불순물(boron dopant)에 의해 제공되며, n 타입 전도도는 바람직하게는 인 불순물(phosphorous dopant)에 의해 제공된다. 산화물 층은 바람직하게는 열적으로 성장된 산화물 층이며, 그리고 더 바람직하게는 습식 조건(wet condition) 하에서 열적으로 성장되었다.
본 발명의 다른 실시예에 따라, 양방향 과도 전압 억압 디바이스를 만드는 방법이 제공된다. 본 방법은 (a) p 타입의 반도체 기판을 제공하는 단계와, (b) 상기 기판 위에 p 타입의 전도도를 갖는 하부 반도체 층을 에피택시얼 방식으로 증착 하는 단계와, (c) 상기 하부 층과 상기 중간 층이 하부 p-n 접합면을 형성하도록 상기 하부 층 위에 n 타입의 전도도를 갖는 중간 반도체 층을 에피택시얼 방식으로 증착하는 단계와, (d) 상기 중간 층과 상부 층이 상부 p-n 접합면을 형성하도록, 상기 중간 층 위에 p 타입의 전도도를 갖는 상부 반도체 층을 에피택시얼 방식으로 증착하는 단계와, (e) 상기 기판과 하부 에피택시얼 층과 중간 에피택시얼 층과 상부 에피택시얼 층을 가열하는 단계와, (f) 상기 상부 층을 통해, 상기 중간 층을 통해, 상기 하부 층의 적어도 일부분을 통해 이어져 있으며, 상기 디바이스에 대한 활성 영역을 한정하는, 메사 트렌치를 에칭하는 단계와, (g) 상기 상부 및 하부 접합면에 해당하는 메사 트렌치의 벽들의 적어도 상기 일부분 위에 산화물 층을 열적으로 성장시키는 단계로서, 상기 상부 접합면과 하부 접합면 사이의 거리가 이 벽들에서 증가하도록, 산화물 층을 열적으로 성장시키는 단계를 포함한다. 상기 절차는, 상부 접합면과 하부 접합면 사이의 거리에 따라 취해질 때, 중간 층의 순 도핑 농도의 총합이, 브레이크다운이 일어날 때, 이 브레이크다운이 애벌란시 브레이크다운이 아니라 펀치스루 브레이크다운이 되도록, 수행된다.
상기 반도체는 바람직하게는 실리콘 반도체이며, p 타입 전도도는 바람직하게는 붕소 불순물에 의해 제공되며, n 타입 전도도는 바람직하게는 인 불순물에 의해 제공된다. 산화물 층을 형성하는 단계는 바람직하게는 습식 열적 성장 단계이다. 일부 경우에, 본 디바이스는 산화물 층을 형성한 후 보상 확산 단계를 거친다.
본 발명의 일 장점은, 저전압 양방향 과도 전압 억압 디바이스가 낮은 누설 전류를 가지도록 제공되는 점이다.
본 발명의 다른 장점은, 저전압 양방향 과도 전압 억압 디바이스가 동일한 브레이크다운 전압에 대해 제너 과도 전압 억압 디바이스보다도 더 낮은 커패시턴스를 가지도록 제공되는 점이다.
본 발명의 또다른 장점은, 저전압 양방향 과도 전압 억압 디바이스가 대칭적인 전류-전압 특성을 가지도록 제공되는 점이다. 이것은, 예를 들어, U.S. 특허 번호 5,880,511에서 기술되는 n+p-p+n+ 디바이스와는 대조적이다.
본 발명의 더 다른 장점은, 저전압 양방향 과도 전압 억압 디바이스가 고 전류에서 허용가능한 클램핑 특성(clamping characteristics)을 가지도록 제공되는 점이다. 보다 구체적으로, 전술된 바와 같이, U.S. 특허 번호 5,880,511은, n+pn+ 균일 베이스 펀치스루 디바이스가 고 전류에서 불량한 클랭핑 특성을 나타내는 것을 청구하고 있다. 균일한 캐리어 농도를 갖는 베이스는 실제 대부분의 다른 구성보다도 더 낮은 온도에서 진성(intrinsic)이 될 위험이 있다. 고온 보호 기능은, 예를 들어, 접합면에 인접한 영역이 밀리초 내에 수 백 ℃ 만큼 상승할 수 있는 경우인 파워 서지(power surge) 동안에 중요하다. 고농도로 도핑된 부분과 저농도로 도핑된 부분을 갖는 베이스는, 중간 도핑 농도로 균일하게 도핑된 베이스보다도 더 우수하게 동작하는데, 그 이유는 고농도로 도핑된 부분이 더 높은 온도에서 진성이 되기 때문이다. 하나의 접근법은, U.S. 특허 번호 5,880,511에서 제안된 바와 같이, 베이스의 일측 위에 고농도로 도핑된 부분을 두는 것이다. 그러나, 본 발명의 디바이스는 이 베이스의 중심에 고농도로 도핑된 부분을 둠으로써 다른 접근법을 취한다. 이 방식으로 본 발명의 디바이스는 균일한 베이스 디바이스에서 볼 수 있 는 것보다 더 높은 피크 도핑 농도(그리하여 균일한 베이스 디바이스에서 볼 수 있는 것보다 더 높은 진성 온도)를 베이스에 제공할 수 있으면서 전류-전압 대칭을 훼손하지 않는다.
이들 특성을 갖는 베이스가 본 발명의 바람직한 실시예에서 하나의 에피택시얼 층으로 달성되고 있지만, 다른 옵션도 이용가능하다. 예를 들어, 각각 균질한 농도를 갖는 3개의 에피택시얼 하위 층을 포함하는 베이스 층이 고려될 수 있다. 예를 들어, 이러한 디바이스의 중심 베이스 하위 층은 총 베이스 폭의 약 10%를 차지하며, 나머지 베이스 폭을 균등하게 분할할 수 있는 외부 베이스 하위 층의 농도의 10배 농도를 가질 수 있다.
본 발명의 다른 장점은, 저전압 양방향 과도 전압 억압 디바이스가 표면 브레이크다운에 대해 보호 기능을 갖도록 제공되는 점이다. 본 발명의 펀치스루 디바이스에서, 아것은, 공핍 층이 벌크(bulk) 내 접합면에 도달하기 전에는 표면에 있는 대향 접합면에 도달하지 않는다는 것을 보장하는 것을 의미한다.
본 발명의 이들 및 다른 실시예 및 장점은 이후 개시내용과 청구범위를 검토하면 이 기술 분야에 통상의 지식을 가진 자에게는 쉽게 명확해 질 것이다.
도 1 은 본 발명의 일 실시예에 따라 저전압 양방향 과도 전압 억압 디바이스에 대한 3중 에피택시얼 구조의 단면도(축척에 맞지 않음).
도 2 는 메사 구조를 형성한 후 도 1에 따른 3중 에피택시얼 구조의 단면도(축척에 맞지 않음).
도 3 은 에피택시얼 층의 성장 후에 본 발명에 따른 구조에 대한 두께의 함수로서 억셉터 (붕소) 농도 (다이아몬드로 표시)와 순 도너 농도 (정사각형으로 표시)를 예시하는 그래프.
도 4 는 도 3의 일부분을 확대한 도면(수평 눈금이 10배를 초과하는 배율로 확대됨)으로서, 다이아몬드로 표시된 억셉터 (붕소) 농도와 정사각형으로 표시된 도너 (인) 농도와, 삼각형으로 표시된 순 도너 (도너-억셉터) 농도를 예시하는 그래프.
도 5 는 붕소와 인 원자 모두를 특정 양만큼 확산시킨 후에, 도 4의 디바이스에 대한 두께의 함수로서 억셉터 (붕소) 농도(다이아몬드로 표시)와, 도너 (인) 농도(정사각형으로 표시)와, 순 도너 농도(삼각형으로 표시)를 예시하는 그래프.
도 6은, 도 2와 같이, 본 발명의 일 실시예에 따라, 실리콘 산화물 측벽이 제공되어 있는 3중 에피택시얼 구조에 대한 단면도(축척에 맞지 않음).
도 7 은 두 접합면이 어떻게 서로로부터 떨어져 휘어 있는지를 나타내는, 도 6의 영역 A에 대한 확대도(축척에 맞지 않음).
도 8a 내지 도 8c 는 본 발명의 일 실시예에 따른 실리콘 산화물 측벽을 갖는 3중 에피택시얼 디바이스를 만드는 과정을 예시하는 단면도(축척에 맞지 않음).
도 9a 및 도 9b 는 본 발명의 양방향 과도 전압 억압 디바이스(곡선 b)와 상업적으로 이용가능한 양방향 과도 전압 억압 디바이스(곡선 a)에 대한 양방향 브레이크다운 특성을 예시하는 전류-전압 궤적으로서, 도 9a 에서는 전류 눈금이 2㎃/눈금이며, 도 9b 에서는 수직 (전류) 눈금이 200㎂/눈금으로 확대 도시된 그래프.
이 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 이후 설명이 단지 예시적인 것이며 어떤 방식으로든 제한하는 것이 아니라는 것을 알 수 있을 것이다. 본 발명의 다른 실시예들도 그러한 통상의 지식을 가진 자에게는 용이하게 연상될 것이다.
이제 도 1을 참조하면, 본 발명에 따른 p++p+np+ 3중 에피택시얼 펀치스루 양방향 과도전압 억압 디바이스(10)가 개략적으로 단면도로 도시되어 있다. 본 발명의 이 디바이스는 p++ 반도체 기판(12) 위에 형성된다. 이 p++ 기판 위에는 3개의 영역이 바람직하게는 하나의 연속적인 공정으로 에피택시얼 방식으로 성장된다. 처음에 제 1 에피택시얼 p+ 영역(14)이 p++ 영역(12)의 상면 위에 형성된다. 이후 에피택시얼 n 영역(16)이 p+ 영역(14)의 상면 위에 형성되며, 제 2 에피택시얼 p+ 영역(18)이 n 영역(16)의 상면 위에 형성된다. p++ 옴 접촉(도시되지 않음)이 p+ 영역(18)의 상면 위에 통상적으로 제공된다. 이러한 디바이스는 2개의 접합면, 즉 (1) 에피택시얼 방식으로 성장된 p+ 영역(14)과 에피택시얼 방식으로 성장된 n 영역(16)의 경계면에 형성된 접합면과, (2) 에피택시얼 방식으로 성장된 n 영역(16)과 에피택시얼 방식으로 성장된 p+ 영역(18)의 경계면에 형성된 접합면을 포함한다.
도 2에 도시된 바와 같이, 도 1의 양방향 과도 전압 억압 디바이스(10)가 접합 종료(junction termination)를 위한 메사 구조를 갖도록 통상적으로 제공된다.
도 1 및 도 2에 도시된 것과 같은 구조는 몇 가지 이유에서 유리하다. 첫째, 상기 에피택시얼 층이 동일한 원 재료로부터 하나의 연속적인 공정으로 성장되기 때문에, n 층의 양 측 위의 p+ 고유저항(resistivity)은, 첫 번째 p+ 층이 표면적으로 동일한 고유저항을 갖는 p+ 기판에 의해 대체되는 경우에서보다도 훨씬 더 높은 정밀도(precision)로 일치될 수 있다. 그 결과, 훨씬 더 대칭적인 브레이크다운 전압이 3중 에피택시얼 구조를 갖는 2개의 접합면에 또한 수립될 수 있다. 아래에 더 논의되는 바와 같이, 실험 결과에 따르면, 이러한 디바이스에 대한 브레이크다운 전압은 매우 대칭적이며 그 오차는 1.0㎃에서 순방향 및 역방향 브레이크다운 전압 사이에서 2% 미만으로 측정되었다. 대조적으로, U.S 특허 번호 5,880,511의 n+p-p+n+ 디바이스의 p-n 접합은 베이스와 주변 영역에서 이 대칭성을 가지지 않으며 그리하여 이 디바이스는 비대칭 브레이크다운 전압을 가지는 것을 알 수 있다.
또한 n++n+pn+ 3중 에피택시얼 펀치스루 양방향 과도 전압 억압 디바이스가 본 발명과 연계하여 고려될 수 있다. 그러나, pnp 타입의 디바이스는 다음의 이유로 인해 npn 타입의 디바이스보다 더 선호된다. (1) n 베이스는, 동일한 도핑 농도를 갖는 p 베이스에 대해 관측된 것보다도 더 높은 온도에서 발생하는, 온도의 함수로서의 최대 고유저항을 가진다. 그 결과, p 베이스를 갖는 경우보다 n 베이스를 갖는 경우에서 더 높은 온도에서 핫스폿(hot spot)이 형성될 수 있다. (2) pnp 타입의 디바이스의 n 베이스 외부의 p 층은 동일한 분포 저항을 여전히 가지면서 npn 타입의 디바이스의 p 베이스 외부의 n 층보다도 더 고농도로 도핑될 수 있다. (3) 보다 더 상세하게 아래에서 논의되는 바와 같이, 성장된 산화물을 갖는 표면 패시베이션(surface passivation)은 npn 타입의 디바이스에 대해서는 동작하지 않고 pnp 타입의 과도 전압 억압 디바이스에 대해서만 작동한다.
이제 도 2를 참조하면, 바닥 성장된 p+ 영역(14)과 연관된 브레이크다운 전압은, n 영역(16)의 성장 동안 p+ 영역(14)으로부터 n 영역(16)으로 확산이 주로 일어나기 때문에, 상부 성장된 p+ 영역(18)과 연관된 브레이크전압보다도 종종 더 크다(일반적으로 약 2% 더 크다). 그리하여, 필요한 경우, p+ 영역(18)의 도핑 레벨은 이 효과를 보상하기 위해 조정될 수 있다. 예를 들어, 이 도핑 레벨은 2개의 p 층과 연관된 브레이크다운 전압들 사이에 비교적 완전한 일치(match)를 이루기 위해 약 2%만큼 감소될 수 있다.
일반적으로, 바람직한 결과를 얻기 위하여, 추가 처리를 하는 동안 열처리가 일괄공정(batch)마다 일정하게 유지되어야 한다. 예를 들어, 고온에서 추가 확산이 일어나면 n 영역(16)의 폭이 감소하게 되며 펀치스루 브레이크다운이 낮아지게 된다. 그리하여, 생산가능한(reproducible) 대량 생산 공정에서, 확산의 양은 표준 다이오드와 연관된 확산의 양보다도 더 작은 공차(tolerance) 내에서 일정하게 유지되어야 한다.
앞서 언급된 바와 같이, 애벌란시 브레이크다운은 충격 이온화(impact ionization)에 의해 유발되어, 캐리어 증폭(carrier multiplication)으로 이어진다. 다른 한편으로, 펀치스루는, 본 발명의 디바이스의 하나의 접합면에서 대향하는 순방향 바이어스된 접합면에 이르는 공핍 영역(depletion region)에 의해 유발된다. 주어진 브레이크다운 전압에서, 일반적으로 펀치스루와 연관된 공핍 영역은 애벌란시 브레이크다운과 연관된 것보다 더 넓다. 그러한 상황 하에서, 펀치스루는 애벌란시 브레이크다운과 연관된 것보다도 더 낮은 커패시턴스, 더 낮은 터널링(tunneling), 그리하여 더 작은 누설 전류를 가지는 것으로 기대된다. 그리하여, 본 발명의 목적을 위해, p-n 접합의 이론적인 애벌란시 브레이크다운 전압(이 경우에, 제 2 p 영역이 n++ 영역으로 대체되는 경우의 애벌란시 브레이크다운 전압)이 펀치스루가 일어나는 전압보다 더 큰 디바이스를 제공하는 것이 본질적이다.
6.8 볼트의 애벌란시 브레이크다운 전압은 약 0.2 미크론의 공핍 층의 두께와 종종 연관된다. 게다가, 0.4 미크론의 공핍 층의 두께는 약 12볼트의 애벌란시 브레이크다운 전압과 연관되며 그리하여 낮은 누설 전류와 연관된다. 본 발명의 하나의 선호되는 실시예에 따라 가이드라인으로서 이 두께를 사용하여, n 에피택시얼 영역의 폭은 바람직하게는 약 0.4 미크론의 두께 또는 약 0.4 미크론의 두께보다 더 크다. (이것이 가능하지 않다면, 예를 들어, 약 2V의 매우 낮은 전압에서, 이 폭은 그 상황에서는 가능한 한 커야 한다.) 이 영역의 고유저항은 바람직하게는 약 0.3 내지 0.08 Ωcm 이다. 이 상황은, 애벌란시 브레이크다운 전압이 펀치스루 브레이크다운 전압보다 더 크도록 선택되어야 한다. 그리하여, 애벌란시 브레이크다운이 회피된다.
에피택시얼 성장이 더 두꺼운 층에서 보다 더 재생가능하기 때문에, n 에피택시얼 층(16)은 바람직하게는 전술된 것보다 더 두꺼운 두께, 보다 바람직하게는 1 내지 4 미크론의 두께, 가장 바람직하게는 약 2 미크론의 두께로 성장된다. {제 2 p+ 영역(18)의 에피택시얼 성장으로 시작하여 순차 처리에 따라 연속되는} 이후 의 처리 동안 일어나는 확산에 의해, 에피택시얼 층(16)의 n 영역의 두께가 좁게 되며 두 개의 p-n 접합의 양면 위의 도핑이 감소된다(예를 들어, 후술되는 도 4 및 도 5를 비교). 원한다면, 웨이퍼는 열 처리의 마지막 단계 후에 테스트 될 수 있다. 브레이크다운 전압이 너무 높으면, 웨이퍼는 보다 많은 확산을 위해 고온 환경으로 되돌아갈 수 있다. 선호되는 n 영역의 폭은, 확산 후에, 0.2 내지 1.5 미크론이며 보다 바람직하게는 약 0.4 미크론이다. n 영역은 에피택시얼 성장 동안 전형적으로 약 2 x 1016 내지 약 2 x 1017 원자수/㎤ 으로 도핑된다. 일반적으로, n 영역의 순 도핑 농도에 그 두께를 곱셈한 값과, 보다 바람직하게는 이 두께에 걸친 순 도핑 농도의 총합(integral)은, 확산 후에, 2 x 1012 내지 1 x 1013원자수/㎠ 정도인 것이 바람직하다.
p+ 영역(14, 18)으로부터 n 영역(16)으로 p 타입 불순물의 순 확산{이것은 n 영역(16)을 더 좁게 만든다}을 보장하기 위해, p+ 층은 n 영역(16)보다도 더 높은 레벨로 도핑된다. 특정 예로서, 붕소(p 타입 불순물)와 인(n 타입 불순물)은 동등한 확산율(comparable diffusivity)을 가지는 것으로 주목된다. 그리하여, 인에 비해 붕소의 농도를 더 높게 하면 n 영역(16)을 좁게 하며, 반대로 인에 비해 붕소의 농도를 낮게 하면, n 영역(16)을 넓게 한다. n 영역(16)을 재생가능하게 좁히는 것을 보장하기 위해, 처리 동안 도핑 레벨의 변동으로 인해, p+ 영역(14, 18)의 도핑 레벨은 바람직하게는 n 영역(16)의 도핑 레벨보다도 약 10배 더 높다.
다른 한편으로, p+ 영역(14, 18)은 핫스폿 형성을 방지하거나 적어도 지연시 키면서 국부화된 전류 농도를 방해(oppose)할 수 있는 분포 저항을 제공하기 때문에, p+ 영역(14, 18)의 고유저항이 너무 낮아서는 안된다(그리하여 도핑 농도가 너무 높아서는 아니된다). 그 결과, 불순물 농도는 약 0.02 내지 0.2 Ωcm의 범위에 p+ 영역의 고유 저항을 제공하도록 선택되는 것이 바람직하다. 일반적으로, 이것은 에피택시얼 성장 동안 2 x 1017 내지 약 2 x 1018 원자수/㎤의 도핑 레벨에 해당한다. 두 개의 p+ 영역의 두께는 원하는 전체 저항을 제공하도록 조정될 수 있다. 전형적인 두께는 10 내지 50 미크론이다.
도 3 은 에피택시얼 성장 후에 본 발명의 전치 테스트(earlier test)에 따라 3개의 에피택시얼 층 p++p+np+ 디바이스에서, 두께의 함수로서 컴퓨터 시뮬레이팅된 붕소(억셉터) 및 인(도너) 농도의 그래프를 도시한다. 이 전치 테스트는 선호되는 수(number)가 수립되기 전에 수행되었으며, 그리하여 n 층과 p+ 층에 대한 농도는 현재 선호되는 구조의 농도보다도 이 도 3에서 더 낮다. 그럼에도 불구하고, 이들 수는 작동 디바이스를 형성하는데에는 충분하다. p++ 영역은 이 도 3의 우측편에 있다. p++ 영역 내의 피크 억셉터 농도(peak acceptor concentration)는 2 x 1019cm-3이며, p+ 영역 내의 피크 억셉터 농도는 2 x 1016 cm-3이며, n 영역 내의 피크 도너 농도(peak donor concentration)는 2 x 1015cm-3 이다. 도 4 는 n 영역 부근에서 도 3의 그래프의 확대도를 나타내는 것으로서, 인 (도너) 농도와, 붕소 (억셉터) 농도와 순 도너 (도너 마이너스 억셉터) 농도를 예시한다. 도 5 는 확산 후의 동일 영역을 도시한다. 베이스 영역(즉, 순 도너 농도를 갖는 영역)이 약 2 미크론 에서 약 1.6 미크론으로 사이즈에 있어 감소되는 것을 주의해야 한다. 나아가, 확산 전에 순 도너 농도를 갖는 베이스 영역에 인접한 영역은, 확산 전의 순 도너 농도보다도 크기에 있어 더 큰 확산 후의 순 억셉터 농도를 갖는 것으로 도시되어 있다.
방지 단계(preventative steps)가 취해지지 않으면, 메사 모우트 측벽(mesa moat sidewall)에서 실리콘의 표면에서 일어나는 펀치스루(표면 브레이크다운)는 벌크 내의 펀치스루 전에 일어날 수 있다. 이 "표면", 즉 아직 1 미크론보다 넓지 않은 링(ring)은, 이 디바이스의 벌크 영역보다도 더 낮은 영역 크기 정도의 영역을 갖는다. 표면 펀치스루가 일어나면 이 표면 영역 내에 상당한 양의 열 소비가 발생하게 되며, 이로 핫스폿의 형성으로 인해 저 에너지에서도 디바이스를 파괴하게 된다.
그 전체 개시내용이 본 명세서에 참조문헌으로 병합되는, U.S. 특허 번호, 4,980,315는 비교적 저 농도를 가지는 p 웨이퍼 내로 비료적 고 농도를 갖는 n 층이 확산되는 공정을 기술한다. 그 다음에, 웨이퍼는 복수의 메사 반도체 구조를 양산하기 위해 에칭되며, 각 메사 반도체 구조는 메사 구조의 측벽과 교차하는 p-n 접합을 갖는다. 이때, 산화물 층은 메사 측벽 위에 성장되며, 이 산화물 층이 이 디바이스를 보호한다(passivate). 산화 단계에 의해 산화물 층 부근에서 p 층 쪽으로 p-n 접합면이 휘어진다. 이후, p-n 접합면은 확산 전면(diffusion front)을 갖는 p 층 내로 더 깊이 확산되며, 이 확산 전면은 산화물 층 부근에서 n 층 쪽으로 p-n 접합면을 다시 휘어지게 하는 경향이 있다. 이 확산은 산화 단계에 의해 유발 된 곡률(curvature)을 보상하며 이에 의해 p-n 접합면을 실질적으로 평탄화할 수 있는 정도로까지 수행된다. 상기 특허 문헌은, 메사 측벽에 인접한 접합면을 더 평탄화하기 위하여 복수의 연속하는 산화/확산 단계가 취해질 수 있는 것을 개시한다. 결과적인 p-n 접합면은, p-n 접합면이 거의 평탄하여지며 표면 부근에서 p 및 n 농도가 모두 감소하는 것으로 인해 산화물 층 부근에서 더 큰 애벌란시 브레이크다운 전압을 갖는다.
이와 대조적으로, 본 발명의 양방향 과도 전압 억압 디바이스 내 메사 측벽에서의 펀치스루는 메사 측벽 부근에서 p-n 접합의 곡률에 의해 방지될 수 있다.
구체적으로, 산화 단계에 의해 메사 트렌치(또한 본 명세서에서 "메사 모우트"라고도 함)의 측벽 상의 실리콘 박층(thin layer)은 실리콘 산화물 층으로 변형된다. 동시에, 산화물 층에 인접한 불순물이 재분포 하게 된다. 붕소와 인의 경우, 붕소는 산화물 층 부근에서 농도가 더 낮게 되도록 재분포되는 반면, 인은 이 영역에서 농도가 더 높은 재분포를 나타낸다. p 타입 불순물(붕소)의 이러한 감소와 n 타입 불순물(인)의 이러한 증가의 결과, p-n 접합면은 산화물 층 부근에서 p 층 쪽으로 휘게 되며, 본 발명의 이 실시예에서 n 영역의 폭은 산화물 층 부근에서 증가하여, 두 접합면이 n 영역에 대해서는 멀어지고 인접한 p+ 영역 쪽으로 향하게 휘어지게 된다.
이 기술 분야에 통상의 지식을 가진 자라면, 과도 전압 억압 디바이스의 npn 타입에서, 산화 후에 두 접합면이 서로를 향하도록 휘어지게 되어, 실제로 펀치스루 브레이크다운이 벌크 내에서보다 더 낮은 전압에서 산화물 아래 매우 좁은 층에 서 일어나도록 보장하는 것이 명확할 것이다. 그리하여, pnp 타입의 펀치스루 과도 전압 억압 디바이스는 이 경우에 선호된다.
이제 도 6을 참조하면, 본 발명의 양방향 과도 전압 억압 디바이스는 p++ 반도체 기판(12)과, p+ 영역(14)과, n 영역(16)과 p+ 영역(18)을 가지는 것으로 도시된다. 메사 구조가 도시되어 있는데, 이 메사 구조의 양측에는 성장된 실리콘 산화물 층(19)이 덮여 있다. 도 7은 도 6에 도시된 영역 "A"의 확대도이다. 이 도 7에서 볼 수 있는 바와 같이, 산화물의 경계면에서 p 타입 불순물(붕소) 농도의 감소와 n 타입 불순물 (인) 농도의 증가로 인하여, p-n 접합면(17a 및 17b)은 실리콘 산화물 층(19)에 접근함에 따라 n 영역(16)에서 멀어지게 휘어진다.
본 발명의 양방향 과도 전압 억압 디바이스를 pnp 트랜지스터로 보면, 베이스 영역(즉, n 영역)이 실리콘 산화물의 경계면에서 더 넓게 됨을 알 수 있다. 보다 상세하게 후술되는 바와 같이 그리고 이 기술 분야에서 통상의 지식을 가진 자에게는 명확한 바와 같이, 베이스 영역이 더 넓은 것으로 인해, 트랜지스터의 이 부분은 벌크 영역보다도 더 높은 펀치스루 전압을 가지게 되며, 이에 의해 표면 브레이크다운에 대해 이 디바이스를 보호한다. 펀치스루 브레이크다운 전압에서, 전류는 브레이크다운 영역을 통해 흐르기 시작한다. 브레이크다운이 벌크 내에서 일어나기 때문에, 브레이크다운 영역은 접합 영역의 큰 비율(일반적으로 98%를 초과하는 비율)을 구성한다. 브레이크다운 전류가 대부분의 영역을 통해 흐르기 때문에, 대부분의 영역에 걸쳐 열 소비가 동일하게 일어난다.
구체적으로, 각 p-n 접합면은 증가하는 역방향 바이어스에 따라 넓어지는 연 관된 공핍 영역을 가진다. 전압이 증가함에 따라, 애벌란시 브레이크다운이 일어나지 않는다고 가정하면, 공핍 영역은 역방향 바이어스 하에서 n 영역의 타측에 있는 p-n 접합면에 이르기까지 이 n 영역 내로 더욱더 도달한다. 이 지점에서, 전류 경로는 제 1 및 제 2 p+ 영역 사이에 제공되며 펀치스루가 일어난다. 실리콘 산화물의 경계면 부근에, 2개의 p-n 접합면은 서로 멀어지게 휘어진다. 그 결과, 산화물 층의 경계면에 인접한 공핍 영역은, 벌크 내 공핍 영역이 대향하는 접합면에 이르는 지점에서 대향하는 접합면(이는 공핍 영역에서 멀이지도록 휘어짐)에서 여전히 일정 거리만큼 떨어져 있다. 이 방식으로 펀치스루는 표면에서가 아니라 벌크 내에서 일어난다.
산화물 층 바로 아래의 도너 (인) 도핑이 증가한 하나의 결과는 이 영역에서 전계(electric field)의 기울기가 증가하는 것이다. 이것은 장점과 단점을 모두 갖는다. 장점은, 이 단계가 공핍 층을 더욱더 좁게 하여 표면 브레이크다운을 방지하는데 도움을 준다는 점이다. 단점은, 더 높은 전계가 애벌란시 브레이크다운을 야기할 수 있다는 점이다. 그러나, 본 발명의 디바이스에서, 불순물의 재분포에 의해 야기된 표면에서의 피크 전계의 작은 증가는, 만약 펀치스루에서의 피크 전계가 애벌런치 브레이크다운에서의 피크 전계보다 충분히 낮게 이루어지면, 어려움을 유발하지 않는다.
그럼에도 불구하고, 일부 경우에, 펀치스루가 일어나는 피크 전계가, 예를 들어, 음의 다이나믹 저항을 갖는 트랜지스터의 Vceo가 이 디바이스의 양의 다이나믹 저항을 감소시키도록, 애벌란시 브레이크다운이 일어나는 피크 전계와 가능한 한 가까이 근접하는 것이 바람직할 수 있다. 이 이유와 다른 이유로 인해, 접합면의 곡률의 샤프니스(sharpness)가 안전 레벨(safe level)을 넘어 국부적으로 피크 전계를 증가시킬 수도 있다. 그러나, 이러한 경우에는, 예를 들어, U.S. 특허 번호 4,980,315에 개시된 바와 같이, 접합면의 곡률을 다소 평탄화하기 위해, 보상 확산 단계가, 확산 후에, 추가될 수 있다. 이러한 보상 확산 단계 동안, 산화물 층에서 증가된 도너 (인) 농도는 확산될 수 있다. 그럼에도 불구하고, 산화물 층 부근의 도너 원자의 총 초과 개수(total excess number)가 대략 동일한 것으로 유지되기 때문에, 이 표면은 펀치스루 브레이크다운으로부터 계속 보호된다.
본 발명의 양방향 과도 전압 억압 디바이스는 표준 실리콘 웨이퍼 제조 기술을 사용하여 제조될 수 있다. 일반적인 처리 흐름이 도 8a 내지 도 8c를 참조하여 아래에 예시된다. 이 기술 분야에 통상의 지식을 가진 자라면, 양방향 과도 전압 억압 디바이스를 만드는데 다수의 대안적인 방법이 있기 때문에, 본 명세서에 개시된 처리 흐름이 조금도 제한적인 것을 의미하지 않는다는 것을 쉽게 알 수 있을 것이다.
이제 도 8a를 참조하면, 본 발명의 양방향 과도 전압 억압 디바이스에 대한 시작 기판 물질(12)은 일반적으로 0.01 내지 0.002 Ωcm 범위의 가능한 한 낮은 고유저항을 가지는 p 타입(p++) 실리콘이다. 이후 약 2 x 1017 내지 약 2 x 1018 원자수/㎤ 범위의 도핑 농도(더 높은 브레이크다운 전압에 대해서는 더 낮은 농도가 요구됨)를 갖는 p 타입(p+) 에피택시얼 층(14)이 종래의 에피택시얼 성장 기술을 사용하여 기판(12) 위에 약 10㎛와 약 50㎛ 사이의 두께(더 두꺼운 두께는 더 높은 p+ 도핑에 대해 요구되며, 전류 분포에 필요한 분포 저항의 양에 따라 더 큰 영역의 디바이스에 요구됨)로 성장된다. 이후에 약 2 x 1016 내지 약 2 x 1017 원자수/㎤ 범위의 도핑 농도(더 높은 브레이크다운 전압에 대해서 더 낮은 농도가 요구됨)를 갖는 n 타입 (n) 에피택시얼 층(16)이 또한 종래의 에피택시얼 성장 기술을 사용하여 p 타입 에피택시얼 층(14) 위에 약 1㎛와 약 4㎛ 사이의 두께(더 두꺼운 두께는 더 높은 브레이크다운 전압과 더 긴 확산 시간에 대해 요구됨)로 성장된다. 그후, 층(14)과 동일한 도핑 농도와 두께를 갖는 p 타입 (p+) 에피택시얼 층(18)이 다시 종래의 에피택시얼 성장 기술을 사용하여 n 타입 에피택시얼 층(16) 위에 성장된다. 이들 층(14, 16, 18)은 바람직하게는 웨이퍼가 공정 사이에 공기에 노출되는 일이 없이 하나의 연속적인 공정으로 성장된다. p 타입 (p++) 영역(20)은, 옴 접촉을 형성하는데 충분히 높은 표면 농도를 갖도록 증착 및 확산하는 것에 의해 또는 알루미늄 합금 공정과 같은 다른 종래의 방법을 사용하는 것에 의해 p 타입의 에피택시얼 층(18)에 형성된다.
이제 도 8b를 참조하면, 이후 실리콘 질화물 층(22)이 저압 화학 기상 증착과 같은 종래의 기술을 사용하여 전체 표면 위에 증착된다. 종래의 포토레지스트 마스킹 및 에칭 공정이 실리콘 질화물 층(22)에 원하는 패턴을 형성하는데 사용된다. 모우트 트렌치(23)가 이후 표준 화학 에칭 기술을 사용하여 패터닝된 실리콘 질화물 층(22)을 마스크로 사용하여 형성된다. 트렌치(23)는, 절연을 제공하고 메사 구조를 만들기 위해 기판 내 충분한 깊이(즉, 두 접합면을 꽤 넘는)로 연장한다. 도 8b는 실리콘 질화물 마스킹 및 트렌치 에칭 단계를 완료한 후 생기는 구조 를 도시한다.
이제 도 8c를 참조하면, 본 발명의 실시예에 따라, 두꺼운 보호(passifying) 실리콘 산화물 층(19), 바람직하게는 약 1/2 미크론 두께의 보호 실리콘 산화물 층(19)이 도 8b의 구조 위에 성장된다. 불순물이 산화물 성장 동안 재분포되기 때문에, 성장된 산화물 층이 보다 더 조밀하기 때문에, 그리고 (습식 산화가 사용되는 경우) 증기가 표면 위의 서브마이크로스코픽 먼지의 상당한 부분을 태우거나 산화시킴으로써 세정하기 때문에, 바람직하게는 증착된 층에 산화물 층이 성장된다.
예로서, 웨이퍼는 바람직하게는 성장된 산화물 층을 양산하기 위해 2 시간 동안 1100℃에서 증기에 노출된다. 산화물 층이 노출되는 실리콘 위에만 성장하며 실리콘 질화물 층(22) 위에는 성장되지 않는다는 것을 주의하여야 한다. 그 결과가 도 8c에 예시되며, 이 도 8c는 메사의 측벽 위의 실리콘 이산화물 층(19)을 도시한다.
전술된 바와 같이, 산화 동안, 산화물 층의 부근에서 불순물 재분포가 일어난다. 특정 예로서, 산화물 층 인근에서 인 농도는 증가하는 반면, 산화물 층 인근에서 붕소의 농도는 감소한다. 이것에 의해 두 접합면이 서로 멀어지게 휘어지며 산화물 층의 영역에서 n 영역(16)이 넓어진다.
마지막으로, 필요한 경우, 몇몇 추가 확산 공정이 브레이크다운 전압을 원하는 값으로 낮추기 위해 수행될 수 있다.
이후 실리콘 질화물 층(22)을 제거함으로써 접촉 개구(contact openings)가 형성되며 접촉은 종래의 기술을 사용하여 p 타입 영역(20)과 p 타입 기판(12)에 형 성된다(도시되지 않음).
(실시예)
6개의 웨이퍼가 이후 절차에 따라 시험적(trial run)으로 만들어졌다.
3개의 에피택시얼 층이 하나의 연속적인 처리 단계로 성장되었다. 웨이퍼는 3개의 층의 연속하는 성장 동안 공기에 노출되지 않았으며 냉각되지 않았다. p++ 기판은 약 0.005 내지 0.002 Ωcm 범위의 고유저항을 가졌다. 제 1 p+ 에피택시얼 층은 10 미크론 두께였으며 0.5 Ωcm의 고유저항을 가졌다. n 에피택시얼 층은 2.5 미크론의 두께였으며 2.5 Ωcm의 고유저항을 가졌다. 제 2 p+ 에피택시얼 층은 20 미크론의 두께와 0.5 Ωcm의 고유저항을 가졌다. 에피택시얼 층이 성장한 후에, 붕소 증착 단계가 온도를 서서히 올리고 내리면서 1100℃에서 1시간 동안 수행되었다. 이 증착은 하나의 단계에서 웨이퍼의 양면 위에 수행되었으며 이로 옴 접촉 (p++ 영역)을 만들었다.
이후 200 ㎚의 두께를 가지는 실리콘 질화물 층이 종래의 기술을 사용하여 증착되었다.
이후 패터닝된 포토레지스트 층이 메사 마스크를 형성하는 구조에 도포되었다(이 메사 모우트 영역은 포토레지스트에 의해 덮이지 않은 영역이다). 이후 이 메사 모우트는, 이 기술 분야에 알려진 바와 같이, HF, HNO3, 및 초산의 에칭 매질을 사용하여 에칭되었다.
이 디바이스는 매우 청정한 노(furnace)에서 온도를 서서히 올리고 내리면서 1100℃에서 1시간 동안 증기 산화를 받았다.
후속적으로, 각 웨이퍼는 여러 가지 원하는 브레이크다운 전압을 얻기 위해 1100℃에서 0 내지 8 시간 범위 동안 확산 시간을 거쳤다.
이후 질화물 층이 플라즈마 에칭 단계에서 (접촉 개구를 위해) 제거되었다. 이 디바이스는, 글래싱(glassing), 니켈 도금, 웨이퍼 테스팅, 웨이퍼 절단, 및 개별 디바이스로의 조립을 포함하여, 표준 방식으로 완성되었다.
비교적 짧은 확산 시간(즉, 2시간 정도 또는 그 이하)을 거친 2개의 웨이퍼는 4 내지 7V의 원하는 전압 범위에서 고 품질의 양방향 3중 에피택시얼 과도 전압 억압 디바이스를 생산했다. 표준 P6KE6.8CA(제네랄 세미컨덕터 코오포레이션 양방향 과도 전압 억압 디바이스) 제너 디바이스와 함께 이들 디바이스 중 하나의 양방향 브레이크다운 특성을 예시하는 전류-전압 궤적이 도 9a 및 도 9b에 도시되어 있다. 이들 도면에서 수평 축은 전압에 해당하며 수직 축은 전류에 해당한다. (수평) 전압 눈금은 눈금당 2V이다. (수직) 전류 눈금은 도 9a에서는 눈금당 2㎃이며, 도 9b에서 눈금당 200㎂로 10배 확대되어 있다.
도 9a 및 도 9b에서, 실험 디바이스와 표준 디바이스는 모두 10㎃에서 7.02볼트의 브레이크다운 전압을 가진다. 그러나, 이들 도면에서 본 발명의 양방향 과도 전압 억압 디바이스에 해당하는 곡선 b 는 표준 디바이스에 해당하는 곡선 a 보다도 훨씬더 예리한 코너를 가진다. 이 효과는 확대된 전류 눈금을 가지는 도 9b에서 보다 더 선명하게 볼 수 있다. 코너가 더 예리하다는 것은 브레이크다운 전압에 접근함에 따라 누설 전류가 더 낮게 되는 것을 나타낸다. 예를 들어, 곡선 a (표준 디바이스)와 연관된 전류는 5.8V에서 230㎂인 반면, 곡선 b(본 발명의 3중 에피택 시얼 과도 전압 억압 디바이스)와 연관된 전류는 5.8V에서는 단지 0.8㎂이다. 그리하여, 브레이크다운에서 1볼트를 초과하는 전압만큼 낮은 이 전압에서, 표준 디바이스의 누설 전류는 본 발명의 양방향 과도 전압 억압 디바이스의 누설 전류의 거의 300배이다.
10㎃에서 5.72V와 6.26V의 브레이크다운 전압을 가지는, 동일한 웨이퍼로부터의 다른 양방향 과도 전압 억압 디바이스가 테스트되었다. 10㎃에서 5.20V, 5.83V, 및 6.74V의 브레이크다운 전압을 가지는 다른 웨이퍼로부터의 양방향 과도 전압 억압 디바이스가 또한 테스트되었다. 도 9a 및 도 9b의 양방향 과도 전압 억압 디바이스와 같이, 이들 디바이스 각각은 P6KE6.8CA 디바이스와 연관된 것보다 훨씬 더 예리한 코너를 가지며, 이것은 브레이크다운 전압에 접근함에 따라 누설 전류가 더 낮은 것을 나타낸다.
본 발명의 실시예와 구현예가 도시되고 기술되었지만, 이 기술 분야에서 통상의 지식을 가진 자라면, 본 명세서에 본 발명의 개념을 벗어나지 않고 전술된 것보다 더 많은 변형이 가능하다는 것을 명확히 알 수 있을 것이다. 그러므로, 본 발명은 첨부된 청구범위의 사상 내 외에는 제한되지 않는다.
전술된 바와 같이, 본 발명은 반도체 디바이스에 이용가능하다.

Claims (18)

  1. 양방향 과도 전압 억압 디바이스로서,
    p 타입의 전도도를 갖는 하부 반도체 층과,
    p 타입의 전도도를 갖는 상부 반도체 층과,
    하부 및 상부 p-n 접합면이 형성되도록, 상기 하부 층과 상부 층에 인접하게 그 사이에 배치되는, n 타입의 전도도를 갖는 중간 반도체 층으로서, 상기 두 접합면 사이의 거리에 따라 취해진 상기 중간 반도체 층의 순(net) 도핑 농도의 총 합(integral)은, 브레이크다운(breakdown)이 일어날 때, 이 브레이크다운이 애벌란시 브레이크다운이 아니라 펀치스루 브레이크다운이 되도록 하고, 상기 순 도핑 농도의 총 합은 2 x 1012 내지 1 x 1013cm-2 범위에 있는, 중간 반도체 층과,
    상기 상부 층을 통해, 상기 중간 반도체 층을 통해, 그리고 상기 하부 층의 적어도 일부분을 통해, 이어져 있으며, 상기 디바이스에 대한 활성 영역을 한정하는, 메사 트렌치와,
    상기 상부 접합면과 하부 접합면에 해당하는 상기 메사 트렌치의 벽들의 적어도 일부분을 덮는 산화물 층으로서, 상기 상부 및 하부 접합면 사이의 거리가 상기 벽들에서 증가되는, 산화물 층을 포함하는,
    양방향 과도 전압 억압 디바이스.
  2. 제 1 항에 있어서, 상기 상부 층과 하부 층은 상기 중간 반도체 층보다도 더 높은 피크 순 도핑 농도를 가지는, 양방향 과도 전압 억압 디바이스.
  3. 제 1 항에 있어서, 상기 산화물 층은 열적으로 성장된 산화물 층인, 양방향 과도 전압 억압 디바이스.
  4. 제 3 항에 있어서, 상기 산화물 층은 습한 조건에서 열적으로 성장된, 양방향 과도 전압 억압 디바이스.
  5. 제 1 항에 있어서, 상기 반도체는 실리콘 반도체인, 양방향 과도 전압 억압 디바이스.
  6. 제 5 항에 있어서, 상기 p 타입의 전도도는 붕소 불순물에 의해 제공되며, 상기 n 타입의 전도도는 인 불순물에 의해 제공되는, 양방향 과도 전압 억압 디바이스.
  7. 제 1 항에 있어서, 상기 중간 반도체 층은 상기 두 접합면 사이의 중간점에서 최고가 되는 순 도핑 농도를 가지며, 그리고 상기 하부 층과 중간 반도체 층과 상부 층에 수직인 라인을 따른 도핑 윤곽(profile)은, 상기 중간 반도체 층의 중심면의 일측 위의 상기 도핑 농도 윤곽이, 상기 중간 반도체 층 내에 그리고 상기 하부 층과 상부 층의 적어도 일부분 내에서, 상기 중심면의 대향측 위의 상기 도핑 농도 윤곽에 대칭적(mirror)이 되도록 구성된, 양방향 과도 전압 억압 디바이스.
  8. 제 1 항에 있어서, 상기 기판은 p++ 기판이며, 상기 하부 층은 p+ 에피택시얼 층이며, 상기 중간 반도체 층은 n 에피택시얼 층이며, 상기 상부 층은 p+ 에피택시얼 층이며, 상기 하부 및 상부 p+ 에피택시얼 층의 각각의 피크 순 도핑 농도는 상기 n 에피택시얼 층의 피크 순 도핑 농도의 5 내지 20배 범위에 있는, 양방향 과도 전압 억압 디바이스.
  9. 삭제
  10. 양방향 과도 전압 억압 디바이스를 형성하는 방법으로서,
    p 타입의 반도체 기판을 제공하는 단계와,
    p 타입의 전도도를 갖는 하부 반도체 층을 에피택시얼 방식으로 증착하는 단계와,
    상기 하부 층 위에 n 타입의 전도도를 갖는 중간 반도체 층을 에피택시얼 방식으로 증착하는 단계로서, 상기 하부 층과 상기 중간 반도체 층은 하부 p-n 접합면을 형성하는, 중간 반도체 층 증착 단계와,
    상기 중간 반도체 층 위에 p 타입의 전도도를 갖는 상부 반도체 층을 에피택시얼 방식으로 증착하는 단계로서, 상기 중간 반도체 층과 상기 상부 층은 상부 p-n 접합면을 형성하는, 상부 반도체 층 증착 단계와,
    상기 기판과, 상기 하부 에피택시얼 층과, 상기 중간 에피택시얼 층과, 상기 상부 에피택시얼 층을 가열하는 단계와,
    상기 상부 층을 통해, 상기 중간 반도체 층을 통해, 그리고 상기 하부 층의 적어도 일부분을 통해 이어져 있으며, 상기 디바이스에 대한 활성 영역을 한정하는, 메사 트렌치를 에칭하는 단계와,
    상기 상부 접합면과 하부 접합면에 해당하는 상기 메사 트렌치의 벽들의 적어도 상기 일부분 위에 산화물 층을 열적으로 성장시키는 단계로서, 상기 상부 접합면과 하부 접합면 사이의 거리가 상기 벽들에서 증가되도록, 상기 산화물 층을 열적으로 성장시키는 단계를 포함하며,
    여기서 상기 상부 및 하부 접합면 사이의 거리에 따라 취해진 상기 중간 반도체 층의 순 도핑 농도의 총 합은, 브레이크다운이 일어날 때 이 브레이크다운이 애벌란시 브레이크다운이 아니라 펀치스루 브레이크다운이 되도록, 2 x 1012 내지 1 x 1013cm-2의 범위에 있는, 양방향 과도 전압 억압 디바이스를 형성하는 방법.
  11. 제 10 항에 있어서, 상기 상부 층과 하부 층은 상기 중간 반도체 층보다도 더 높은 피크 순 도핑 농도를 가지는, 양방향 과도 전압 억압 디바이스를 형성하는 방법.
  12. 제 10 항에 있어서, 상기 산화물 층을 형성하는 단계는 습식 열적 성장 단계인, 양방향 과도 전압 억압 디바이스를 형성하는 방법.
  13. 제 10 항에 있어서, 상기 디바이스는 상기 산화물 층을 형성한 후에 보상 확산 단계를 거치는, 양방향 과도 전압 억압 디바이스를 형성하는 방법.
  14. 제 10 항에 있어서, 상기 반도체는 실리콘 반도체인, 양방향 과도 전압 억압 디바이스를 형성하는 방법.
  15. 제 14 항에 있어서, 상기 p 타입의 전도도는 붕소 불순물에 의해 제공되며, 상기 n 타입의 전도도는 인 불순물에 의해 제공되는, 양방향 과도 전압 억압 디바이스를 형성하는 방법.
  16. 제 10 항에 있어서, 상기 중간 반도체 층은, 상기 두 접합면 사이의 중간점에서 최고가 되는 순 도핑 농도를 가지며, 그리고 상기 하부 층과 중간 반도체 층과 상부 층에 수직인 라인을 따른 도핑 윤곽은, 상기 중간 반도체 층의 중심면의 일측 위의 도핑 윤곽이 상기 중간 반도체 층 내에 그리고 상기 하부 층과 상부 층의 적어도 일부분 내에서 상기 중심면의 대향 측 위의 도핑 윤곽을 반영하도록 구성되는, 양방향 과도 전압 억압 디바이스를 형성하는 방법.
  17. 제 10 항에 있어서, 상기 기판은 p++ 기판이며, 상기 하부 층은 p+ 에피택시얼 층이며, 상기 중간 반도체 층은 n 에피택시얼 층이며, 상기 상부 층은 p+ 에피택시얼 층이며, 상기 하부 및 상부 p+ 에피택시얼 층의 각각의 피크 순 도핑 농도는 상기 n 에피택시얼 층의 피크 순 도핑 농도의 5 내지 20 배 범위에 있는, 양방향 과도 전압 억압 디바이스를 형성하는 방법.
  18. 삭제
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