TWI253650B - Semiconductor storage device - Google Patents

Description

1253650 九、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體裝置，且特別有關適合於減少 因又叉不良之位元線與字元線間所造成之漏電流之半導體 記憶裝置。 【先前技術】 隨著半導體之細微化之發展，因交又不良（cr〇ss · fail) 等之位元線與字元線間之短路所造成之漏電流，變得愈來 愈無法忽視。近來的半導體記憶裝置，具備了不良記憶體 胞救濟用之冗餘電路，引起交叉不良之不良記憶體胞，能 夠以冗餘之記憶體胞來替換。但是，即使使用冗餘之記憶 體胞來救濟不良之不良記憶體胞，因位元線與字元線間之 短路所引起電流回路，還是照舊存在著，因此造成了因漏 電流之電力消耗問題。特別地，在具有低電力（「體 down」或稱作「待機」）模式之低電型之半導體記憶裝置 上’漏電流使得待機電流增加。 根據先前技術，各種提案被用來作為因位元線與字元 ㈣之漏電流之交叉不良之對策。一種為了減低因：元線 與字元線間之交叉不良所引起之短路所造成之漏電流之代 表的眾所周知之手法’為在位元線預充電電位和位元線 間，插入咼阻抗電晶體（通道長之較長電晶體卜二極體、 或高阻抗配線，來限制電流之構造。 如果以例子來表示相關技術之刊行物之某幾種手法， 例如第11圖所示的構造’係為減低因交叉不良所引起之位 2083-6662-PF 5 1253650 元線與字元線間之漏電流之半導體記憶裝置（參照後述之 專利文獻1)。如第11圖所示地，為了將在產生交叉不良時 之電流降至最小，在位元線預充電等效電路214上，配置 了位元線預充電電流限制器TP 1，來限制位元線之電流。在 第11圖中，將閘極（gate)被連接至預充電等效線（等化 器）PEQ上之電晶體TN2、TN3，係將各自連接至其源極 (source)之位元線BL、/BL(用/表示圖中BL上橫條符號）， 預充電至預充電電位之預充電電路，而其汲極（drain)連接 在一起，透過電晶體TN4，連接至預充電源電路21〇之輸 出。閘極被連接至PEQ上之電晶體Tm，係使位元線bl、 /BL平衡之等效（等化）電路。 又在位元線預充電電路上具備了藉由來自行選擇線之 供應3種電壓值來控制，而能選擇性地來限制預充電電流 量之可變動之電流限制元件，所以即使在引起位元線與字 兀線間之短路不良之時，亦能夠遮斷晶片待機時之電流路 位之dram ’亦是眾所周知的手法（例如參照後述之專利文 獻2)在此專利文獻2，其構造為將預充電用之電晶體， 透過空乏型⑷咖叫之NM〇s f晶體，連接至預充電電 位W2VCC，而藉由從對應之行選擇線，來供給負電壓至空 乏里之NMQS電晶體之閘極，以遮斷電流路徑。 加，：：！持有漏電流路徑之位元線，不使待機電流增 卞愔驶@ 風馮/示子（floating)之半導體 4破置，具備了按照電位 並將該位元線之電位固定：連接至各位元線， 、電/爪路徑去向端之電位之電

2083-6662-PF 6 1253650 位固疋裝置，而正常之次矩陣（sub_array)，其構造為藉由預 充電裝置，將次矩陣全部的位元線預充電至既定的電位， 而在具有漏電流路徑之次矩陣上，並不在待機期間，藉由 預充電裝置來執行預充電，而是用電位固定裝置，使其為 動作狀態。上述之電位固定裝置之構造，為按照電位固定 信號，將位元線之電位固定在保持電位之虛擬記憶體胞（例 如參照後述之專利文獻3)。 又另一種眾所周知的構造，為在按照晶片選擇信號， 轉移至待機（低電力）狀態之際，一旦位元線成為漂浮狀 態，此時之位元線之電位即保持在鎖存〇atch)電路，按照 此電位，來決定是否將位元線結合在電源電位上。而在位 元線上產生微小之短路時，該位元線從電源電位被切離， 來削減待機電流（例如參照後述之專利文獻4)。 【專利文獻1】特開平8_263983號公報（第3頁、第3 圖） 【專利文獻2】特開平丄1_丨26498號公報（第4頁、第 1圖） 【專利文獻3】特開平2〇〇1·184868號公報（第頁、 第2圖） ' 【專利文獻4】特開平2〇〇3_36676號公報（第$頁、第 2圖） 【發明内容】 [發明所欲解決的課題] 例如其構造為設置 在上述習知之半導體記憶裝置中 2083-6662-PF 7 1253650 了位兀線預充電電流電流限制器（參照第丨丨圖，而增加了 感測放大裔部之面積。 又在待機時以外之通常動作時，因為電流被限制，所 以將位兀線預充電至預充電電位所須的時間增力口，而感測 放大器之動作速度下降。這和插入高阻抗電晶體、高阻抗 配線之構造是同樣的。 因而，本發明之目的在於提供一種抑制晶片面積之增 大同日守又可以削減位元線-字元線之漏電流之半導體記憶 又本發明之另一目的在於不僅達到上述目的，亦能回 避在低電力時以外之通t動作時之感測放大器之動作速度 下降。 本案所揭露之發明概要，其構造為在通常動作時和伯 電力（Power down)時，使施加至供給預充電電位至位元综 之至少-個之主動元件之控制端子之電位，成為可變。、’ 根據有關本發明之一個形態之半導體記憶裝置 徵在=包括：具有向_個方向延伸之複數位元線、與:和 上述複數位元線垂直交叉之方向上延伸之複數字元線、配 置在上述位元線和上述字元線之交叉部位之記憶體胞 memory cell)之s己憶體胞矩陣（mem〇ry “Η wray);插入在 為了將預充電電位供、給至位元線之預充電電源線與 之位元線之間，而以控制端子上所輸入之控制信號心 準，來使上述位元線預充電之主動元件；以及在低電力：二 於上述主動元件之控制端子上，從在通常動作之預充電時

2083-6662-PF 8 1253650 她加至上述控制端子之電位，來供給可變之既定電位之控 制電路。藉此來限制因交又不良之位元線與字元線間之短 路所造成之漏電流。

在本發明中，其構造為包括依據輸入至半導體記憶裝 置之外部端子之至少i個信號，來產生控制低電力之設定/ 解除之彳5旎之電路、在控制上述低電力之設定/解除之信號 尸、為低電力時，對於上述主動元件之控制端子，來切換 控制所供給之和在通常動作之預充電時，施加至上述控制 鳊子之電位，不同之上述既定之電位之切換控制電路。

在本發明中，上述主動元件，由第1導電型之電晶體 成在低電力時，上述電晶體之控制端子，被設定為比 ㈣常動作之預充電時被施加至上述控制端子之第i電位 還低的既定電位。在低電力日寺’在上述電晶體之控制端子 上所設定的上述既定之電位，成為第1電位一半以下的電 4又在低電力時，在上述電晶體之控制端子上所設定的 上述既定電位，成為上述預充電（位元線之高準位電位慨 之一半；稱為「1/2VCC」）以上之電位。 在本發明中，其構造亦可為包括具有有在低電力時被 活化，在上述低電力以外之時，冑出為OFF狀態，而將上 V无定之電位輸人至非反相輸人端，而輸^端被反饋連接 至^目輸入端之電壓跟隨（v〇ltage f〇u〇wer)型之放大電路 之第1電源控制電路、與在上述低電力以外之時被活化， 而將上述第1電位輸出，並在低電力日夺，使輸出成為⑽ 狀態之第2電源控制電路；上述第1與第2電源控制電路

2083-6662-PF 9 1253650 之輸出端被共通連#，而言亥共通連接，點，連接至驅動上述 電晶體之控制端子之驅動電路之高位側電源之給電端子 上。 “在本發明中，在低電力被解除而回復之時，上述驅動 電路之高位側電源電位，從上述既定之電位回復到上述第 電位之時間，被设疋為比在被設定為低電力時，上述驅 動電路之高位側電源從上述第1電位轉移到上述既定之電 Μ之時間還短。 [發明效果] 根據本發明，藉由在低電力時，使主動元件之控制端 子的電位，從通常動作之預充電動作時開始成為可變，並 使主動元件之〇Ν電流減少（使〇Ν電阻變大），所以能夠來 削減位元線-字元線之漏電流，並在低電力以外之預充電動 作時，來確保在主動元件上之充足的〇Ν電流，而抑止感 測放大器之動作速度之降低。 根據本發明，藉由可以控制改變流至既設之預充電· 等化用元件之電流，來削減漏電流，所以不需要設置電流 限制元件，而抑止晶片面積之增大。 【實施方式】 關於本發明’參照圖面來更詳細說明。關於本發明之 一個實施例之半導體記憶裝置，其構造為在低電力時，能 夠控制著供給使將構成供給預充電電位至位元線之預充 電•等化電路之電晶體之控制端子的電位，從在通常動作 之預充電時施加至上述控制端子的電位（例如高電位Vpp) 2083-6662-PF 10 1253650 開始，成為可變之既定之電位。根據本發明，在低電力時， 月匕夠藉由使電晶體之控制端子之〇N電流削減，使供給至 位元線之電流削減，所以能夠削減位元線-字元線之漏電 流，而在低電力時以外之通常動作時，於構成預充電•等 化電路之上述電晶體之控制端子上，藉由供給充足的ON 電机至上述電晶體，所以能夠回避感測放大器之動作速度 下降，而實現高速化。 根據本發明之一個實施例，於預充電·等化電路内， 無必要如上述之先前電路，為了減低漏電流，來重新設置 電流限制元件，其結果，抑止了晶片面積之增大。 以下，立即以具體的實施例來說明。第1圖，係表示 本發明之一個實施例之構造圖。在第1圖上，表示著本發 明適用於具有在資料保持上須要更新（refresh)之動態 (Dynamic)型記憶體胞半導體記憶裝置之例子，圖中顯示了 形成動態型半導體記憶裝置之位元線系電路之感測放大器 部1 3、驅動預充電•等化控制信號線8之驅動電路7、驅 動次字元線5之次字元線驅動器14。又以模式來表示在低 電力時，因位元線與字元線間之交叉不良所引起之短路2c。 如第1圖部分所示，以階層方式之字元線構造來說明 記憶體胞矩陣之全部，這不在任一圖上表示，而如由為複 數a己憶體區塊或記憶庫（memory bank)之構成，將晶片全體 複數地分割，被分割後的各區塊，各自為同樣的構造，例 如沿著記憶體矩陣之一端，設置了將行位址解碼之X解碼 器（無圖示），在和此垂直交叉之方向上設置了 Y解碼器（無 2083-6662-PF 11 1253650 回）個5己憶體區塊之記憶體矩陣部，具有沿著從x解 /、Γ i伸在1個方向之字元線，而被複數分割之記憶體矩 "!，t各自的記憶體矩陣上，設置了字元線，因為採用了 I5白層字7L線方式，根據被配置之主字元線和次字元線選擇 線來選擇，而貫通複數個記憶體矩陣，所以被連接至次字 元線之記憶體胞數減少，並使次字元線選擇線動作高速 化。各圮憶體矩陣，具有向一個方向延伸之次字元線、在 /、該方向垂直交又上延伸之位元線、以及被設置在位元線 和-人字7G線之交又部之動態型之記憶體胞。在第1圖上所 示的例子，5己憶體胞，由大概1個胞電晶體2a和記憶用電 容2b所構成，電容元件几之電荷有無，對應為資訊i和 〇並藉由電各元件2b之電荷和位元線之預充電電荷之電 荷、、、° a，來執行讀出動作。然而，胞電晶體2a之閘極被連 接至字元線（次字元線）5，而其汲極被連接至所對應之位元 線1 a上’源極被連接至電容元件2b之一端，電容元件2七 之另一端被連接至極板（plate)線VPLT(電位例如為〇.7ν)。 參照第1圖，本實施例具備了源極被連接至位元線對 1 b 及極們被共通連接，而共通連接點被連接至供給 連接至無圖示之預充電電源電路之預充電電位之電源線 (VBLR)9 之 NMOS 電晶體 3a、3b ; NMOS 電晶體 3a、3b 之閘極’被共通連接至預充電•等化控制信號線 (BLEQT)8 ’又具備了源極和汲極之一邊被連接至位元線 1 a ’源極和汲極之另一邊被連接至位元線，閘極被連接 至預充電•等化控制信號線（BLeqt)8之等化用之MM〇s 2083-6662-PF 12 1253650 電晶體3 c。 預充電•等化控制信號線（BLEQT)8，被連接至驅動 (Drlver)電路7之輸出端。在驅動器7之高位側電源電位成 為VEQ ’在輸入信號（數位信號）被非活化之際，將預充電· 等化控制信號線驅動至電位VEQ，而在輸入信號（數位信號） 被非活化之際，使預充電•等化控制信號線8成為低位側 迅源電位（地電位）VSS。驅動器7例如由CMOS反相電路來 構成。亦即具備了源極被連接至高位側電源電位Veq之 PMOS電晶體（無圖示）、以及源極被連接至低位側電源電位 VSS之NMOS電晶體（無圖示）；pM〇s電晶體和NM〇s電 曰曰體之這些汲極被共通連接至預充電•等化控制信號線8， 每些閘極被共通連接至輸入信號12。輸入信號12，藉由在 動作命令（active command)之存取結束後之預充電（pRE)命 令來產生之預充電控制信號，被活化。 在第1圖中，將感測放大器（放大器電路）4與預充電· 等化電路（3a〜3c)表示為感測放大器部13。感測放大器部 13,被設置在每一位元線對上。感測放大器部13之放大電

預充電•等化電路和位元線對 路4，使用 讀出時，將1 (無圖示），將讀出資料輸出至輸出線上 遥擇之Y開關（無圖示），將從輸出線 大，來驅動位元線，在更新動作時， 大’而回復至記憶體胞。雖然無圖示 4為中心，在圖之左邊上，預奋雷· 2083-6662-PF 13 1253650 被對稱地來設置，而將感測放大器4在於2個記憶體胞之 位元線對間共用之構造，當然也是可以的。 次字元線驅動器14，包括源極被連接至次字元線選擇 器FXT，主字元線（MWLB)10被連接至閘極之PMOS電晶 體6a、汲極和PMOS電晶體6a連接，閘極被連接至主字 元線（MWLB)IO之NMOS電晶體6b、以及汲極和PMOS電 晶體6a連接之汲極連接，閘極被連接至次字元線選擇器 (FXB ; FXT之互補信號）1 lb之NMOS電晶體6c。PMOS電 晶體6a、NMOS電晶體6b、6c之汲極之共通連接點，被連 接至次字元線5, NMOS電晶體6b、6c之源極被共通連接， 而連接至字元線重置（RESET)電位VKK(= -0·3 V)。 在第1圖中，以例表示於低電力（power down)時，次 字元線驅動器14成為非活化狀態，次字元線5成為重置電 位VKK(-0.3V)。於低電力，因為主字元線（MWLB)為高準 位，所以PMOS電晶體6a成為OFF狀態，NMOS電晶體 6b成為ON狀態。而次字元線選擇器（FXT)l la被非活化， 成為地電位（0V)，互補之次字元線選擇器（FXB)llb成為高 準位（3.2V;昇壓電壓），而NMOS電晶體6c成為ON狀態。 因此，次字元線5和重置電位VKK(-0.3V)成為同電位。另 一方面，在通常動作時次字元線驅動器14為活化狀態時， FXT為高位側電源電壓VPP，FXB為低位側電源電壓VSS， 主字元線MWLB成為低準位，被選擇之次字元線5被驅動 至高電位VPP。 低電力時，預充電電源線（VBLR)9之電位，成為位元 2083-6662-PF 14 1253650 線之高準位電位VDL(1_4V)之l/2( = 〇.7V)。 在本實施例，於低電力時，預充電•等化控制信號線 (BLEQT)8之電位（亦稱「等化電位」）為14V，低電力時 之等化電位（VEQ)之設定，成為本發明之特徵之一。 在位元線上產生交叉不良，而位元線與字組短路之情 况下產生了漏電流，但是在本實施例，於低電力時供給 至預充電•等化電路之電晶體3a〜3c之閘極之等化電位 VEQ ’並不為高電壓（升壓電壓）νρρ( = 3·2ν)，而為比vpp 還低之中間電位之1.4V。 此時’ NMOS電晶體3a、3b、3c之閘極•源極間電位 VGS成為〇·7ν，NM〇s電晶體3a、3b、3c任一個均為〇n 狀態’而通道電流（汲極電流IDS)流經汲極-源極間。 在·非選擇字元線之電位VKK : -0.3V， •預充電電位VBLR : 0.7V， •等化電位VEQ 1.4V， •預充電•等化電路（3a〜3c)之電晶體ON電阻（在第1 圖中為NMOS電晶體3b之ON電阻）為15ΚΩ， •位元線1 a和次字元線5之短路部2c之等效電阻為 20 ΚΩ之情況下， 流經（預充電電位VBLR—電晶體3b—位元線la—短路 部2c—次字元線5—〇N狀態之並聯連接之電晶體6b、6c —重置電源VKK)之漏電流，大概為25μΑ。 在第10圖上為一個比較例，表示即使在低電力時，亦 不將等化電位（VEQ)降壓之情況之構造。低電力時，預充 2083-6662-PF 15 1253650 3-2V，除此之外的設定 電•等化控制信號線8之電位成為 和第1 〇圖中所表示的是相同的。 在•預充電電位VBLR : 0.7V， •等化電位VEQ : 3.2V， 預充電•荨化電路（3a〜3c)之雷晶㈣η 、 电日日體on電阻（在第1〇 圖中為NMOS電晶體3b之〇N電阻）為， 曰·位元、,"a和次字元線5之短路部〜之等效電阻(胞 電晶體（cell transistor))為20 ΚΩ之情況下， 流經（VBLR—電晶體短路部2c—次 字元線5—ON狀態之並聯連接之電晶體讣、心—重置電源 νκκ)之漏電流’大概為42μΑ。也就是說，施加η、在閉、 極上之NMOS電晶體之3a、3b之閘極•源極間電位⑽ 成為2.5V’NMOS電晶體3b之⑽電阻成為4κω，比第i 圖上所示的例子之電阻還低，從預充電電纟觀r流經預 充電·等化電路、位元線、次字元線^重置電源之漏電流， 和第1圖上所示的實施例比較，則增加了。 以上’從第1圖和第10圖之對昭 q〜q…、j 了解到，本發明並 不造成胞矩陣（預充電•等化電路）之 吩^^日日片面積增大，而和 比較例比較，（42/25)=17/42 = 0 404，貪〜本， ’ 4U4亦即有削減40%之漏 電流之效果。 如此地，在本實施例中，於低電力時，位元線對la、 lb被預充電·等化至〇·7ν’並不為浮動狀態。 然而，在第1圖，為了簡單說明，說明了因i個交又 不良之位元線與字元線之短路，在i個地方產生之情況， 2083-6662-PF 16 1253650 但是在本發明，即使在沿著1個位元線上，產生複數交又 不良之情況下，同樣地亦能夠明顯地具有削減漏電流之效 果。又即使在和1條次字元線交又之複數條之位元線有交 又不良之情況，同樣地亦具有削減漏電流之效果。 第2圖’係在第1圖上所表示之實施例之變形例。在 此變形例中，其基本構造和，第1圖上所表示的相同，但 疋不同點在於低電力時（p0wer down)之預充電•等化控制 化遽8之電位為〇.7v(位元線之預充電電位=位元線之高準 位電位VDL之1/2)。因而，供給至驅動器7之高位側電源 VEQ之電源電壓’亦和第1圖上所表示的構造不同。此時， 預充電•等化電路之電晶體3b之閘極電位成為〇.7v，〇N 電阻成為100ΚΩ，而從預充電電源線Vblr流經預充電· 等化電路、位元線1 a、短路部2c、次字元線5、重置電源 VKK〇〇.3)之漏電流，大概為ι〇μΑ。也就是說，比第1圖 上所表示之上述實施例，有更大之電流限制效果。但是， 如第2圖所示地，在低電力時之預充電•等化控制信號8 之電位為0.7V之情況下，電晶體3b接近0FF狀態，所以 低電力時之位元線之預充電能力降低。因此，在低電力模 式被解除而返回至通常動作時，在位元線之預充電•等化 上須要時間。 另一方面’在第1圖上所表示之上述實施例，於低電 力時’預充電•等化電路（3 a〜3 c)將位元線對la、lb預充電· 等化至l/2VDD(〇.7V)，而從低電力切換至通常動作不須要 時間，所以返回時時間縮短了。 2083-6662-PF 17 1253650 第3圖，係表示適用於本發明之半導體記憶裝置之一 個實施例之構造圖。如第3圖上所示地，包括記憶體胞矩 陣1 0 1、次字元線驅動器1 03、感測放大器1 04、周邊電路 102、第1VEQ產生器105、以及第2VEQ產生器106。 被輸入之控制信號，有互補之時脈（clock)信號CK、 CKB、時脈致能信號CKE、晶片選擇信號CSB(信號名尾 之B，表示低準位為活化狀態）、列位址選通（strobe)信號 RASB、行位址選通信號CASB、寫入致能（write enable)信 號WEB，又具備了位址信號輸入端子A0〜13(14位元）、組 位址（bank address)輸入端子 BA0-2、資料輸入出端子 DQ0-15(16位元）、資料選通端子DQS、DQSB。和外部時 脈CK反相的時脈CKB，係同步用之時脈信號，輸入信號 (DDR(double Data Rate)在 SDRAM (Synchronous DRAM) 上，除了 DQ遮蔽致能DM外，和時脈信號CK之上升緣 同步，輸入出則以時脈信號CK和CKB之交點為基準。時 脈致能信號 CKE，係決定時脈CK、CKB是否為有效之信 號，例如在CK之上升緣上，CKE為高準位之時，接著之 時脈CK為有效，以外之情況為無效。當裝置為閒置（idle) 狀態，而記憶庫為活動狀態時，如CKE為低準位，即進入 低電力（power down)模式，在低電力模式下，有必要將CKE 保持在低準位。晶片選擇信號CSB在低準位時，命令輸入 才為有效。在時脈CK之上升緣上，將晶片選擇信號CSB 輸入，並輸入RASB、CASB、WEB，來決定SDRAM動作。 而根據在命令輸入時之組位址BA0-2之值，來選擇不同之 2083-6662-PF 18 1253650 圯憶庫。資料選通端子DQS，被使用在1/〇緩衝器之控制 上’而資料之輸入出，以資料選通信號端子DQS之邊緣， 來執行。 感測放大器部104，具備第1圖之感測放大器4、預充 電•專化電路（3a〜3c)。 記憶體胞矩陣101，皆無任何圖示，但是具備了延著 圖之上下方向而存在的複數位元線、延著圖之橫方向而存 在的複數字組（次字組）線、以及設置再位元線和字元線之 交差部之複數記憶體胞。 以時脈致能信號CKE當基準，低電力信號（PWDWNT) 被產生。第1VEQ產生器105，在低電力信號pWDWNT成 為活化狀態（例如高準位置）之時，供給L4V(或〇·7ν)做為 感測放大器部104之電源。第2VEQ產生器1〇6，在低電力 k唬PWDWNT成為非活化狀態之時，供給昇壓電壓νρρ 作為感測放大器部1〇4之VEQ電源。第1VEQ產生器1〇5 之輸出和第2VEQ產生器106之輸出，被共通連接，在低 電力信號PWDWNT為活化狀態之時，第2VEq產生器1〇6 之輸出成為高阻抗（high impedance)狀態，而在低電力信號 PWDWNT為非活化狀態之時，第1VEQ產生器1〇5之輸 出’為南阻抗狀態。 第4圖，係第iVEQ產生器1〇5之構造之一個例子之 圖。此電路，例如由將14V之電壓輸入至非反向輸入端， 輸出端反饋連接至反向輸入端之電壓跟隨器構造之差動放 大電路來構成，在低電力信號PWDWNT為非活化狀態之 2083-6662-PF 19 1253650 時，輸出成為高阻抗狀態。更詳細地來說明，參考第4圖， 此電路包括由透過源極被共通連接之電流源電晶體NM3， 被連接至電源VSS之NMOS電晶體NM卜NM2而成之第1 差動器對、由作為第1差動器對之主動負載之電流鏡構造 之PMOS電晶體PM1、PM2而成之第1差動電路、透過源 極被共通連接之電流源電晶體PM13,被連接至電源VPP 之PMOS電晶體PM11、PM12而成之第2差動器對、由作 為第2差動器對之主動負載之電流鏡構造之NMOS電晶體 NM11、NM12而成之第2差動電路、以及被串聯連接在電 源VPP與VSS之間之電阻Rl、R2。電阻Rl、R2之分壓 電壓，在如第1圖中所示的上述例子上，為1.4V。 NMOS電晶體NM1之閘極（第1差動電路之非反向輸 入端）和PMOS電晶體PM11之閘極（第2差動電路之非反向 輸入端）被共通連接，而連接至電阻R1、R2之連接點，NMOS 電晶體NM2之閘極（第1差動電路之反向輸入端）和PMOS 電晶體PM12之閘極（第2差動電路之反向輸入端）被共通連 接，而連接至輸出端子VEQ。 NMOS電晶體PM21，被插入在構成第1差動電路之主 動負載之PMOS電晶體PM1、PM2之所共通連接之閘極和 電源VPP之間，而NMOS電晶體NM21，被插入在構成第 2差動電路之主動負載之NMOS電晶體NM11、NM12之所 共通連接之閘極和電源VSS之間。 在電源（昇壓電位）VPP和輸出端子VEQ之間，具備 PMOS電晶體PM41，在輸出端子VEQ和電源VSS之間， 2083-6662-PF 20 1253650 具備NMOS電晶體NM41，而構成輸出段電晶體。然而， 亦可以是在輸出端子VEQ和電晶體PM41、NM41之閘極 之間，設置電容元件之構造。 NMOS電晶體NM1之汲極，被連接至PMOS電晶體 PM41之閘極，PMOS電晶體PM11之汲極，被連接至NMOS 電晶體NM41之閘極。PMOS電晶體PM22被連接至PMOS 電晶體PM41之閘極和電源VPP之間，NMOS電晶體NM22 被連接至NMOS電晶體NM41之閘極和電源VSS之間。 低電力信號PWDWNT，被共通地連接至PMOS電晶體 PM21、PM22之閘極上，以反相器（inverter)INVl將低電力 信號PWDWNT反相後之信號，被共通輸入至NMOS電晶 體NM21、NM22之閘極。 又設置了閘極被共通連接至電源VSS之縱向排列之4 段之PMOS電晶體PM24、PM25、PM26、PM27，在電源 VPP和PMOS電晶體PM24之源極之間，具備PMOS電晶 體PM23, PMOS電晶體PM23之閘極，被連接至反相器INV1 之輸出。連接著二極體之NMOS電晶體NM31，被連接至 PMOS電晶體PM27之汲極，NMOS電晶體NM3 1之汲極 和閘極之連接點，被連接至NMOS電晶體NM3之閘極上， 又被連接至源極被接地之NMOS電晶體NM32之閘極上。 NMOS電晶體NM32之汲極，被連接至源極被連接至電源 VPP，並連接著二極體之PMOS電晶體PM31之閘極和汲極 上。 在形成第1差動電路之電流源之NMOS電晶體NM3 2083-6662-PF 21 1253650 之閘極和電源VSS之間，反相器INV1之輸出連接至閘極 之NMOS電晶體NM33，被連接著。在形成第2差動電路 之電流源之PMOS電晶體PM13之閘極和電源VPP之間， PWNDNT連接至閘極之PMOS電晶體PM32，被連接著。 現在關於第4圖上所示的動作，作說明。低電力信號 PWNDNT為低準位之時，NMOS電晶體NM33 ON，而供給 第1差動器對之尾隨（tail)電流之NMOS電晶體NM3成為 OFF狀態。又PM電晶體PM23成為OFF狀態。PMOS電 晶體PM32 ON，而供給第2差動器對之尾隨電流之PMOS 電晶體PM13成為OFF狀態。又PMOS電晶體PM21 ON， 將形成第1差動器對之負載電路之電晶體PM 1、PM2之被 共通連接之閘極電位成為VPP，而PMOS電晶體P]VH、PM2 成為OFF狀態NMOS電晶體NM21 ON，將形成第2差動 器對之負載電路之NMOS電晶體NM11、NM12之被共通連 接之閘極電位成為VSS，而NMOS電晶體NM11、NM12 成為OFF狀態。又PMOS電晶體PM22 ON，將輸出段之 PMOS電晶體PM41成為OFF狀態，而NMOS電晶體NM22 ON，將輸出段之NMOS電晶體NM41成為OFF狀態。根 據以上，第1、第2差動器之電流路逕被切斷而成為OFF 狀態，輸出放大器（PM41、NM41)亦為OFF狀態。 另一方面，低電力信號PWNDNT為高準位之時，NMOS 電晶體NM33 OFF，PMOS電晶體PM23 ON，縱向排列之5 段之電晶體PM23至PM27,和連接著二極體之NMOS電晶 體NM31 (ON狀態）連接之連接點電位，作為偏壓電壓被供 2083-6662-PF 22 1253650 給至NMOS電晶體NM3之閘極，而PMOS電晶體PM21、 PM22成為OFF狀態，所以第1差動器被活化。又PMOS 電晶體PM32 OFF，ON狀態之NMOS電晶體NM32上之汲 極電壓，和連接著二極體之PMOS電晶體PM3 1之汲極電 壓之連接點電位，當作PMOS電晶體PM13之閘極之偏壓 電壓被供給。NMOS電晶體NM21、NM22成為OFF狀態， 而第1差動電路亦被活化。 輸出段之PMOS電晶體PM41之閘極上，第1差動電 路之輸出被供給，而輸出段之NMOS電晶體NM41之閘極 上，第2差動電路之輸出被供給。在輸出端子VEQ上，第 卜第2差動電路之非反向輸入端子上所供給之電壓（VPP X R2 / (R1+R2))，被輸出。 第5圖，係第2VEQ產生器106之構造之一個例子之 圖。參照第5圖，由第2VEQ產生器106，其源極被連接至 VPP，汲極被連接至輸出端子VEQ，而輸入了 PWNDNT至 閘極之PMOS電晶體51所構成。PWNDNT為高準位之時， PMOS電晶體5 1為OFF狀態，而PWNDNT為低準位之時， PMOS電晶體51為ON狀態，所以VPP(3.2V)被輸出至VEQ。 再參考第3圖，和第1VEQ產生器105比較，第2VEQ 產生器106更靠近感測放大器104,從PWNDNT回復之時， VEQ有必要從1.4V高速轉移到3.2V，因此，考慮配線負 載電容，要被配置在感測放大器104的附近。在低電力以 外之時，VEQ成為VPP(昇壓電位）。昇壓電位VPP，大多 被用來作為記憶體胞矩陣之字元線昇壓電壓等、記憶體胞 2083-6662-PF 23 1253650 矩陣附近之PMOS基板電位。藉由矩陣附近之VPP負載和 VEQ作電容結合，VPP側之電容量CVPP，比VEQ側之電 容量CVEQ大多了，所以能夠高速地回復至VPP電位。 第6圖，係表示本實施例之動作之一個例子之時序 圖。參照第6圖，時脈致能信號CKE，在時間點tl到t2 間為低準位，在此期間低電力信號PWNDNT為高準位，而 半導體記憶裝置成為低電力（Power down)模式。在時間點 tl以前，在半導體記憶裝置上，一旦輸入了動作（ACT)命 令，列位址即被輸入，接著例如輸入了讀出（READ)命令 和行位址。主字元線、次字元線選擇線被活化（FXT為 VPP)，選擇字元線被活化。又BLEQT成為低準位。預充電 電位之位元線，按照讀出之資料，以感測放大器來放大（參 照第1圖），來增加位元線對之BLT、BLB之差電位，而作 為讀出之資料來輸出。接著，預充電命令（PRE)被輸入， BLEQT成為高準位（3.2V)，位元線對之BLT、BLB被預充 電至預充電電位0.7V。 接著，在時間點tl，時脈致能信號CKE為低準位，低 電力信號PWNDNT和時脈致能信號CKE同步，在時間點 tl為高準位。藉以低電力信號PWNDNT成為高準位，第3 圖之第2VEQ產生器106之輸出成為關閉狀態，而來自第1 之VEQ產生器105之輸出電位備供給作為VEQ，因此VEQ 電位從3.2V被設定為0.7V至1.4V。 接著在時間點t2，時脈致能信號CKE，從低準位轉移 至高準位，隨著此遷移，低電力信號PWNDNT從高準位轉 2083-6662-PF 24 1253650 移至低準位，而第丄之VEQ產生器1〇5之輸出成為高阻抗 狀態，來自第2之VEQ產生器106之輸出電位被供給作為 VEQ，而從0.7V至1.4V被設定為3.2V。 如第6圖所示地，以時脈致能信號CKE之下降緣當基 準，VEQ由3.2下降至L4V之轉換率（slew me)，設定為 例如100N/V(100nS降IV)，而以時脈致能信號CKE之上升 緣當基準，由1.4上升至3.2V之轉換率，設定為例如 10N/V(10ns上升1V)。因為要應付時脈致能信號[κε，一 旦成為低準位後，即回復至高準位之情況，所以從通常模 式至低電力模式之VEQ之電位之變化，須要充分的時間來 執行。相反地，從低電力模式至通常模式之VEQ之電位之 變化，卻快速地執行。 第7圖，係表示本發明之第2實施例之構造圖，並表 不低電力時之狀態。本實施例，和第丨圖所示的上述實施 例相比，不同點為預充電•等化電路之構造。在第i圖所 示的上述實施例中，構成預充電•等化電路之電晶體3a、 3b、3c全部為NMOS之構造。相對於此，在本實施例，等 化用之電曰曰體3c為NMOS之構造，而預充電電路，由pm〇s 電晶體3d、3e來構成。被連接至等化用之nm〇S電晶體 3c之閘極之預充電•等化控制信號線（BLEQT)8a，藉由驅 動為7a來驅動，而被連接至等化用之PMOS電晶體3d、 3e之閘極之預充電•等化控制信號線（BLEQB)8b，則藉由 驅動器7b來驅動。 驅動器7a ’由被連接在高電位（昇壓電路）vpp和低位 2083-6662-PF 25 1253650 側電源電路（地電位）V S S之間之C Μ O S反相電路而成，而 輸入了控制信號12a，在控制信號12a為活化（低準位）狀態 時，將預充電•等化控制信號線（BLEQT)8a，驅動至高電 位VPP ’在控制^號12a為非活化（焉準位）狀態時，將預 充電•等化控制信號線（BLEQT)8a成為地電位。 驅動器7b，由高位側和低位側之給電端子，各自被連 接至電源電位VDD和電位VEq之CMOS反向電路而成， 而輸入了控制信號12b，在控制信號12b為非活化（低準位） 狀態時，將預充電•等化控制信號線（BLEQB)8b，驅動至 電源電位VDD，在控制信號12b為非活化（高準位）狀態時， 將預充電•等化控制信號線（BLEQB)8b成為低位側電位 VEQ。控制信號12a 、12b為互補之準位信號，同時為活 化狀恶、非活化狀態。也就是說，電晶體3d、>、3c同時 被ON · OFF控制。 在第7圖上所示的例子中，控制信號12a為活化狀態 (低準位），控制信號12a為活化狀態（高準位），預充電•等 化控制信號線（BLEQB)8a為高電位VPP，預充電•等化抑 制信號線（BLEQB)8b為VEQ。在低電力信號pwNDNT ^ 高準位之時，第1VEQ產生器1〇5(參照第3圖），從輸出端 子輸出0.7V，而在低電力信號pwNDNT為低準位之時， 第1VEQ產生器、105關閉。第2VEQ產生器1〇6(參照第3 圖），在低電力以外時，輸出之VEQ電位為Vss(〇V)，在 低電力時’第2VEQ產生器1〇6關閉。 第8圖，係表示本發明之第2實施例之動作之一個例 2083-6662-PF 26 1253650 子之圖，其對應至上述第6圖。在第8圖之時序圖中，和 第6圖之差異點，為以下2點。 (1) 在時間點tl，時脈致能信號CKE為低準位，低電 力信號PWNDNT和時脈致能信號CKE同步，在時間點u 成為高準位，而第2VEQ產生器1〇6(參照第3圖）之輸出成 為關閉狀態，來自第1VEQ產生器105之輸出電位被供給 作為驅動器7b之VEQ電位，VEQ電位從0V(地電位）被設 定為0.7V。 (2) 在時間點t2，時脈致能信號CKE，從低準位轉移 至高準位，低電力信號PWNDNT從高準位轉移至低準位， 而第1之VEQ產生器105之輸出成為高阻抗狀態，來自第 2之VEQ產生器106(第3圖）之輸出電位被供給作為驅動器 7b之VEQ電位，而從〇.7乂被設定為3·2ν。 ° 如第8圖所示地，以時脈致能信號CKE之下降緣备美 準，VEQ纟o.ov上昇至㈣之轉換率，設定為：： 100N/V(100ns上昇IV) ’而以時脈致能信號CKE之上升 緣當基準，由〇·7下降至G()v之轉換率，設定為例如 1〇N/V(1〇nS T降1 V)。為了要應付時脈致能信號CKE，一 旦成為低準位後，#回復至高準位之情況，從通常模式至 低電力模式之VEQ之電位之變化，須要充分的時間來執 行。相反地，從低電力模式至通縈 、王m吊杈式之VEQ之電位之變 化，卻快速地執行。 根據本實施例’和第1圖所示的上述實施例相比，預 充電•等化控制信號線8，有8a、8 s b兩條，多了 一條，，驅 2083-6662-PF 27 1253650 動器7a、7b亦多了 驅動器14同揭认—。但是驅動器7a、7b，和次字元線 ，對於複數位元線對，成為共通，所以和 先^則之半導體記惜# 心Χ置相比，能夠減少元件數的增多。在 不貢施例，亦和箆！ _ 圖所不的上述實施例同樣地，有削減 漏電流的效果，作是名 Α077 ^ 一疋在以下之幾點，則和上述實施例不同。 參照第9圖，在下面說明。 在第1圖所示的上述實施例（實施例1)中，一旦因交叉 不良而產生位元線和字元線之短路時，造成位元線之電位 下降，電晶體3b之閘極•源極間電位V(}s即產生變化， 汲極·源極間VDS電位亦增大，而汲極·源極間電流⑽ 成為如第9圖（A)所示。一旦閘極•源極間電位vgs由vgsi 乓大為VGS3 ’汲極•源極間電流ms，即由（vgsi_vth)2 以平方增大為（VGS3-VTH)2，漏電流亦增大。 相對於此，根據第7圖所示的實施例（實施例2)，在預 充電電路上使用了 PM0S電晶體3d、3e，即使因交又不良 等而位元線電位下降之情況下，閘極•源極間電壓（絕對 值）VGS &為一定，如第9圖(B)所示，在汲極·源極間 電壓VDS變大的情況下，汲極•源極間電流（絕對值） IDS大致上成為一定（飽和區域），所以能夠抑止漏電流之 增大。 一種第7圖所示的上述實施例之變形例，當然亦可以 PMOS電晶體來構成等化用之nm〇S電晶體電晶體3c。

It匕 時之構造，為PMOS電晶體之閘極，供給了來自驅動器％ 之信號。 2083-6662-PF 28 1253650 削減低電力時之位开綠 ^ 7Γ 9 9 ^ 線子兀線間之漏電流，並削減往 機(一y)電流之上述各實施例之半導體記憶裝置，例： :先二用於可攜式之資料終端設備、可攜式無線終端設備 一在上述實施例中，說明了適用於本發明之高集成化、 南速化之進展顯著之時脈同步形半導體記憶裝置之例子 :是本發明並不限定於上述實施例之構造，當然又包括由 申睛專利範圍之各項發明範圍内所得収各種變形、修正。 、例如本發明’並不限定於動態型半導體記憶裝置 適用於靜態型半導H ,陰@ $ 主千导體忑隱裝置4、將位元線預充電之 之任一半導體記憶裝置。 【圖式簡單說明】 第1圖係表示本發明之一個實施例之構造圖。 第2圖係表示本發明之一個之實施例之變形例之圖。 第3圖係表示適用於本發明之一個冑施例之半導體記 憶裝置之構造圖。 第4圖係表示第3圖之第…叫產生器之構造例之圖。 第5圖係表示第3圖之第2VEQ產生器之構造例之圖。 第6圖係說明本發明之一個實施例之動作之時序圖。 第7圖係表示本發明之另一實施例之構造圖。 第8圖係說明本發明之另一實施例之動作之時序圖。 第9圖（A)係說明本發明之第1實施例之預充電電晶體 動作特丨生圖，圖（B)係說明本發明之第2實施例之預充 電電晶體之動作特性圖。 第1 〇圖係說明比較例之圖。

2083-6662-PF 29 1253650 第11圖係表示先前之半導體記憶裝置之構造圖。 【主要元件符號說明】 I a，1 b位元線； 2a單元電晶體； 2b電容元件； 2c 短路（short); 3a，3b，3c NM0S電晶體（預充電用）； 3e，3d PM0S電晶體（預充電用）； 4放大器； 5次字元線； 6a PM0S電晶體； 6b，6c NM0S 電晶體； 7、 7a、7b驅動電路； 8、 8a、8b預充電•等化用控制信號線； 9預充電電源線； 10 主字元線（MWLB); II a次字組選擇線； lib次字組選擇線； 12、12a、12b預充電控制信號； 1 3感測放大器部； 14次字組驅動器； 10 1記憶體胞矩陣； 102周邊電路； 103次字組驅動器； 2083-6662-PF 30 1253650 104感測放大器部； 105 第1VEQ產生器； 106 第2VEQ產生器； 2 1 0預充電電源； 214預充電等效電路； 2 1 6交叉不良； 218冗餘預充電等效電路； INV1 反相器； NM1 〜NM3 、NM11 、NM12 、NM21 、NM22 、 NM31 〜NM33、NM41、NM42 NMOS 電晶體； PM1、PM2、PM11 〜PM13、PM21、PM22、PM23M32、 PM41、PM42、PM51 PMOS 電晶體；

Rl、R2 電阻。 2083-6662-PF 31

Claims (1)

1253650 十、申請專利範圍·· 1 · 一種半導體記憶裝置，其特徵在於包括： 叙圮憶體胞矩陣，具有向一個方向延伸之複數位元線、 y向和上述複數位元線垂直交又之方向上延伸之複數字元 ^及配置在上述位元線和上述字元線之交叉部位之記 憶體胞； 主動元件，被插入在為了將預充電電位供給至位元線 之預充電電源線與所對應之位元線之間，而以控制端子上 輪入之控制偽號當基準，來使上述位元線預充電；以及 上控制電路，在低電力日夺，於上述主動元件之控制端子 上，從在通常動作之預充電時施加至上述控制端子之電 位’來供給可變之既定電位； 在低電力時’限制因上述位元線與上述字元線之短路 所造成之漏電流。 2·如申請專利範圍第1項所述的半導體記憶裝置，直 中，包括： 〃 I產生電路，依據輸入至半導體記憶裝置之外部端子之 至夕1個心唬’來產生控制低電力之設定/解除之信號；以 _切換控制電路’在控制上述低電力之設定/解除之信號 為低電力時，對於上述主動元件之控制端子，來切換 控制所供給之和在通常動作之預充電時，施加至上述控制 端子之電位，不同之上述既定之電位； 而在通吊動作之預充電時，使施加至上述控制端子之 2083-6662-PF 32 1253650 電位’成為上述主動元件完全〇N之電位。 3 ·如申凊專利範圍第1項所述的半導體記憶裝置 中’上述主動元件係由第1導電型之電晶體而 士士 π低電 力日守，上述電晶體之控制端子，被設定為比在通常動作 預充電時被施加至上述控制端子之第丨電位還低的既〜之 位。 弋電 4·如申請專利範圍第3項所述的半導體記憶裝置，其 中’在低電力時，在上述電晶體之控制端子上所設定的上 述既定之電位，成為第1電位一半以下的電位。 5·如申請專利範圍第4項所述的半導體記憶裝置，其 中，在低電力時，在上述電晶體之控制端子上所設定的上 述既定之電位，成為上述預充電電位以上之電位。 6·如申請專利範圍第1項所述的半導體記憶裝置，其 中，上述主動元件，由第2導電型之電晶體而成，在低電 力時，上述電晶體之控制端子，被設定為比在通常動作之 預充電時被施加至上述控制端子之第2電位還高的既定電 位。 7·如申請專利範圍第6項所述的半導體記憶裝置，其 中，在低電力時，在上述電晶體之控制端子上所設定的上 述既定之電位，成為上述預充電電位以下之電位。 8.如申請專利範圍第1項所述的半導體記憶裝置，其 中5包括： 位元線對，由第1以及第2位元線而成； 預充電專化電路，具有源極和沒極之一邊被各自連 2083-6662-PF 33 1253650 接至在上述位元線對，源極和汲極之另一邊被共通連接， 而上述共通連接點被連接至上述預充電電源線而成之第1 導電型之苐1與第2之MOS電晶體、與源極和汲極之一邊 被各自連接至在上述位元線對而成第1導電型之第3之 MOS電晶體；以及 驅動電路，將輸入信號輸入至輸入端，而輸出端被連 接至上述控制信號； 上述驅動電路係在通常動作時，接受第丨電位，作為 高位側之電源電位，而在低電力時，接受比上述第丨電位 還低之低電位之上述既定電位，作為高位側之電源電位， 並在上述輸入信號被活化時，將上述控制信號，設定為上 述高位側之電源電位。 9.如申請專利範圍第8項所述的半導體記憶裝置，其 中，包括： 第1電源控制電路，具有在低電力時被活化，在上述 低電力以外之時，輸出為〇FF狀態，並將上述既定之電位 輸入至非反相輸入端，而輸出端被反饋連接至反相輸入端 之電壓跟隨型之放大電路；以及 第2電源控制電路，在上述低電力以外之時被活化， 而將上述第1電位輸出，並在低電力時，使輸出成為 狀態； 上述第1與第2電源控制電路之輸出端被共通連接， 而該共通連接點，被連接至上述驅動電路之高位側電源之 給電端子上。 2083-6662-PF 34 1253650 1 〇·如申請專利範圍第1項所述的半導體記憶裝置， 其中，包括： 位元線對’由第1以及第2位元線而成； 第2導電型之第1以及第2之MOS電晶體，由源極和 汲極之一邊被各自連接至在上述位元線對，源極和汲極之 另一邊被共通連接，而上述共通連接點被連接至上述預充 電電源線而成； 預充電•等化電路，具有源極和汲極之一邊被各自連 接至在上述位元線對之第1導電型之第3之M〇s電晶體， 上述之第1以及第2之MOS電晶體之閘極被共通連接至第 1控制信號線，上述第3之MOS電晶體之閘極，被連接至 第2控制信號線； 、第1驅動電路，將輸入信號輸入至輸入端，而輸出端 被連接至上述第1控制信號線；以及 、第2驅動電路，將輸入信號輸入至輸入端，而輪出端 被連接至上述第2控制信號線； 上述第1驅動電路係接受第1電源電位，作為高位側 之電源電位，在通常動作時接受第2電源電位，作為低位 侧之電源電位，而在低電力時接受比上述第2電源電位還 尚的電位，並在上述輸入信號被活化時，將上述第】控制 信號線’設定為上述低位側之電源電位； 上述第2驅動電路係接受上述第1電源和上述第2雷 源電位’I自作為高位側和低位侧之電源電位，並在上述 輸入信號被活化時，將上述第2控制信號線，驅動至上述 2083-6662-PF 35 1253650 第1電源電位。 U•如申睛專利範圍第1 〇項所述的半導體記憶裝置， 其中，包括： ，第1電源控制電4，具有在低電力時被活〖，在上述 低電力以外之時’冑出為OFF狀態，並將上述既定之電位 目輸入端’而輸出端被反饋連接至反相輸入端 之電壓跟隨型之放大電路；以及 第2電源控制電路，在上述低電力以外之時被活化， 而將上述第2電源電位輸出，並在低電力肖，使輸 OFF狀態； ,上述第1與第2電源控制電路之輸出端被共通連接， 而//、通連接點，被連接至上述驅動電路之低位側電源之 給電端子上。 12·如中請專利範圍第8項所述的半導體記憶裝置， 其中’在低電力被解除而回復之時，上述驅動電路之高位 側之電源電位，從上述既定之電位回復到上述帛i電位之 時間’被設定為比在被設定為低電力日夺，上述驅動電路之 高位側電源電位，從上述第i電位轉移到上述既定之電壓 之時間還短之時間。 電位之時間’被設定為比在被設定為低電力時， 驅動電路之低位側電源電位，從上述第2電源電 13·如申請專利範圍第 其中，低電力被解除而回復 位側之電源電位，從上述既 1 〇項所述的半導體記憶裝置， 之時’上述第1驅動電路之低 疋之電壓回復到上述第2電源 上述第1 位轉移到 2083-6662-PF 36 上述既定之電位 之時間還短之時間。 14·如申請專利範圍第9 τ5 其中，上述員所述的半導體記憶裝置， 4罘2電源控制電 控制電路還靠μ、+、 ，被配置在比上述第1電源 還罪近上述記憶體胞矩陣。 其中:5上：Γ“利範圍第3項所述的半導體記憶裝置， 元線之電^之曰Μ和被用來驅動被選擇之上述字 窀位之幵壓電壓相同的電位。 ^如中料利_第丨項所述的半導體記 其中，在低電力時，上十 江各子元線不被選擇，而被設定為 里置寬位。 17·如中請專利範圍第6項所述的半導體記憶裝置， 其中，上述第2電位係地電位。 、…8·種電子裝置’包括如申請專利範圍第1項所述 的半導體記憶裝置，當作記憶體裝置。 2083-6662-PF 37