TWI252565B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI252565B
TWI252565B TW092116852A TW92116852A TWI252565B TW I252565 B TWI252565 B TW I252565B TW 092116852 A TW092116852 A TW 092116852A TW 92116852 A TW92116852 A TW 92116852A TW I252565 B TWI252565 B TW I252565B
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Norio Ishitsuka
Tomio Iwasaki
Hiroyuki Ota
Hideo Miura
Masato Takahashi
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Hitachi Ltd
Trecenti Technologies Inc
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Description

1252565 ⑴ 玖、發明說明 [發明所屬之技術領域】 本發明是關於半導體裝置’關於，備有溝及埋入溝內 的絕緣膜的元件分離區域的半導體裝置。 【先前技術】 在Μ 0 S電晶體的閘極側壁形成有成爲側壁的絕緣膜 ，其兩側植入雜質形成源極或汲極區域。在此源極或汲極 區域端部常會在矽基板中產生結晶缺陷，而在日本特開平 0 8 - 9 7 2 1 0號公報，則如第8圖所示揭示有在閘極的側面 ，及成爲側壁的矽氮化物膜與其下的基板之間夾入氧化膜 的架構’作爲防止此結晶缺陷的方法。 而，能夠以電氣方式寫入及抹除資料的非揮發性半導 體積體電路裝置·，因爲是可以例如裝配在配線基板之狀態 下進行資料之重寫’很容易使用，因此被廣泛使用在需要 記憶體的各種製品。 特別是’電氣方式整批抹除型唯讀記憶體E E P R Ο Μ (
Electric Erasable Programmable Read Only Memory :以下 稱作快閃記憶體）是具備有，能夠整批電氣方式抹除記憶 體陣列的一定範圍（記憶體陣列的所有記憶格或規定的記 憶格群）內的資料的功能。而且，因爲快閃記憶體是單一 電晶體積層閘極構造，記憶格的小型化有很大進展，對其 局積體化的期望也很高。 單一電晶體積層閘極構造基本上是，一個非揮發性記 -6- 1252565 (2) 憶格（以下簡稱爲記憶格）是由一個雙層閘極場效電晶體 (Metal Insulator Semiconductor Field Effect Transistor :以下簡稱爲 MIS FET )所構成。該雙層閘極MIS FET， 是在半導體基板上經由隧道絕緣膜配設浮遊閘極，再於其 上經由層間膜堆疊控制閘極而形成。資料的記憶是藉由， 將電子注入上述浮遊閘極，或從浮遊閘極排出電子而爲之 〇 關於快閃記憶體則揭示，具有行列狀配置在半導體基 板上的複數個記憶格，在各列使上述複數個記憶格的源極 •汲極區域相互連接成並聯，在各行使字元線延伸而成的 記憶格構成的並聯型快閃記憶體構造及其使用方法（例如 ，參照專利文獻1 )。這種快閃記憶體爲習知的「AND型 快閃記憶體」。 「專利文獻1」 曰本特開平08 - 972 1 0號公報 「專利文獻2」 曰本特開平0 8 - 2 7 9 5 6 6號公報 【發明內容】 但是，本發明人發現，上述習知例子的構造無法達成 抑制包括源極及汲極區域等主動區域的基板上所產生的結 晶缺陷。 這是因爲結晶缺陷的產生並不單純閘極應力而定，來 自其他元件分離區域的應力或因爲植入的雜質所引起之要 1252565 (3) 因也有很大的影響，不可勿視。 同時，本發明人在開發上述具有A N D型快閃憶體 的半導體積體電路裝置時，發現有下列問題點。亦即，瞭 解到，隨著快閃記憶體的高積體化，記億格可以再細微化 ，但在同時，基板所發生的結晶缺陷也增加’頻繁發生記 憶格的接面漏洩，而發生記憶體讀出不良或資料破壞模態 等的不良事故。 此項結晶缺陷是起因於，例如在植入雜質離子的區域 產生的應力、在閘極或元件分離部的形成過程產生的應力 ，尤其是，以 STI ( Shallow Trench Isolation )構成元件 分離部時，會發現在基板發生很多結晶缺陷。 S TI是例如在基板形成淺溝後，在此溝內塡塞用絕緣 膜，再將其表面平坦化而形成。但是，在形成S TI後進行 的8 00 °C以上的熱處理過程，溝的側壁因氧化膜的成長 發生體積膨脹，此項體積膨脹受到溝側壁的氧化膜的拘束 ，在基板發生會成爲結晶缺陷的原因的壓縮應力。 此項壓縮應力容易集中在活性區域的寬度相對狹窄， 圖案密度相對高的部位’因此，在快閃記憶體的活性區域 的寬度相對狹窄的記憶體陣列發生的結晶缺陷，較活性區 域的寬度相對寬的區域，例如周邊電路區域爲多，而引起 記憶格接面之漏電。 因此，本發明第1個目的在於提供，能夠有效抑制產 生於基板的結晶缺陷，性能良好的半導體裝置及其製造方 法。 -8- 1252565 (4) 本發明第2個目的在於提供，能夠有效抑 體產生在基板的結晶缺陷，提高記憶格接面漏 技術。 爲了達成上述目的，本發明係使元件分離 塞用氧化膜凹陷。藉此，可以抑制基板結晶缺 具體上是可以有下述架構。 本發明的發明人曾就，基板上形成有元件 元件分離區域形成有閘極構造時，進一步以高 磷等雜質植入矽基板時，會容易發生結晶缺陷 討。結果查明，若在基板植入雜質，植入雜質 質形成區域）會產生高應力（起因雜質的應力 引起的應力受到閘極構造或元件分離區域形成 應力（S TI應力）的影響，而產生結晶缺陷。 依據上述結果，若能減低S TI應力，使其不會 力，則可以抑制結晶缺陷。 而，兀件分離區域是在5夕基板形成溝，而 用氧化膜塡埋於溝者。在形成電晶體的過程有 氧化製程。成爲氧化種的氧也會介由塡塞用氧 溝內部，因此溝側壁會成長氧化膜。從S i變{彳 會發生約兩倍的體積膨脹。此項體積膨脹會受 化膜的拘束，因此在矽基板內發生很大的壓縮 使此項壓縮應力減低，令所所埋的氧化膜較矽 爲凹陷。藉此可以減低隨氧化而產生的應力， 結晶缺陷。 制快閃記憶 電餘裕度的 區域中的塡 陷之產生。 分離區域， 濃度將砷或 乙節進行檢 的區域（雜 )，該雜質 過程所產生 因而發現， 拘束雜質應 例如將塡塞 很多砂基板 化膜擴散到 二到S i 0 2時 到塡塞用氧 應力。爲了 基板表面寅 而得以抑制 -9 - 1252565 (5) 而，具體上是可以採下述架構。 (1)包含：半導體基板；具有形成在上述半導體基 板的溝’及埋入上述溝內的塡塞用絕緣膜的元件分離區域 ;鄰接於上述元件分離區域而被形成，且閘極絕緣膜、閘 極絕緣膜之上形成有閘極的主動區域；至少鬧極的一部分 位於上述元件分離區域上，形成爲上述閘極所在的第1元 件分離區域中之上述塡塞用絕緣膜的第1端面，位於較非 上述閘極所位處的第2區域中之的上述塡塞用絕緣膜的第 2端面更高位置的區域爲其特徵。 非上述閘極所位處的第2元件分離區域，可以是例如 位於上述第1元件分離區域周圍的區域。上述第2元件分 離區域所要測量的上述絕緣膜的端面，在離開元件分離區 域的溝側端部相當於溝深度分的測量區域也可以測量。如 果，很難規定上述測量區域時，也可以，以包含由主動區 域所夾的元件分離區域的中央的區域來測量（例如，在元 件分離區域的基板側端部形成有較元件分離區域低的凹陷 部時，可以在避開此的區域）。 再者，例如，上述第1接面是，面對上述塡塞用絕緣 膜的接面中，位於其上的閘極的區域的接面。同時，例如 ，上述第2接面是面對上述塡塞用絕緣膜的接面中，形成 於其上的層間絕緣膜的區域的接面。 (2 )在（1 )，第1端面與第2端面的差，較上述閘 極絕緣的厚度爲大。 會形成’較在形成閘極的過程中，不應用本發明時可 -10- 1252565 (6) 能會形成的台階差爲大的台階差。其一例爲，相當於閘極 絕緣膜的厚度。 (^ )在（1 )，在上述主動區域具有對應上述閘極在 基板植入雜質的雜質區域，第1端面與第2端面的差，較 從上述雜質區域的基板表面至雜質濃度最高的深度的距離 爲大。 (4 )在（1 )，第1端面與第2端面的差在40 nm以 上。或在200nm以下。最好是在此等的範圍。 (5 )使元件分離區域的塡塞用絕緣膜接面較半導體 基板爲低。 例如’備有：半導體基板；具有形成在上述半導體基 板的閘極的主動區域；以及具有形成在上述半導體基板的 溝及埋入於上述溝內的塡塞用絕緣膜的元件分離區域，上 述塡塞用絕緣膜的接面，是形成在較形成上述閘極的半導 體基板表面爲低的位置。 同時，最好是包含上述（1 )所述的架構。 再者，上述塡塞用絕緣膜的接面，可以離開上述溝底 部最遠的接面測量。例如，上述塡塞用絕緣膜的最上端部 。或者，在離開元件分離區域的溝側端部相當於溝深度分 的測量區域也可以測量。如果，很難規定上述測量區域時 ’也可以，以包含由主動區域所夾的元件分離區域的中央 的區域來測量。 (6 )在（5 )，上述主動區域具有對應上述閘極在基 板植入雜質的雜質區域，上述塡塞用絕緣膜的接面’與上 -11 - 1252565 (7) 述半導體基板表面的差，較從上述雜質區域的基板表面至 雜質濃度最高的深度的距離爲大。 (7) 備有：半導體基板；上述元件分離區域；上述 閘極絕緣膜，上述主動區域；堆疊在上述主動區域的上述 閘極爲上方的上端面的層間絕緣膜，上述閘極的一部分位 於上述元件分離區域，堆疊在位於上述閘極周圍的上述元 件分離區域的上述層間絕緣膜的一部分，是形成在較位於 上述閘極下的上述元件分離區域的上述塡塞用絕緣膜上面 爲靠近溝底面側，爲其特徵。 更具體的例子是，在主動區域上與元件分離區域上的 —部分具備閘極膜及閘極絕緣膜，該元件分離區域的塡塞 用氧化膜與該絕緣膜的接面，從半導體基板表面凹陷，同 時，從元件分離區域上的閘極膜與塡塞用氧化膜的接面凹 陷。或者，元件分離區域的塡塞用氧化膜與該絕緣膜的接 面，是從元件分離區域上的閘極膜與塡塞用氧化膜的接面 凹陷，且從半導體基板表面凹陷雜質的形成深度以上的深 度。 (8) 在（1)〜（7)，塡塞用氧化膜具有使用高密度 (1 X ] 0 1 0〜1 X 1 0 1 2個/ c m3 )的電漿製作的H D P膜。 (9 )具有位於較上述元件分離區域與堆疊在上述主 動區域的上述閘極爲上方的上端面的層間絕緣膜，上述閘 極的一部分位於上述元件分離區域，面對堆疊在上述元件 分離區域的上述塡塞用絕緣膜上的膜的接面中，上述閘極 所處的第】元件分離區域的第]接面，是形成在較位於上 - 12 - 1252565 (8) 述第1元件分離區域周圍的第2元件分離區域的第2接面 爲咼的位置，並在上述第1接面與第2接面間，具有，配 置上述閘極的區域的半導體基板表面位於此的區域，爲其 特徵。 (1 0 )具備有：在半導體基板形成溝，將導電性較上 述基板低的塡塞用絕緣膜埋入上述溝內，形成元件分離區 域與鄰接上述元件分離區域的主動區域的製程； 在半導體基板堆疊閘極絕緣膜及閘極膜以及其上的絕 緣膜，形成圖案，而形成閘極的製程；去除上述元件分離 區域的上述塡塞用絕緣膜的一部分，在上述塡塞用絕緣膜 的表面形成，上述閘極所處的第1區域，及在上述第1區 域周圍，較上述第1區域低的第2區域的製程。 (1 1 )在（1 0 )，上述第2區域的上述塡塞用絕緣膜 ，被去除上述閘極絕緣膜的厚度以上。 (1 2 )在（1 0 )，上述第2區域的上述塡塞用絕緣膜 ，被去除40nm以上200 nm以下。 (1 3 )具備有：在半導體基板形成溝，將導電性較上 述基板低的塡塞用絕緣膜埋入上述溝內，形成元件分離區 域與鄰接上述元件分離區域的主動區域的製程； 在半導體基板堆疊閘極絕緣膜及閘極膜以及其上的絕 緣膜，形成圖案，而形成閘極的製程；在半導體基板塗抹 抗蝕劑，形成圖案，在上述元件分離區域之上述閘極所處 的第1區域留下抗蝕劑，去除未存在有上述閘極的第2區 域的抗蝕劑，去除上述第2區域的上述塡塞用絕緣膜的一 -13- 1252565 ⑼ 部分的製程；在上述半導體基板表面形成熱氧化膜，通過 上述熱氧化膜將雜質植入上述半導體基板，退火而形成雜 質區域的製程；在上述半導體基板堆疊導電性較半導體基 板低的絕緣膜的製程；在上述堆疊的絕緣膜的上述雜質區 域的位置開孔，形成接觸孔的製程；以及 在上述接觸孔埋入導電性較矽高的導體性材料，以形 成插頭的製程。 (1 4 )在（1 3 )，上述第2區域的上述塡塞用絕緣膜 ，被去除上述雜質區域的基板至上述雜質爲最高濃度的深 度以上。 (1 5 )具備有以下的製程： (1 )在半導體基板形成溝，將塡塞用絕緣膜埋入 溝內，形成元件分離區域與跟元件分離區域電氣方式分隔 的主動區域的製程； (2 )在半導體基板堆疊閘極絕緣膜、閘極膜及絕 緣膜，形成圖案’而形成閘極的製程； (3 )在半導體基板塗抹抗蝕劑，將上述抗蝕劑形 成圖案，去除元件分離區域中的氧化膜的一部分的製程； (4 )將上述半導體基板表面熱氧化而形成熱氧化 膜，從上述熱氧化膜上將雜質植入上述半導體基板，退火 而形成雜質區域的製程； (5 )在上述元件分離區域及主動區域上堆疊層間 絕緣膜的製程； (6 )在上述層間絕緣膜開孔，形成接觸孔的製程 -14 - 1252565 (10) (7 )將導電性材料埋入上述接觸孔內，以形成電 氣方式連接在上述雜質區域的插頭的製程； (8 )在上述層間絕緣膜上’形成電氣方式連接在 上述插頭的配線層的製程。 (17)同時，本發明是關於半導體積體電路裝置及其 製造方法，特別是，可以提供，應用在適合高積體化的非 揮發性半導體積體電路裝置及其製造方法時非常有效的技 爲了達成上述目的，例如’使記憶體陣列的元件分離 部的凹陷量相對的大，周邊電路區域的元件分離部的凹陷 量爲零或相對的小。藉此，可以抑制發生在快閃記憶體的 基板的結晶缺陷，提高記憶格的接面漏電的餘裕度。 具體上是，可以具有以下的架構。 具備有：在基板的成爲記憶體陣列的元件分離部的區 域形成第1溝，在基板的成爲周邊電路區域的兀件分離部 的區域形成第2溝的製程；在基板上堆疊第1絕緣膜後， 將第1絕緣膜平坦化，並在第1及第2的溝內部塡塞用絕 緣膜的製程；以抗蝕劑圖案覆蓋周邊電路區域後，蝕刻埋 入第1溝內部的絕緣膜，使埋入第1溝內部的絕緣膜的上 面’較埋入第2溝內部的絕緣膜的上面凹陷，在記憶體陣 列形成凹陷量相對大的元件分離部，在上述周邊電路區域 形成凹陷量爲零或相對小的元件分離部的製程。 如此，使活性區域的寬度相對狹小的記憶格的元件分 - 15 _ 1252565 (11) 離部的凹陷量相對的大’便可以減低元件分離部產生於基 板的應力，因此可以抑制發生於基板的結晶缺陷，提高記 憶格的接面漏電的餘裕度。 【實施方式】 以下說明本發明的實施形態。再者，本發明並非限定 如以下記載的形態，也可以變更爲可發揮同樣效果的其他 形態。 茲參照第1A圖〜第1H圖、第9圖、第10圖說明 本發明一實施例的半導體裝置的製造過程如下。第9圖是 平面布置圖，第1A圖〜第1H圖是第9圖的A-A，截 面圖，第1 0圖是B - B'的塡塞用氧化膜的凹陷形成後的 截面圖。 (1 )在砂基板1 0 0形成淺溝，將溝內以1 0 0 0。C前 後的溫度熱氧化’形成5〜3 0 n m的熱氧化膜1 〇 2。然後 ，在溝內塡塞用絕緣膜。例如，埋入以C V D或濺射法形 成的氧化矽等的塡塞用氧化膜1 0 3。此溝的形成方法也可 以採用以下所述方法。在矽基板丨〇 〇上堆疊焊墊氧化膜及 矽氮化物膜後形成圖案，然後以矽氮化物膜作爲蝕刻罩， 使用乾蝕刻法在矽基板形成200〜4 00 nm的溝。 然後’最好是進行塡塞用氧化膜的緻密化。例如，在 稀釋氧化環境中或氮氣環境中，以1 〇 〇 〇。C〜；1 ] 5 0。C , 進行]〜2小時的退火。並且在平坦化後，以c Μ P法去除 多餘的塡塞用氧化膜1 〇 3，形成元件分離區域（s Τ] ) ] ] 9 - 16 - 1252565 (12) (參照第1 A圖。）元件分離區域以外的部分成爲主動區 域 1 1 8。 (2 )在900 °C氧氣環境中對矽基板1 〇〇表面進行熱 處理5形成約1 0 n m的犧牲氧化膜1 2 5，以此膜做爲緩衝 膜，植入濃度1E13 (個/ cm2 )的硼或磷等雜質，形成 well層105。然後，以稀釋的HF去除上述熱氧化膜，在 基板上依序堆疊閘極氧化膜1 0 6、多晶矽膜1 〇 7、鎢膜 108 '矽氮化物膜1〇9，形成圖案而形成閘極（第1B圖） 。這時，閘極氧化膜1 0 6可以不必完全去除。 (3 )然後，堆疊抗蝕劑1 04，使用將閘極形成圖案 者作爲蝕刻罩，在閘極上留下抗蝕劑。這時，使形成圖案 的抗蝕劑尺寸較蝕刻罩尺寸稍大，以抗蝕劑覆蓋整個閘極 〇 上述蝕刻罩是用以防止閘極端部下的閘極氧化膜1 〇 6 被去掉，因此要使用的蝕刻罩也可以利用在製程（1 )形 成淺溝時使用的蝕刻罩。只要是合乎本目的，其他方法也 無妨（第1 C圖）。而，如果是去掉閘極端部下的閘極氧 化膜1 0 6電氣特性也不會降低的製品，則沒有必要使形成 圖案的抗蝕劑的尺寸較蝕刻罩尺寸大。可以使抗蝕劑尺寸 對應蝕刻罩尺寸。 (4 )使用乾蝕刻法使塡塞用氧化膜1 〇3由矽基板 1〇〇表面向下凹（第1D圖）。因爲閘極被遮掩，閘極下 的塡塞用氧化膜不被去除，其他區域的塡塞用氧化膜被去 除規定厚度，在閘極端部附近形成凹陷分的台階差〗2 6 ( -17- 1252565 (13) 參照第1 0圖）。如此，參照第1D圖及第1 〇圖便可以淸 楚，閘極伸出元件分離區域的部分的周圍區域（元件分離 區域）的表面（形成元件分離區域的塡塞用氧化膜與堆疊 其上的層的接面），對閘極下的塡埋膜形成台階差（第 1 0圖），對基板也形成台階差（第1 D圖）。 (5 )然後，以9 0 〇。C，在氧氣環境中進行熱處理， 在矽基板表面形成3〜1 〇 nm厚度的熱氧化膜A ( 1 1 0 )， 以此膜作爲緩衝層，在矽基板100植入濃度1E13 (個/ cm2 )的硼（PMOS時）或砷（NMOS時）等雜質，形成 低濃度層1 1 1 (第1 E圖）。本實施例是在製程（8 )，爲 了從矽基板1〇〇拉出電極，直接在接觸區域120堆疊成爲 電極插塞的多晶砂膜1 1 5，這時的接觸電阻有必要低電阻 化時，最好在第1 F圖所示的製程，於矽氮化物膜A ( 1 1 2 )形成圖案後形成矽化物膜，上述矽化物膜是例如， CoSi2、TiSi2、NiSi2 等。 再者，本實施例是記載，形成熱氧化膜A ( ：l ] 〇 )， 將硼或砷等雜質（添加元素）導入矽基板內的形態，但是 ，從製程效率化的觀點等，也可以不實施上述熱氧化膜A 1 1 〇的形成製程，而在露出的矽基板導入雜質。 (6 )然後，堆疊成爲絕緣膜的矽氮化物膜a ] 1 2後 ’形成圖案，在露出的矽基板植入濃度5E14〜3E15 (個/ cm2 )的硼（PMOS時）或砷（NMOS時）等雜質 。然後實施，例如1 0 0 0。C的短時間的燈退火，形成高濃 度層1 ] 4。 -18 - 1252565 (14) 爲了藉由化學氣相法形成所謂層間絕緣膜，在整個基 板表面堆疊氧化膜 A ( 1 13 )，以 CMP等將氧化膜 a ( 1 1 3 )平坦化（第1 F圖）。在此的所謂絕緣膜是指，形成 閘極後堆疊在塡塞用氧‘化膜1 0 3上的膜。是導電性較上述 半導體基板低的膜。 (7 )藉由向異性的乾蝕刻，去除部分的氧化膜 A 1 13，形成接觸區域120。（第1G圖）。 (8 )爲了從矽基板1 0 0拉出電極，在接觸區域1 2 0 堆疊成爲電極插塞的多晶矽膜1 1 5，而完成電晶體（第 1 Η圖）。又可視需要，在上述層間絕緣膜的氧化膜A ( 1 1 3 )的上層形成連絡上述插頭的配線層。再者，電極插 塞只要電阻低者便可以，因此使用其他金屬，例如鎢等也 可以。 其次說明本發明的作用效果。第2圖表示，省略成爲 本實施例的（3 )、（ 4 )製程製造的閘極附近（第1 Η圖 c )的ΤΕΜ像。從第2圖可以看出，從矽氮化物端部附近 產生結晶缺陷，而植入雜質的矽基板表面隆起。從這種隆 起推測，植入雜質的區域產生很高的應力，而藉由測量矽 基板的扭曲量來評價該應力（起因雜質的應力）。其結果 ，如第3圖所示，植入雜質後，植入量5 Ε 1 4個· cm - 2 以前，產生-3 5 0 MPa程度的壓縮應力，到3E] 5個· cm -2時，成爲 -5 0 0 MPa，可以看出應力會隨著濃度的增 加而增加。這被認爲是，將雜質植入矽基板時，植入的原 子存在於矽原子的格子間位置，因此植入區域會產生很高 -19- 1252565 (15) 的應力。同時，而此隆起現象是被認爲，植入雜質後的熱 處理後雜質原子與矽原子置換，並且，相當於植入的份量 的多餘原子向外鼓起來。 植入雜質區域附近有元件分離區域（STI區域）時， 會發生較多的結晶缺陷。此s TI構造是在矽基板形成溝， 而塡塞用絕緣膜者，較之傳統的LOCOS構造，可以確保 照掩罩尺寸的主動區域寬度，因此在0.25 μιη處理以後使 用較理想。但是，此STI構造會使基板內產生很高的壓縮 應力，有可能會產生結晶缺陷。STI構造的應力產生機構 如下（參照第4圖）。第4圖以模式方式表示，鄰接具有 塡塞用氧化膜103及熱氧化膜102的SGI區域的主動區域 的矽基板部分的狀態。在形成電晶體過程，存在有很多矽 基板氧化製程，因此，成爲氧化種子的氧會通過溝內部的 塡塞用氧化膜1 03擴散。溝側壁也會成長氧化膜。從Si 變化到 Si02時產生約兩倍的體積膨脹，此項體積膨脹受 到塡塞用氧化膜1 〇3的拘束，因此在矽基板內產生很高的 壓縮應力（STI應力）。 結晶缺陷被認爲是起因於雜質的應力受到此S TI應力 的很大的拘束而產生。亦即，要防止結晶應力，可以說第 1是如何釋放起因於雜質的應力，第2是如何減低拘束雜 質應力的STI應力。 被認爲，令STI區域的塡塞用氧化膜從矽基板凹陷， 溝的側壁（第5圖的A部分）成爲自由面，便可以釋放 起因於雜質的應力，及減低拘束雜質應力的S T ]應力。第 -20- 1252565 (16) 5圖分析，形成S ΤΙ構造後植入雜質，在矽基板表面發生 的應力的塡塞用氧化膜凹陷量依存性。分析是以主動區域 寬度0.5 μηι、STI的溝寬度0.3 μηι、溝深度0·35 μηι、雜 質植入深度40 nm的條件進行。圖中的橫軸是塡塞用氧化 膜的凹陷量（第5圖之B )，縱軸是發生在矽基板表面的 應力。發生在矽基板表面的應力在塡塞用氧化膜的凹陷量 在植入雜質區域內（植入雜質深度未滿40 nm)時，不會 減少很多，但是一旦超過植入雜質區域便會急激減少，在 溝的一半深度以後大致上成爲一定大小的應力値，很明顯 ，使S TI構造的塡塞用氧化膜凹陷，矽基板表面發生的應 力便會減少。以本結果作爲基楚試做電晶體的結果示於第 6圖。第6圖表示對應第2圖的處所。第6圖是依照實施 例試做電晶體，使塡塞用氧化膜凹陷5 0 nm的結果。第2 圖產生的結晶缺陷不再發生，可以看出本方法有效。 如此，令S TI區域的塡塞用氧化膜從矽基板凹陷，則 可釋放起因於雜質的應力，並且進一步減低拘束雜質應力 的S TI應力，因此對防止結晶缺陷有幫助。 本實施例是在製程（8 )，爲了從砂基板1 0 0拉出電; 極，直接在接觸區域1 2 0堆疊成爲電極插塞的多晶砂膜 1 1 5，這時的接觸電阻有必要低電阻化時，最好在第1 F圖 所示的製程，於矽氮化物膜A ( 1 ] 2 )形成圖案後形成石夕 化物膜，上述矽化膜是例如，C 〇 S i 2、T i S i 2、N i S i 2等。 又如弟5圖所不’從減低應力效果的觀點來講，使塡 塞用氧化膜的凹陷量較雜質凹陷深度大較佳。在此之所謂 -21 - 1252565 (17) 雜質凹陷深度’是指從矽基板表面至矽基板中的雜質峰値 濃度位置的距離Rp加上雜質濃度參差不齊的標準偏差 σ 的Rp + σ ’是第1 Η圖製程的C的位置，濃渡深渡均勻的 部分。在閘極端部或元件分離部端，峰値濃度深度有很大 的變化’因此可以測量此等區域所夾的峰値濃度深度較少 的區域。 例1如’可以在基板的側壁端部（不具備側壁時是閘極 端部）與元件分離溝端部的距離的中間部（例如1 / 2處 )測量。 再者’可以用例如 energy-dispensive X-ray (EDX) 等測量。 具體上是’具有到雜質的峰値濃度的深度較佳，或最 好是，上述峰値濃度的深度的1 · 5倍，更好是兩倍深度 以上的塡塞用氧化膜的凹陷量。 或者’依據第5圖，從減少應力效果的觀點，使塡塞 用氧化膜凹陷5 0 nm以上較理想。而其上限是訂在，效果 的變動很少，穩定區域的2 0 0 n m以下的程度較爲妥當。 因爲較此深，效果的增加可能也不顯著。由於在此後，上 面仍會堆疊薄膜，因此，從減少台階差的觀點，這種程度 應算妥當。再者，上述效果也有變小的可能，因此也可以 考慮製造上的需求或植入雜質的區域的關係，而使其有例 如4 0 n m以上的塡塞用氧化膜的凹陷量。 再者’有鑑於如上述導入基板的低濃度的雜質的峰値 與高濃度的雜質的峰値不相同時，對雜質濃度峰値的檢討 -22 - 1252565 (18) ，可以依據高濃度的雜質的濃度做上述判斷。 同時，從半導體基板表面至較雜質的濃度峰値爲深的 區域，導入的雜質的濃度或愈來愈低。將元件分離膜從半 導體基板表面的凹陷量，控制在構成阱的雜質濃度與植入 雜質濃度相同的接合面的深度以下，就此後形成的半導體 裝置的電氣特性的觀點應較可取。從取得充分的餘裕度， 不依匹配誤差等，穩定抑制特性下降的觀點來講，凹陷量 在上述接合面的深度的8 0 %以下的深度較佳。 本實施例是以抗蝕劑作爲蝕刻罩，藉由乾蝕刻去除元 件分離膜的塡塞用氧化膜，當然，也可以使用別的方法。 其他的方法是，例如，在第1B圖後進行第1E圖所 記述的離子導入，然後形成元件分離區域的凹陷。 這時的處理程序基本上是與上述第1A〜1H圖同樣， 但其特徵是實施下述製程以取代第1 C〜1 E。 在第1F圖之前，實施以下的（1) 、 （2)製程。藉 此可以比較容易形成塡塞用氧化膜1 03的凹穴。 (1 )在矽基板100植入濃度1E13 (個/ cm2)的硼 (PMOS時）或砷（NMOS時）等雜質，形成低濃度層 11 1。然後，堆疊成爲絕緣膜的矽氮化物膜A ( 1 1 2 )後， 形成圖案（第16A圖）。 (2 )以矽氮化物膜A ( 1 1 2 )作爲蝕刻罩，藉此乾蝕 刻，使塡塞用氧化膜1 0 3從矽基板1 0 0表面凹陷，在露出 的矽基板1〇〇植入濃度5E14〜3E15 (個/ cm2 )的硼（ PMOS時）或砷（NMOS時）等雜質，形成高濃度層]]4 -23- (19) 1252565 (第1 6 B圖）。 然後維持，例如1 〇〇〇 °C的短時間的燈退火，使因植 入雜質而亂掉的結晶構造再結晶化，以形成上述高濃度層 的區域的基板表面作爲接點，成爲良好的狀態。 藉此，較之使用抗蝕劑時，因爲可以自行較準而定位 ，可以降低裝置特性的參差不齊。同時可以應用在細微化 圖案。省略第7 C圖的抗蝕劑形成過程，而如第〗6 a、 1 6 B圖使鈾刻較第1圖的相對應者稍長，便可以有效形成 元件分離區域的凹穴（凹陷）。 再者，上述說明是在第1 B圖，於形成閘極的圖案時 ，去除閘極周邊的矽基板上的矽氧化膜，但也可以取其他 形態。 例如，在第1 B圖揭示，於形成閘極的圖案時，不去 除周邊的矽基板上的矽氧化膜，而形成閘極。在此側壁部 形成矽氮化物膜 A ( 1 1 2 )、形成圖案的過程時，在閘極 部與元件分離部間露出矽基板1 00的形態，但也可以如下 〇 例如，在形成閘極側嬖的絕緣膜，並形成圖案的過程 中，使蝕刻量較上述形態少，在上述區域的矽基板1 00表 面留下焊墊氧化膜等的氧化膜。藉此可以省略或減少第 1 E圖所示的形成熱氧化膜A ( Π 0 )的製程。 再者，在第ID圖中是使塡塞用氧化膜從矽基板表面 一律凹陷，但只要塡塞用氧化膜有一部分從矽基板凹陷， 當然便會有效果。或者，使元件形成區域所夾的S G 1區域 -24 - 1252565 (20) 中的過半數凹陷。（具體上是，可以配置成由元件形成區 域所夾狀劃線的截面的元件分離層表面的過半數區域凹陷 )。 凹陷的測量處所則除此以外，也可以將塡塞用絕緣膜 的上端部作爲比較對象。 第7圖表示變更爲，在上述製造過程，於形成閘極前 形成塡塞用氧化膜的凹陷時的其他實施形態的構造。閘極 膜有可能會如第7圖所示繞過S TI溝上端部A形成。電 場集中溝上端部，MOS電晶體的臨界値電壓移位等，從 抑制電氣變化的觀點來講，如先前所記載，在上述（2 ) 製程的閘極形成後進行較佳。 當然，從此等影響少的製品或其他觀點。塡塞用氧化 膜的凹陷的形成，也可以在形成包括閘極的電晶體前，形 成STI後（製程（I )後）進行。 同時，如果以第1 1 A〜1 1 D圖所示的方法製造s TI構 造，鄰接塡塞用氧化膜1 03的溝的區域會不太容易形成爲 較塡塞用氧化膜1 0 3表面低的降低區域，因此，採用本方 法時特別有效。 (1 )在矽基板1 〇 〇上堆積厚度約1 〇 nm的焊墊氧化 膜1 2 1，堆積厚度約1 50nm的矽氮化物膜B ( 1 22 )後， 形成圖案，然後，在矽氮化物膜B ( ] 2 2 )上堆積氧化膜 B ( 1 2 3 )。使用僅在深度方向選擇性蝕刻的乾蝕刻法對氧 化膜B ( 1 2 3 )進行蝕刻，留下焊墊氧化膜1 2 1與矽氮化 物膜B ( 1 2 2 )的端部側壁（第Π A圖）。 -25 - 1252565 (21) (2 )以氧化膜B ( 1 2 3 )作爲蝕刻罩，在矽基板1 00 形成2 0 0〜4 0 〇 ηηι程度的溝（第1丨b圖）。 (3 )以1 000 °C前後的溫度將溝內熱氧化，形成5〜 3 0 nm的熱氧化膜。然後，再將塡塞用絕緣膜埋進溝 內。例如埋入以CVD法或濺射法形成的氧化矽等之塡塞 用氧化膜103。而，在希釋氧化環境中或N2環境中，以 1 0 0 0。C〜1 1 5 0。C，施加1〜2小時的退火（第1 1 C圖） 〇 (4 )以矽氮化物膜B ( 122 )作爲阻止膜，使用CMP 法等將塡塞用氧化膜1 0 3平坦化，然後，分別以加熱到 1 5 0 ° C〜2 0 0 ° C的磷酸及氟酸去除矽氮化物膜b ( 1 2 2 ) 與焊墊氧化膜1 2 1 (第1 1 D圖）。由於採這種s TI構造的 製造方法，可在矽基板100上堆疊第11D圖之d的塡塞 用氧化膜1 03，塡塞用氧化膜不容易形成上述降低區域， 因此，採取這種製造方法時，強行形成凹陷的本方法特別 有效。 因爲如此，可以形成，閘極的一部分位於元件分離區 域，面對堆積在元件分離區域的塡塞用氧化膜的上的膜的 接面中，閘極所處位置的第1元件分離區域的第！接面， 會形成在，較位於第1元件分離區域周圍的第2元件分離 區域的第2接面爲高的位置，配置閘極的區域的半導體基 板表面位於上述第1接面與第2接面間的位置關係。 而且，如果以第12A〜12D圖所示方法製造STI構造 時’ 塞用氧化膜]〇 3的上述降低區域不太容易形成，因 -26- 1252565 (22) 此使用本方法也是特別有效。 (1 )在砂基板1 〇 〇上堆積厚度約1 〇 n m的焊墊氧化 膜1 2 1，堆積厚度約1 5 Onm的矽氮化物膜B ( 1 22 )後， 形成圖案，以矽氮化物膜B ( 1 22 )作爲蝕刻罩，在砂基 板1 〇 0形成2 〇 〇〜4 Ο Ο n m程度的溝。此後，以1 〇 〇 〇。c前 後的溫度將溝內熱氧化，形成5〜3 Ο n m的熱氧化膜1 〇 2 (第12A圖）。 (2 )將塡塞用絕緣膜埋入溝內。例如埋入以CVD法 或縣射法形成的氧化砂等之塡塞用氧化膜1 〇 3。而，在希· 釋氧化1哀境中或境中’以1000 °C〜1150 °C，施加 1〜2小時的退火，進行塡塞用氧化膜〗03的緻密化。然 後，以矽氮化物膜B ( 122 )作爲阻止膜，使用CMP法等 將塡塞用氧化膜1 0 3平坦化（第1 2 B圖）。 (3 )以加熱到1 5 0 ° C〜1 1 5 0。C的磷酸去除矽氮化 物膜 B ( 1 2 2 )。 (4 )在矽基板1 0 0上堆疊氧化膜B ( i 2 3 )，使用僅 在深度方向選擇性餓刻的乾餘刻法對氧化膜B (丨2 3 )進 行蝕刻，在塡塞用氧化膜1 0 3側壁留下氧化膜i 2 3。（第 12D圖）。然後’以氧化膜B ( ]23)的緻密化爲目的， 進行100G°C程度的退火也可以。 由於採這種STI構造的製造方法，可在矽基板]〇〇上 堆疊第12D圖之d的塡塞用氧化膜]03 ,塡塞用氧化膜不 容易形成上述降低區域，因此，在這種製造方法時，強行 形成凹陷的本方法特別有效。 -27 - 1252565 (23) 而且，如果以第13A〜13D圖所示方法製 時，塡塞用氧化膜1 0 3的上述降低區域不太容 此使用本方法也是特別有效。 (1 )在矽基板1 〇 〇上堆積厚度約1 0 n m 膜1 2 1，堆積厚度約2 Ο 0 n m〜2 5 0 n m的砂氮 1 2 2 )後，形成圖案，以矽氮化物膜Β ( 1 2 2 ) ，在砂基板1 〇 〇形成2 0 0〜4 Ο Ο n m程度的溝 )° (2 )以加熱到1 5 0。C〜2 0 0。C的磷酸去 膜B ( 1 2 2 )，令矽氮化物膜b ( 1 2 2 )從矽基 上端部後退20〜50nm (第13B圖）。 (3 )以1 0 0 0。C前後的溫度將溝內熱氧# 3 0 nm的熱氧化膜1 02。然後，再將塡塞用絕 內。例如埋入以CVD法或濺射法形成的氧化 用氧化膜1 0 3。而，在希釋氧化環境中或n2 1 0 0 0。C〜1 1 5 0。(2 ,施加；[〜2小時的退火， 氧化膜1 〇 3的緻密化（第〗3 c圖）。 (4 )以矽氮化物膜B ( 1 2 2 )作爲阻止膜 法等將塡塞用氧化膜 1 0 3 平坦化，然後，分 ]5 0。C〜2 0 〇。c的磷酸及氟酸去除矽氮化物f 與焊墊氧化膜1 2 1 (第〗3D圖）。由於採這種 製造方法，可在矽基板]〇〇上堆疊第13D圖； 用氧化膜1 03 ’塡塞用氧化膜不容易形成上述 因此’在這種製造方法時，強行形成凹陷的本 造STI構造 易形成，因 的焊墊氧化 化物膜B ( 作爲蝕刻罩 (第13A圖 除砂氮化物 板100的溝 :，形成5〜 緣膜埋入溝 矽等之塡塞 環境中，以 進行塡塞用 ，使用CMP 別以加熱到 莫 B ( 122 ) S T I構造的 之d的塡塞 降低區域， 方法特別有 -28 - 1252565 (24) 效。 而且，如果以第1 4圖所示方法製造S τΐ構造時，塡 塞用氧化膜1 0 3的上述降低區域不太容易形成，因此使用 本方法也是特別有效。 (1 )在砂基板1 0 0上堆積厚度約1 〇 n m的焊墊氧化 膜121，堆積厚度約2 00 nm〜25〇nm的矽氮化物膜B ( 1 2 2 )後’形成圖案，以矽氮化物膜b ( 1 2 2 )作爲蝕刻罩 ，在矽基板100形成2 00〜400 nm程度的溝。然後，用 AMAT 公司製造的 ISSG 氧化（In-Situ Steam Generation )爐體，以1 〇 〇 〇。C〜1 1 5 0。C前後的溫度熱氧化溝內， 形成5〜30 nm的熱氧化膜102。IS SG氧化方式不是在爐 外形成作爲氧化劑的水蒸氣，而是將氫及氧引入爐內，在 爐內形成水蒸氣，因此，不僅矽，連矽氮化物膜也被氧化 。因此’在矽氮化物膜B ( 1 22 )膜表面形成氧化，結果 是’砂氮化物膜B ( 1 22 )成爲從溝上端部後退的樣子（ 弟1 4 A圖）。 (2 )將塡塞用絕緣膜埋入溝內。例如埋入以CVD法 或濺射法形成的氧化矽等之塡塞用氧化膜1 03。而，在希 釋氧化環境中或N 2環境中，以；[〇 〇 〇。C〜1 1 5 0。C，施加 1〜2小時的退火，進行塡塞用氧化膜1 0 3的緻密化。然 後’以矽氮化物膜B ( 122 )作爲阻止膜，使用CMP法等 將塡塞用氧化膜]〇 3平坦化（第1 4 B圖）。 (3 )分別以加熱到I 5 〇 ° C〜2 0 0 ° C程度的磷酸及氟 酸去除矽氮化物膜B (] 2 2 )與焊墊氧化膜（第]4 C圖） -29- (25) 1252565 由於採這種STI構造的製造方法，可在矽基 堆疊第13D圖之d的塡塞用氧化膜103，塡塞用 容易形成上述降低區域，因此’在這種製造方法 形成凹陷的本方法特別有效。 而且，如果以第15A〜15C圖所示方法製造 時，塡塞用氧化膜1 〇 3的上述降低區域不太容易 此使用本方法也是特別有效。 (1 )在矽基板上依序堆積厚度約10 η 氧化膜121 ;厚度約10〜50nm的多晶矽膜（或 膜）124 ;厚度約150nm的矽氮化物膜B ( 122 ) 圖案，以矽氮化物膜B ( 1 22 )作爲蝕刻罩，在形 形成2 0 0〜4 0 0 nm程度的溝。然後，以1 〇 〇 〇。 ° C前後的溫度熱氧化溝內，形成5〜3 0 nm的 1 Q 2。這時，多晶矽膜1 2 4會被氧化，因此在矽 -t的溝上端部形成厚氧化膜（第1 5 A圖）。 (2 )將塡塞用絕緣膜埋入溝內。例如埋入 或濺射法形成的氧化矽等之塡塞用氧化膜1 03。 釋氧化環境中或N 2環境中，以1 〇 〇 〇。C〜1 1 5 0 1〜2小時的退火，進行塡塞用氧化膜1 〇3的緻 ]5B 圖）。 (3 )然後，以矽氮化物膜B ( 1 22 )作爲阻 用CMP法等將塡塞用氧化膜1〇3平坦化，分別 1 5 0 °C〜2 0 0 °C程度的磷酸及氟酸去除矽氮化 板1 〇 〇上 氧化膜不 時，強行 STI構造 形成，因 m的焊墊 非晶體矽 後，形成 7基板1 0 0 C 〜1150 熱氧化膜 基板100 (CVD 法 而，在希 ° c，施加 密化（第 止膜，使 以加熱到 物膜B ( >30- 1252565 (26) 122)與焊墊氧化膜（第15C圖）。 由於採這種S TI構造的製造方法，可在矽基板1 0 0上 堆疊第13D圖之d的塡塞用氧化膜]03，塡塞用氧化膜不 容易形成上述降低區域，因此，在這種製造方法時，強行 形成凹陷的本方法特別有效。 此外，採用1 X l〇1G〜1 X 1 〇12個/ cm3高密度電漿的塡 塞用氧化膜的製造方法製作的HDP膜，其密度較以CVD 或濺射法製作的膜高，不容易使用氟酸去除。因此，要去 除已經不需要的焊墊氧化膜1 2 1或犧牲氧化膜1 2 5時，此 膜很難去除，而不容易形成上述降低區域，因此，使用 HDP膜時本方法特別有效。 減低S TI的應力的方法有：在形成製程（1 )的熱氧 化膜1 〇 2後在Ν Ο氣體中熱處理，在矽基板與熱氧化膜 1 〇 2接面形成氮氧化物的方法；曝露在氮電漿，在熱氧化 膜1 02表面形成氧氮化物的方法等。此等方法是抑制氧的 擴散，減低S TI應力者，但無法完全抑制氧的擴散。因此 ，進行此等方法時，本方法也是很有效。 亦即，有起因S TI而產生的應力存在時，本方法有效 〇 而，在上述實施例是表示有關DRAM及其他一般的 Μ Ο S等的場效型電晶體的構造，但，本案發明如果應用 在如F 1 a s h等之溝的氧化量多的半導體裝置，其效果會很 大。 其次·再參照附圖詳細說明本發明第3實施例的實施 -31 - 1252565 (27) 形態。再者，在用以說明實施形態的所有附圖，具有相同 功能的構件標示相同記號，省略重複的說明。 同時，在本實施形態，以 Μ 0 S F E T ( Metal Oxide Semiconductor Field Effect Transistor)作爲場效電晶體 的總稱，並簡稱爲 MOS，p通道型的 MOSFET簡稱爲 PMOS，η通道型的MOSFET簡稱爲NMOS。 在本實施形態，說明將本發明應用在例如具有5 1 2 Μ bit記憶容量的快閃記憶體時的情形。但是，本發明可以 應用在各種裝置，並非限定使用在5 1 2 M bit者，例如應 用在較512Mbit小的256Mbit者，或較512Mbit大者 均可以。 第1 7圖表示該快閃記憶體的一實施形態的方塊架構 。首先，依據該圖說明本實施形態的快閃記憶體的架構的 槪要。 對記憶體陣列MARY連接選擇字元線的行解碼器XD ，同時’經由感測放大器資料栓鎖SADL連接選擇位元線 的列解碼器YD。輸入輸出緩衝器IOB是經由行位址緩衝 器XB連接在行解碼器XD，同時經由列位址緩衝器YB連 接在列解碼器YD，復連接在感測放大器資料栓鎖SADL 及控制電路CC。控制電路CC則經由電源控制電路VCC 連接在行解碼器XD及感測放大器資料栓鎖SADL。 控制電路C C由指令解碼器、電源切換電路及寫入/ 抹除電路構成。而，電源控制電路V C C是由基準電壓產 生電路、寫入/抹除電壓產生電路及驗證電壓產生電路構 -32- (28) 1252565 成。在此，基準電壓產生電路是爲了產生寫入/抹除電壓 產生電路及驗證電壓產生電路等之各規定電壓而輸入各電 路的參照電壓的生成電路。 記憶體陣列MARY佔用半導體基板主面的一大半， 具有平行於圖的水平方向配置的規定數目的字元線；對此 平行於垂直方向配置的規定數目的位元線；及格子狀排列 在此等字元線與位元線的實質交點上的複數個雙層閘構造 型記憶格。此記憶單是以同一列配置的m + 1爲單位，分 割成單元單位，其單元單位是以η + 1爲單位構成記憶格 方塊。 而且，本實施形態的快閃記憶體是採所謂層次位元線 方式，記憶體陣列MARY的位元線是由，構成各個單元 單位的m + 1個的記憶格的汲極共同結合而成的次位元線 •，配置在同一列的P + 1條次位元線經由汲極側的選擇 Μ 0 S選擇性連接的主位元線，所構成。 構成記憶體陣列MARY的各個單元單位的m + 1個記 憶格的源極，是分別共用連接在對應的局部源極線，此等 局部源極線是經由對應的汲極側的選擇MOS，結合在共 同源極線。同時，配置在與記憶體陣列MARY同一行的η + 1個記憶格的控制閘則分別共同結合在對應的字元線， 汲極側的選擇Μ 0 S及源極側選擇Μ 0 S是分別共同結合在 ，跟字元線平行配置的Ρ + 1條汲極側方塊選擇信號線’ 或源極側方塊選擇信號線。 其次，第]8圖表示第]7圖的快閃記憶體所含記憶體 -33- (29) 1252565 陣列的部分電路圖。依據該圖說明記憶體陣列的具體架構 。此等電路是由NMOS構成。 如第1 8圖所示，本實施形態的快閃記憶體的記憶體 陣歹!J MARY含有，p + 1個的記憶格方塊MCBO〜MCBp ( 第1 8圖僅例示有，記憶格方塊M C B 0、M C B 1，及記憶格 方塊MCB2，以及與此等記憶格方塊有關連的部分。以下 同），此等記憶格的各個單元含有：平行於圖的水平方向 配置的m + 1條字元線WOO〜WOm至WpO〜Wpm;與平 行於圖的垂直方向配置的η + 1條主位元線MB 0〜MB η ( MB)。在此等字元線與主位元線的實質上的交點，分別 成格子狀配置（m + 1 ) X ( η + 1 )個雙層閘構造型的記 憶格MC。 雖不特別限定，但記憶體陣列MARY是採例如 AND 型陣列架構，構成記憶格方塊 MCBO〜MCBp的記億格 M C是，以配置在同一列的m + 1個爲單位，分別分群分 割成η + 1個的記憶格單位CU00〜CUOn至CupO〜CUpn 。構成此等單元單位的m + 1個記憶格M C的汲極是，分 別共同結合在對應的次位元線 S Β 0 0〜S Β 0 η至 S Β ρ 〇〜 SBpn，其源極是，分別共同結合在對應的局部源極線 SSOO〜SSOn至SSpO〜SSpn^同時，各單元單位的次位 元線SB00〜SBOn至SBpO〜SBpn是經由，結合在其閛極 所對應的汲極側的方塊選舉信號線MD0〜MDp的η通道 型的汲極側選擇Μ 0 S Ν 1，結合在對應的主位元線Μ Β 〇〜 Μ Β η，局部源極線S S 0 0〜S S 0 η至S S ρ 0〜S S ρ η是經由， -34 - 1252565 (30)
結合在其閘極所對應的源極側的方塊選舉信號線M S 0〜 MSp的η型的源極側選擇MOSN3，結合在共同源極線SL c 記憶格方塊MCB0〜MCBp的各單元單位進一步含有 :分別設在，共同結合在對應的m + 1個記憶格M C的汲 極，亦即次位元線SB00〜SBOn至SBpO〜SBpn，及共同 結合在對應的m + 1個記憶格MC的源極，亦即局部源極 線 S S 0 0〜S S 0 η至 S S p 0〜S S ρ η間的 η通道型的短路 Μ Ο S Ν 2。各記憶格方塊所含的η + 1個短路Μ Ο S Ν 2的閘 極，是分別結合在對應的短路Μ Ο S用的方塊選舉信號線 SCO 〜SCp。 其次再參照第1 9圖〜第2 2圖說明本實施形態的元 件配置及元件構造。第1 9圖是上述記憶體陣列的主要部 分平面圖，第20圖是與第19圖相同的平面區域，但較第 19圖爲上層的布置層的主要部分平面圖，第21A圖、第 2 1 B圖是記憶體陣列及周邊電路區域的主要部分截面圖， 第2 2圖是第1 9圖的B - B線（沿跟子兀線父叉的方向（ Y )切斷記憶格的通道部分的線）的截面圖。周邊電路是 控制記憶體陣列，與記憶體陣列授受資料的關連電路的總 稱。 再者，第2 1 A圖所示記憶體陣列是相當於第1 9圖的 A - A線（在字元線W上沿其延伸方向（X方向）切斷的 線）的截面。第2 1 B圖所示周邊電路區域形成有與記憶體 陣列不同的電路元件，周邊電路區域所示的低電壓系統 -35- 1252565 (31) Ν Μ 0 S及Ρ Μ 0 S是驅動電壓例如1 . 8〜3 · 3 V程度的相對 低的周邊電路用的 Μ 0 S。周邊電路區域也會形成驅動電 壓相對高的周邊電路用的Μ 0 S，但予以省略。而在此是 以第2 1 Α圖、第2 1 Β圖及第22圖爲中心進行說明，平面 架構的說明部分可隨時參照第1 9圖及第2 0圖。 構成上述半導體晶片的半導體基板1是，例如由ρ型 的矽單結晶構成，在記憶體陣列MARY的半導體基板1 形成有例如導入硼（B )而成的ρ阱P Wm，在周邊電路區 域的半導體基板1形成有例如導入硼而成的 ρ阱PWp， 及例如導入磷（P )或砷（As )而成的η阱NWp。 雖不特別限定，但P阱PWm是被取進形成在其下層 的η阱NWm，與形成在ρ阱PWm側部側的η阱NWp， 與半導體基板1電氣方式分離開。其埋入η阱NWm是在 半導體基板1導入例如磷或砷而形成，具有，可以抑制或 防止半導體基板1的其他元件的雜訊通過半導體基板1侵 入P阱PWm (即記憶格MC )，或與半導體基板1獨立分 開將ρ阱P Wm的電位設定成規定値的功能。 在半導體基板1的主面形成有例如溝型的分離部S TI °分離部S TI是於控在半導體基板1的溝內塡塞用絕緣膜 而形成，分離部STI的絕緣膜是由例如氧化矽等構成。在 記憶體陣列MARY的分離部STI是沿Y方向成平面帶狀 配置，用以電氣方式分離沿著字元線的延伸方向（X方向 )配置的複數個記憶格M C間，構成例如是寬度未滿1 μ的條紋狀的活性區域。 -36- (32) 1252565 同時，在記憶體陣列MARY ’分離部STI的絕緣膜上 面是較半導體基板1的表面凹陷’凹陷量（從半導體基板 1表面至分離部s τ 1的絕緣膜上面的凹陷量）相對的大’ 例如有8 0 n m前後。如此’使分離部S Τ1爲凹陷量相對大 的構造，便可以使溝的側壁上部成爲自由面’因此’以 8 00 °C以上的溫度進行熱處理等時’可以減低發生在半 導體基板1上的應力。 在活性區域的寬度是1 μπι以上，圖案配置的相對疏 的周邊電路區域，分離部S ΤΙ的絕緣膜上面被平坦化，使 其表面與半導體基板1的表面大致上相互一致。凹陷量是 零或相對的小，例如是〇〜4 0 nm。 在周邊電路區域，從活性區域至分離部S TI連續存在 有Μ Ο S的閘極。因此，如果採用周邊電路區域的凹陷量 大的分離部 S ΤΙ，會在活性區域的端部發生電場集中， MOS的閘極絕緣膜容易被破壞。爲了避免，最好使周邊 電路區域的分離部S ΤΙ的凹陷量是零或相對的小。再者， 周邊電路區域的活性區域較記憶體陣列的活性區域大，因 此，在周邊電路區域，分離部STI在半導體基板1產生的 應力被分散，縱使凹陷量不大，也可以抑制結晶缺陷的發 生。 各記憶格MC具有：形成在半導體基板1的一對^型 半導體區域2 S、2 D ;形成在半導體基板1的主面（活性 區域）上的絕緣膜3 a ;形成在其上的浮游閘極用的導體 膜4 ;形成在其上的層間膜5 ;及形成在其上的控制閘極 -37- 1252565 (33) 用的導體膜6。 記憶格M C的η型半導體區域2 s是形成源極區域用 的區域，由上述局部源極線S S的一部分形成。同時，η 型半導體區域2 D是形成汲極用的區域。由上述次位元線 S Β的一部分形成。局部源極線S S及次位元線S Β是沿Υ 方向相互平行成平面帶狀延伸形成，成在平面上夾住沿上 述Υ方向配置的複數個s2 1思格M c，而成爲上述所夾的複 數個記憶格M C的共有的區域。 在本實施形態，此η型半導體區域2 s (局部源極線 SS )及η型半導體區域2D (次位元線SB )，是在半導體 基板1導入砷例如1 0 14/ cm 2程度以上而形成。藉此， 可以貫現半導體區域2 S、2 D的淺接合，且可以一*面抑制 或防止發生短通道效果等，同時增加雜質濃度，因此可以 實現細微化。確保可靠性及降低電阻（薄片電阻）。再者 ，局部源極線S S是經由選擇Μ 0 S N 3，電氣方式連接在以 金屬膜等形成的共同源極線S L (參照第1 8圖），次位元 線SB則經由選擇M0SN1連接在以金屬膜等形成的主位 兀線Μ B。 構成記憶格MC的絕緣膜3 a是例如由厚度9〜1 〇 nm 程度的氧化矽等構成，可從半導體基板1將對寫入資訊或 抹除資訊有貢獻的電子注入浮游閘極用的導體膜4 ’或成 爲將保持在該導體膜4的電子放出到半導體基板1時的電 子·的通過區域（隧道絕緣膜）。 浮游閘極用的導體膜4，是從下層順序堆疊雨曾導體 >38- (34) 1252565 膜（下層導體膜4a、上層導體膜4b )所構成。下層導體 膜4a及上層導體膜4b是例如由均導入雜質的低電阻多晶 矽構成，其厚度是，下層導體膜4 a爲例如7 0 nm程度， 上層導體膜4b爲例如40 nm程度。 但，導體膜4是如第1 9圖的上述沿X方向的截面（ 第21A圖）所示，形成爲截面T字狀，上層導體膜4b的 寬度較下層導體膜4 a的寬度爲寬。藉此，可以維持較短 的記憶格MC的閘極長度的狀態下，增大對控制閘極用的 導體膜6的浮游閘用的導體膜4的對向面積，增大形成於 該等閘極間的電容。因此，可以在細微的記憶格MC的狀 態下，提高記憶格MC的動作效率。 同時，在浮游閘極用的導體膜4的導體膜4 b與半導 體基板1之間夾裝有例如氧化矽等的絕緣膜7，作爲一對 η型半導體區域2 S、2 D與導體膜4 b間的絕緣膜。 浮游閘極用的上層導體膜4 b的表面由上層層間膜5 覆蓋，藉此，浮游閘極用的導體膜4與控制閘極用的導體 膜6成絕緣狀態。上述層間膜5是，例如在氧化矽膜上經 由氮化矽膜重疊氧化矽膜而成，其厚度爲，例如1 5 nm前 後。控制閘極用的導體膜6是用以進行資訊的讀出、寫入 及抹除的電極，與字元線W形成爲一體，以字元線w的 一部分構成。控制閘極用的導體膜6 (字元線W )是從下 層順序堆疊例如兩層導體膜（下層導體膜6a、上層導體 膜6 b )而形成。下層導體膜6 a是由例如厚度]〇 〇 n m程 度的低電阻多晶矽而成。其上層導體膜6 b是由例如厚度 -39 - 1252565 (35) 8 0 nm的矽化鎢（WSi )而成，以電氣方式連接在下層導 體膜6 a的狀態堆疊。由於配設此上層導體膜6 b ’可以降 低字元線W的電阻，因此可以提高快閃記憶體的動作速 度。但是，導體膜6的構造並不限定如此，可以作各種變 更，例如是，在低電阻多晶矽上經由氮化鎢等之障壁導體 膜堆疊鎢等金屬膜的構造。這時，因爲可以大幅度降低字 元線 W的電阻，因此可以進一步提高快閃記憶體的動作 速度。再者，在字元線 W上形成有例如氧化矽等的蓋體 絕膜8。 低電壓系 NMOSQLn、低電壓系 PMOSQLp、短路 MOSN2、選擇MOSN1、N3 (參照第18圖）等的MOS的 構造，以跟上述記憶格MC同一處理程序形成。此等MOS 的閘極（低電壓系 NMOSQLn的閘極 10η，低電壓系 PMOSN1的閘極10、短路MOSN2的閘極9、選擇MOSN1 的閘極1 0 )具有，在浮游閘極用的導體膜4上經由層間 膜5堆疊控制閘極用的導體膜6的構造。導體膜4與導體 膜6是通過接觸孔S C成電氣方式相連接，導體膜6上形 成有蓋體絕膜8。 而且，此等Μ Ο S分別具有個別形成的源極·汲極， 例如在低電壓系NMOSQLn形成η型半導體區域1 in，在 低電壓系PMOSQLp形成p型半導體區域lip及選擇 MOSN1的η型半導體區域11。同時，低電壓NMOSQLn 、低電壓系P Μ 0 S Q Lp及短路Μ Ο S N 2的閘極絕緣膜是由 構成記憶格M C的隧道絕緣膜的絕緣膜3 a同一層所構成 - 40- (36) 1252565 ，選舉Μ 0 S N 1的閘極絕緣膜是由例如厚度2 0 nm程度的 氧化矽等構成的絕緣膜3 b構成。再者，本實施形態是， 以同一層的絕緣膜3 a構成記憶格MC的隧道絕緣膜與低 電壓系 Μ Ο S等的閘極絕緣膜，但不限定如此，也可以由 不同層的絕緣膜構成。 而且，在此等浮游閘極用的導體膜4、控制閘極用的 導體膜6、閘極9、1 0、1 〇η、1 Op以及蓋體絕緣膜8的側 面被覆有例如氧化矽構成的絕緣膜1 2a。特別是，在上述 鬧極寬度方向相鄰接的子兀線 W間，是由該絕緣膜12a 埋沒的狀態。這種絕緣膜1 2a上及其導體膜6上堆疊有例 如氧化矽構成的絕緣膜1 2b。 在此絕緣膜1 2b上形成有例如由鎢等構成的第1層配 線L1。規定的第1層配線L1通過穿孔在絕緣膜1 2 b之接 觸孔CON1，連接在低電壓系NMOSLn的η型半導體區域 1 In、低電壓系PMOSQLp的ρ型半導體區域1 lp及選擇 M OSN1的η型半導體區域1 1。而且，在絕緣膜12b上堆 疊有例如由氧化矽構成的絕緣膜1 2 c，藉此被覆第1層配 線L1的表面。該絕緣膜1 2c.上形成有第2層配線L2。第 2層配線L2是從下層依序堆疊例如氮化鈦、鋁、及氮化 鈦而成，經由埋設在穿孔於絕緣膜1 2 c的通孔ΤΗ 1內部 的插頭1 3，電氣方式連接在第1層配線L 1。此第2層配 線L2的表面由例如氧化矽構成的絕緣膜1 2d加以被覆。 而且，在該絕緣膜]2 d上形成有未圖示的第3配線層。第 3配線層是從下層依序堆疊例如氮化鈦、鋁、及氮化欽而 -41 - 1252565 (37) 成，經由芽孔L ’過緣膜1 2 d的通孔電氣方式連接在第2層 配線L2。 其次依製程順序說明快閃記憶體的製造方法。 第23圖及第24圖表示本實施形態的快閃記憶體的製 造過程。 第23圖是相當於上述第丨〇圖的記憶體陣列（包含短 路MOS及&擇MOS)的主要部分平面圖。第24圖是相 當於上述第2 1圖的包含快閃記憶體的記憶體陣列及周邊 電路區域的主要部分截面圖，在此之記憶體陣列相當於第 19圖的A - A線截面圖（以下連續的各圖也相同）。周 邊電路區域例不低電壓系NMOS及PMOS。 首先如第圖及弟24圖所不，在由砂單晶構成的半 導體基板（在it個階段是稱作半導體晶圓的平面略呈圓形 的半導體薄板）1的主面，形成溝型的分離部S TI及由此 圍繞狀配置的活性區域Lm等。 分離邰S TI可以如以下所述方式形成。在半導體基板 1的規定處所形成分離溝1 4後，對半導體基板1施加熱 氧化處理，形成未圖示的5〜2 0 n m程度的氧化砂膜。接 著。在半導體基板丨的主面上，以CVD法或濺射法堆疊 例如氧化矽構成的絕緣膜1 5。並且，以CMP ( Chemical Mechanical P〇lishing)法等硏磨絕緣膜15，在分離溝14 內留下絕緣膜1 5，使絕緣膜1 5表面與半導體基板1的主 面大致上一致。 第2 5圖是在接下的製程中，與第2 4圖相同部位的主 -42 - Ϊ252565 (38) 要部分截面圖。首先，以光抗蝕劑圖案覆蓋周邊電路區域 後，以此光抗蝕劑圖案作爲蝕刻罩，將埋入在記憶體陣列 的分離溝1 4內部的絕緣膜1 5退蝕刻規定量。然後，對半 導體基板1施加1 〇 0 0。C程度的熱處理，進行絕緣膜！ 5 的緻密化。錯此’在周邊電路區域形成凹陷量0〜4 Ο η πι 程度的分離部STI，在記憶體陣列形成凹陷量80 nm程度 的分離部STI。 接著，在半導體基板1的規定部分以規定能量選擇性 以離子注入法等導入規定的雜質，形成埋入η阱N W m、p 阱 PWm、p 阱 PWp 及 η 阱 NWp。 接著，形成厚度不一樣的兩種絕緣膜3 a、3 b。首先 ’在半導體基板1的主面上，以熱氧化法等形成例如厚度 2 〇 nm程度的厚絕緣膜。接著，在該厚絕緣膜上形成記憶 體陣列（選擇Μ Ο S除外）及周邊電路區域露出，其餘被 覆蓋的光抗蝕圖案後，以其作爲蝕刻罩，以濕蝕刻法等蝕 刻去除從該處露出的厚絕緣膜。然後，去除該光抗蝕圖案 後，爲了在記憶體陣列形成隧道氧化膜，而再度對半導體 基板1施加熱氧化處理。藉此，在記憶體陣列（選擇 Μ Ο S區域除外）及周邊電路區域，形成例如厚度9 nm程 度的相對薄的閘極絕緣膜3 a，在選擇Μ 0 S區域則形成例 如厚度2 5 nm程度相對厚的絕緣膜3 b (參照第2 2圖）。 其次，第2 6圖是接下的製程之跟第2 3圖相同部位的 主要邰分平面圖，第27圖是接下的製程之跟第24圖相同 部位的主要部分截面圖。 -43 - 1252565 (39) 首先，在半導體基板1的主面上，從下層依序藉由 CVD法等堆疊例如厚度70 nm程度的低電阻的多晶矽構 成的下層導體膜4a，及氮化矽等構成的絕緣膜1 6後，藉 由光平版印刷技術及乾蝕刻技術將絕緣膜1 6及下層導體 膜4a加工，在記憶體陣列形成用以形成浮游閘極的下層 導體膜4a的圖案。這個時候，周邊電路區域及選擇MOS 區域整體是由下層導體膜4 a及絕緣膜1 9所覆蓋。接著， 在半導體基板1藉由離子注入法導入記憶體陣列的源極· 汲極用的雜質（例如砷），形成一對η型半導體區域2S 、2 D (局部源極線 S S及次位元線 S Β )。這時，周邊電 路區域及選擇MOS區域等是被下層導體膜4a覆蓋。 其次，第2 8圖是接下的製程之跟第24圖相同部位的 主要部分截面圖。 在此是，首先，在半導體基板1的主面上，以CVD 法等堆疊例如由氧化矽構成的絕緣膜7後，以CMP法硏 磨該絕緣膜7，使該絕緣膜7殘留在半導體基板1主面上 的凹部內，再藉由乾蝕刻法等加以蝕刻。藉此，使半導體 基板1的主面平坦。同時，使堆疊在此上面的後述浮游閘 極用的上層導體膜不會接觸到記憶格的源極·汲極用的η 型半導體區域2 S、2D。這時，絕緣膜1 6也會被去除，但 是有保護下層的功能。 其次，第29圖是接下的製程之跟第23圖相同部位的 主要部分平面圖，第30圖是接下的製程之跟第24圖相同 部位的主要部分截面圖。 -44 - (40) 1252565 首先，在半導體基板1的主面上，堆疊例如厚度40 n m程度的低電阻的多晶矽構成的上層導體膜4 b後，在其 上藉光平版印刷技術形成光抗蝕圖案PR1，以該光抗蝕圖 案PR 1作爲蝕刻罩，以乾蝕刻法等去除從該處露出的上 層導體膜4b，形成由下層導體膜4a及上層導體膜4b構 成的浮游閘極。再者，這時，周邊電路區域、短路MOS 區域及選擇MOS區域整體由上層導體膜4b覆蓋。 其次，第3 1圖是接下的製程之跟第2 3圖相同部位的 主要部分平面圖，第32圖是接下的製程之跟第24圖相同 部位的主要部分截面圖。 在此是，首先，在半導體基板1上，從下層依序藉由 CVD法等堆疊例如氧化矽膜、氮化矽膜及氧化矽膜，藉 此形成厚度1 5 nm程度的層間膜5後，在其上藉光平版印 刷技術形成用以形成接觸孔S C的光抗蝕圖案PR2。接著 ，以該光抗蝕圖案PR2作爲蝕刻罩，以乾蝕刻法等去除 從該處露出的層間膜5，在層間膜5形成接觸孔S C。再 者，在第3 1圖，上一行的接觸孔S C配置在選擇MO S的 閘極形成區域上，下一行的接觸孔SC配置在短路MOS的 閘極形成區域上。同時，在第3 2圖，周邊電路區域並未 表示有接觸孔S C，但在第3 2圖的截面未圖示的其他位置 ，於該等MOS的閘極形成區域上形成有上層導體膜4b的 一部分露出的接觸孔s C。 其次，第3 3圖是接下的製程之跟第2 3圖相同部位的 主要部分平靣圖，第34圖是接下的製程之跟第24圖相同 -45 - 1252565 (41) 部位的主要部分截面圖。 在此是，首先，在半導體基板1的主面上，從下層依 序藉由CVD法等堆疊例如低電阻的多晶矽構成的下層導 體膜6a、鎢化矽等構成的上層導體膜6b及氧化矽等構成 的蓋體絕緣膜8後，在其上藉光平版印刷技術形成光抗蝕 圖案PR3。接著，以該光抗蝕圖案PR3作爲蝕刻罩，以乾 蝕刻法等去除從該處露出的蓋體絕緣膜8、上層導體膜6b 、下層導體膜6 a，藉此在記憶體陣列形成控制閘極（字 元線W)，在其他區域，周邊電路區域、短路MOS區域 及選擇MOS區域等則形成各MOS的閘極的一部分。在此 蝕刻處理時，可以使層間膜5具備蝕刻阻止膜的功能。 其次，第3 5圖是接下的製程之跟第2 4圖相同部位的 主要部分截面圖。 在此是，首先，以蓋體絕緣膜8、導體膜6作爲蝕刻 罩，藉由乾鈾刻法等蝕刻去除其下層的層間膜5、上層導 體膜4b及下層導體膜4a。藉此，導體膜4與導體膜6以 自行匹配方式形成圖案，在字元線方向具有相同形狀。 箱此’在記憶體陣列，可以完成記憶格M C的控制閘 極及浮游閘極。亦即，在浮游閘極用的導體膜4上，經由 層間膜5堆疊控制閘極用的導體膜6，完成雙層閘極構造 。記憶格MC的浮游閘極與控制閘極間成完全絕緣狀態。 同時，在周邊電路區域，完成低電壓系NMO S的閘極 1 〇 η及低電壓系Ρ Μ 0 S的閘極1 Ο ρ。在各Μ 0 S的閘極，導 體膜4與導體膜6通過接觸孔S C電氣方式連接在一起。 -46- 1252565 (42) 再者，雖未圖示，但在短路MOS區域及選擇MOS區域， 也分別形成短路MOS的閘極及選擇MOS的閘極。 其次，第3 6圖是接下的製程之跟第24圖相同部位的 主要部分截面圖。 在此是，於周邊電路區域，分別個別形成各Μ 0 S的 雜質濃度相對低的半導體區域。例如，在低電壓系NMOS 形成η型半導體區域llna’並在低電壓系PMOS形成p 型半導體區域llpa。在η型半導體區域11 na導入例如砷 ，在P型半導體區域1 1 pa導入例如硼。再者，雖未圖示 ’但在短路Μ Ο S區域與選擇Μ 0 S區域也分別形成短路 MOS的半導體區域與選擇MOS的半導體區域。 接著，在半導體基板1的主面上，以CVD法等堆疊 例如由氧化矽構成的絕緣膜後，以向異性的乾蝕刻法等進 行退蝕刻，藉此在低電壓系Ν Μ 0 S的閘極1 0 η及低電壓系 PMOS的閘極1 〇ρ的側面形成絕緣膜12a。再者，雖未圖 示，但在短路Μ 0 S的閘極與選擇MO S的閘極側面也分別 形成絕緣膜1 2 a，相鄰接的字元線W間由此絕緣膜1 2 a塡 埋。 其次，第3 7圖是接下的製程之跟第2 4圖相同部位的 主要部分截面圖。 在此是，於周邊電路區域，短路Μ 0 S區域與選擇 Μ 0 S區域分別個別形成各μ 0 S的雜質濃度相對高的半導 體區域。例如，在低電壓系Ν Μ 0 S形成η型半導體區域 1 1 nb，在低電壓系ρ Μ 0 S形成ρ型半導體區域π p b。在η -47- 1252565 (43) 型半導體區域11 nb導入例如砷，在p型半導體區域1 1 pb 導入例如硼。藉此形成’低電壓系NM 0 S的源極·汲極用 的一對η型半導體區域1 1 η，及低電壓系p μ 0 S的源極· 汲極用的一對Ρ型半導體區域1 1 Ρ，在周邊電路區域完成 低電壓系NMOSQLn及 Ρ Μ 0 S Q L ρ。再者，雖未圖示，但 形成選擇Μ 0 S的源極·汲極用的一對η型半導體區域。 其次，第3 8圖是接下的製程之跟第2 6圖相同部位的 主要部分平面圖，第39圖是接下的製程之跟第27圖相同 部位的主要部分截面圖。 在此是，在半導體基板1上，以CVD法等堆疊例如 由氧化矽構成的絕緣膜12b後，在該絕緣膜12b，藉由光 平版印刷技術及乾蝕刻技術，鑽設可使半導體基板1的一 部分（各Μ O S的源極·汲極區域）、字元線W的一部分 及規定的MOS的閘極的一部分露出的接觸孔CON 1。接著 ’在該半導體基板1上，以濺射法等堆疊例如鎢等金屬膜 後’藉由光平版印刷技術及乾蝕刻技術形成圖案，形成第 1層配線L1 (含共同源極線）。第1層配線L1是通過接 觸孔C0N1適宜以電氣方式連接在各MOS的源極·汲極 用的一對半導體區域、閘極及字元線W。 其次’第4 0圖是接下的製程之跟第2 6圖相同部位的 主要部分平面圖，第4]圖是接下的製程之跟第27圖相同 部位的主要部分截面圖。 在此是，在半導體基板1上，以CVD法等堆疊例如 由氧化矽搆成的絕緣膜]2 c後，在該絕緣膜1 2 c上，藉由 -48 - 1252565 (44) 光平版印刷技術及乾蝕刻技術，鑽設可使第1層配線L1 的一部分露出的通孔TH1。接著，在該半導體基板】上， 以濺射法等堆疊例如鎢等金屬膜後，以CMP法等加以硏 磨，使其僅殘留在通孔TH1內，藉此在通孔TH1內形成 插頭1 3。然後，在半導體基板1上，從下層依序藉由濺 射法等堆疊例如氮化鈦、鋁及氮化鈦後，藉由光平版印刷 技術及乾蝕刻技術形成圖案，形成第2層配線L2 (含主 位元線）。第2層配線L2是通過插頭1 3電氣方式連接在 第1層配線L1。 其次，第42圖是接下的製程之跟第27圖相同部位的 主要部分截面圖。 在此是，在半導體基板1上，以CVD法等堆疊例如 由氧化矽構成的絕緣膜1 2 d後，在該絕緣膜1 2 d上，與上 述通孔ΤΗ 1同樣方式鑽設可使第2層配線L2的一部分露 出的通孔TH2。接著，與上述插頭1 3同樣，在該通孔 TH2內形成由鎢等構成的插頭1 7後，在半導體基板1上 ’與第2層配線L2同樣，形成例如由氮化鈦、鋁及氮化 鈦的積層膜構成的第3層配線L3。第3層配線L3是通過 插頭]3電氣方式連接在第2層配線L2。然後，在半導體 基板]上形成表面保護膜後，在其一部分形成可露出第3 層配線L 3的一部分的開口部而形成焊接墊，藉此製成快 閃記憶體。 如此’依據本發明時，因爲使活性區域Lm的寬度相 對的狹窄’圖案密度相對高的記憶體陣列的分離部STI成 -49 - 1252565 (45) 爲具有相對大的凹陷量的凹穴（凹陷）構造’因而可以減 低分離部s TI產生於半導體基板1的應力’因此’可以抑 制半導體基板1的結晶缺陷5提局記憶格的連接點漏浅的 餘裕度。 而且，由於可以提高教連接點漏洩的餘裕度，因而可 以縮小記憶格的尺寸，而得因閘極長度的縮小，而達成寫 入特性的高速化或晶片尺寸的縮小。 以上，依據發明的實施形態具體說明本發明人所完成 的發明，但本發明並不受上述實施形態的限制，當然可以 在不脫離其主旨的範圍內做各種變更。 例如，上述實施形態是說明應用在AND型快閃記憶 體的情形，但是可以展開至包括NOR型快閃記憶體、 DRAM ( Dynamic Random Access Memory)，短型而有重 複性的記憶元件，細微化、低消耗電力化的要求高的所有 製品。同時，SRAM (Static Random Access Memory)或 L 〇 g i c品也可獲得同樣的效果。 依據本方法時，可以有效防止基板發生轉位。 【圖式簡單說明】 第1 A圖〜第1 Η圖是本發明一實施例的閛極構造 的製造過程的模式圖。 第2圖是補充說明本發明一實施例的模式圖。 第3圖是補充說明本發明一實施例的模式圖，是表示 植入雑質後的砂基板的隆起的圖。 -50- (46) 1252565 第4圖是補充說明本發明一實施例的模式圖，是表示 元件分離應力的產生機構的圖。 第5圖是補充說明本發明一實施例的模式圖，是表示 產生於矽基板表面的應力的塡塞用氧化膜凹陷量依存性的 圖。 第6圖是補充說明本發明一實施例的模式圖，是表示 依據實施例試作的結果的圖。 第7圖是補充說明本發明一實施例的模式圖。表示其 他形態的一個例子的圖。 第8圖是補充說明本發明一實施例的模式圖。表示其 他形態的一個例子的圖。 第9圖是補充說明本發明一實施例的模式圖。表示其 他形態的一個例子的圖。 第10圖是補充說明本發明一實施例的模式圖。表示 其他形態的一個例子的圖。 第1 1 A圖〜第1 1 D圖是補充說明本發明一實施例的模 式圖。表示其他形態的一個例子的圖。 第12A圖〜第12D圖是補充說明本發明一實施例的模 式圖。表示其他形態的一個例子的圖。 第13A圖〜第1 3D圖是補充說明本發明一實施例的模 式圖。表示其他形態的一個例子的圖。 第14A圖〜第14C圖是補充說明本發明一實施例的模 式圖。表示其他形態的一個例子的圖。 第15A圖〜第15C圖是補充說明本發明一實施例的模 -51 - (47) 1252565 式圖。表示其他形態的一個例子的圖。 第16A圖〜第16B圖是補充說明本發明一實施例的模 式圖。表示其他形態的一個例子的圖。 第1 7圖是本發明第三實施形態的快閃記憶體的方塊 架構的說明圖。 第1 8圖是第1 7圖的快閃記憶體所含記憶體陣列的一 個例子的部分電路圖。 第1 9圖是第1 7圖的記憶體陣列的主要部分平面圖。 第20圖是與第19圖相同的平面區域，較第3圖爲上 層的布置層的主要部分平面圖。 第2 1A圖是第1 9圖的A - A線的記憶體陣列的主要 部分截面圖。 第21B圖是周邊電路區域的主要部分截面圖。 第22圖是第1 9圖B - B線的記憶體陣列的主要部分 截面圖。 第2 3圖是第1 7圖的快閃記憶體的製造過程中的主要 部分平面圖。 第24圖是與第23圖同樣的過程中的快閃記憶體的主 要部分截面圖。 第25圖是第23圖、第24圖後續的快閃記憶體的製 造過程中，與第24圖相同部位的主要部分截面圖。 第2 6圖是第2 5圖後續的快閃記憶體的製造過程中， 與第2 3圖相同部位的主要部分平面圖。 第27圖是與第26圖同樣的過程中的快閃記憶體之與 - 52- (48) 1252565 第2 4圖相同部位的主要部分截面圖。 第2 8圖是第2 6圖、第2 7圖後續的快閃記憶體的製 造過程中，與第24圖相同部位的主要部分截面圖。 第2 9圖是第2 8圖後續的快閃記憶體的製造過程中， 與第2 3圖相同部位的主要部分平面圖。 第3 0圖是與第2 9圖同樣的過程中的快閃記憶體之與 第24圖相同部位的主要部分截面圖。 第3 1圖是第2 9圖、第3 0圖後續的快閃記憶體的製 造過程中，與第23圖相同部位的主要部分平面圖。 第3 2圖是與第3 1圖同樣的過程中的快閃記憶體之與 第24圖相同部位的主要部分截面圖。 第3 3圖是第3 1圖、第3 2圖後續的快閃記憶體的製 造過程中，與第23圖相同部位的主要部分平面圖。 第3 4圖是與第3 3圖同樣的過程中的快閃記憶體之與 第24圖相同部位的主要部分截面圖。 第3 5圖是第3 3圖、第3 4圖後續的快閃記憶體的製 造過程中，與第24圖相同部位的主要部分截面圖。 第3 6圖是第3 5圖後續的快閃記憶體的製造過程中， 與第2 4圖相同部位的主要部分截面圖。 第3 7圖是第3 6圖後續的快閃記憶體的製造過程中， 與第24圖相同部位的主要部分截面圖。 第3 8圖是第3 7圖後續的快閃記憶體的製造過程中， 與第2 3圖相同部位的主要部分平面圖。 第3 9圖是與第3 8圖同樣的過程中的快閃記憶體的與 -53- (49) 1252565 第24圖相同部位的主要部分截面圖。 第4 0圖是第3 8圖、第3 9圖後續的快閃記憶體的製 造過程中，與第2 3圖相同部位的主要部分平面圖。 第4 1圖是與第4 0圖同樣的過程中的快閃記憶體的與 第24圖相同部位的主要部分平截面圖。 第4 2圖是第4 0圖、第4 1圖後續的快閃記憶體的製 造過程中，與第24圖相同部位的主要部分截面圖。 【主要元件對照表】 1 :半導體基板 2S: η型半導體區域 2D : η型半導體區域 3 a :絕緣膜 3 b :絕緣膜 4 :導體膜 4a :下層導體膜 4b :上層導體膜 5 :層間膜 6 :導體膜 6a :下層導體膜 6b :上層導體膜 7 :絕緣膜 8 :蓋體絕膜 9 :閘極 -54 - 1252565 (50) 1 0 :聞極 10η:鬧極 ]〇Ρ :閘極 1 1 : η型半導體區域 11η: η型半導體區域 1 lna : η型半導體區域 1 lnb : η型半導體區域 11ρ: Ρ型半導體區域 Μ pa : p型半導體區域 1 lpb : ρ型半導體區域 12a :絕緣膜 12b :絕緣膜 12c :絕緣膜 1 2 d :絕緣膜 1 3 :插頭 1 4 :分離溝 1 5 :絕緣膜 1 6 :絕緣膜 1 7 :插頭 MARY :言己億體陣歹fj XD :行解碼器 YD :列解碼器 SADL :感測放大器資料栓鎖 ]〇B :輸入輸出緩衝器 -55- 1252565 (51) XB :行位址緩衝器 YB :列位址緩衝器 C C :控制電路 V C C :電源控制電路 MC :記憶格 M C B 0 :記憶格方塊 MCB1 :記憶格方塊 MCB2 :記憶格方塊 M C Β 0〜M C Β ρ :記憶格方塊 W :字元線 W 0 0〜W 0 m :字元線 CUOO〜CUOn:單元單位 CUpO〜CUpn:單元單位 MB :主位元線 Μ B 0〜Μ Β η :主位元線 S Β :次位元線 S Β 0 0〜S Β 0 η :次位元線 S Β ρ 0〜S Β ρ η :次位元線 S L :共同源極線 S S :局部源極線 S S 0 0〜S S 0 η :局部源極線 S S ρ 0〜S S ρ η :局部源極線
Ν 1 :選擇Μ〇S
Ν 2 :短路Μ Ο S -56 - 1252565 (52) N3 ： 選擇M 0 S MDO 〜MDp :方塊選擇信號線 MSO 〜MSp :方塊選擇信號線 SCO 〜SCp :方塊選擇信號線 P Wm • P讲 P Wp :P阱 N Wn t : η β井 N Wp :η阱 L m : 活性區域 STI ： 分離部 CON 1 :接觸孔 SC : 接觸孔 TH 1 =通孔 TH2 :通孑L LI : 第1層配線 L2 ： 第2層配線 L3 ·· 第3層配線 PR1 :光抗触圖案 PR2 :光抗蝕圖案 PR3 :光抗蝕圖案 QLn ：NMOS QLp ：PMOS 10 1： 矽基板 102： 熱氧化膜 -57 - (53) (53)1252565 103 :塡塞用氧化膜 104 :抗鈾劑 1 0 5 : w e 11 層 1 〇 6 :閘極氧化膜 1 〇 7 :多晶矽膜 1 〇 8 :鎢膜 1 0 9 :矽氮化物膜 1 1 0 :熱氧化膜A 1 1 1 :低濃度層 1 1 2 :矽氮化物膜A 1 1 3 :氧化膜A 1 1 4 :高濃度層 1 1 5 :多晶矽膜 1 1 6 :結晶缺陷 1 1 7 :矽氧化膜 1 1 8 :主動區域 1 1 9 :元件分離區域 1 2 0 :接觸區域 1 2 1 :焊墊氧化膜
122 :矽氮化物膜B 123 :氧化膜B 1 2 4 :多晶5夕膜 1 2 5 :犧牲氧化膜 1 2 6 :台階差 -58-

Claims (1)

1252565 (1) 拾、申請專利範圍 1·一種半導體裝置，其特徵爲包含有： 半導體基板； 具有形成在上述半導體基板的溝，及埋入上述溝內的 塡塞用絕緣膜的元件分離區域； 鄰接於上述元件分離區域而被形成，且鬧極絕緣膜、 及閘極絕緣膜之上形成有閘極的主動區域； 至少閘極的一部分位於上述元件分離區域上， 形成爲上述閘極膜所在的第1元件分離區域中之上述 塡塞用絕緣膜上側的第1端面，位於較非上述閘極膜所位 處第2元件分離區域中之上述塡塞用絕緣膜的第2端面更 上方的區域。 2 ·如申請專利範圍第1項所述之半導體裝置，其中 弟1觸面與弟2 ϋ而面的差’較上述聞極絕緣膜的厚度 爲大。 3 ·如申請專利範圍第1項所述之半導體裝置，其中 在上述主動區域具有對應上述閘極在基板植Α雜質的 雜質區域，第1端面與第2端面的差，較從上述雜質區域 的基板表面至雜質濃度最高的深度的距離爲大。 4.如申請專利範圍第1項所述之半導體裝置，其中 第1端面與第2端面的差在40n m以上。 5 .如申請專利範圍第]項所述之半導體裝置，其中 第]端面與第2端面的差在2 0 0 n m以下。 6 · —種半導體裝置，其特徵爲，備有： -59- (2) 1252565 半導體基板； 具有形成在上述半導體基板的閘極的主動區域；以及 具有形成在上述半導體基板的溝，及埋入於上述溝內 的塡塞用絕緣膜的元件分離區域， 在上述元件分離區域的上述塡塞用絕緣膜與堆疊在上 述塡塞用絕緣膜上的膜的接面，位於離開上述溝底部最遠 位置的上述塡塞用絕緣膜的接面，是形成在較形成上述閘 極的半導體基板表面爲低的位置。 7· —種半導體裝置，其特徵爲，備有： 半導體基板； 具有形成在上述半導體基板的闊極的主動區域；以及 具有形成在上述半導體基板的溝，及埋入於上述溝內 的塡塞用絕緣膜的元件分離區域， 在上述元件分離區域的上述塡塞用絕緣膜與堆疊在上 述塡塞用絕緣膜上的膜的接面，上述塡塞用絕緣膜的接面 ’是形成在較形成上述閘極的半導體基板表面爲低的位置 上述主動區域具有對應上述閘極在基板植入雜質的雜 質區域，上述塡塞用絕緣膜的接面，與上述半導體基板表 ®的差’較從上述雜質區域的基板表面至雜質濃度最高的 躁度的距離爲大。 8. —種半導體裝置，其特徵爲，備有： 半導體基板； 具有形成在上述半導體基板的溝，及埋入於上述溝內 -60- (3) 1252565 的塡塞用絕緣膜的元件分離區域； 鄰接於上述元件分離區域形成的閘極絕緣膜，及在上 述閘極絕緣膜上形成閘極的主動區域； 具有位於較上述元件分離區域與堆疊在上述主動區域 的上述閘極爲上方的上端面的層間絕緣膜， 上述閘極的一部分位於上述元件分離區域， 堆疊在位於上述閘極周圍的上述元件分離區域的上述 層間絕緣膜的一部分，是形成在較位於上述閘極下的上述 元件分離區域的上述塡塞用絕緣膜上面爲靠近溝底面側。 9 ·如申請專利範圍第1項所述之半導體裝置，其中 塡塞用氧化膜是包含，使用密度1x1010〜1x1012個 / cm3的電漿製作的HDP膜。 10· —種半導體裝置，其特徵爲，備有： 半導體基板； 具有形成在上述半導體基板的溝，及埋入於上述溝內 的塡塞用絕緣膜的元件分離區域；鄰接於上述元件分離區 域形成的閘極絕緣膜，及在上述_極絕緣膜上形成的聞極 的主動區域；具有位於較上述元件分離區域及堆疊在上述 主動區域的上述閘極爲上方的上端面的層間絕緣膜， 上述閘極的一部分位於上述元件分離區域， 回對堆暨在上述兀件分離區域的上述塡塞用絕緣膜上 的膜的接面中，上述閘極所處的第1元件分離區域的第1 接面，形成在較位於上述第1元件分離區域周圍的第2元 件分離區域的第2接面爲高的位置，配置上述閘極的區域 -61 - (4) 1252565 的上述半導體基板表面位於上述第1接面與第2接面之間 〇 11. 一種半導體裝置，其特徵爲，備有： 具有形成元件的複數個主動區域，及用以分離主動區 域相互間的兀件分離區域的半導體基板； 經由閘極絕緣膜形成在半導體基板的主動區域表面的 閘極；及 形成在半導體基板的元件分離區域，被塡塞用絕緣膜 所塡塞的溝’ 塡塞用絕緣膜的上端相較於半導體基板的主動區域表 面更朝向溝底部側凹陷。 12. —種半導體裝置的製造方法，其特徵爲，具備有 在半導體基板形成溝，將導電性較上述基板低的塡塞 用絕緣膜埋入上述溝內，形成元件分離區域與鄰接上述元 件分離區域的主動區域的製程； 在半導體基板堆疊閘極絕緣膜、閘極膜及其上的絕緣 膜，形成圖案，而形成閘極的製程； 去除上述元件分離區域的上述塡塞用絕緣膜的一部分 ’在上述塡塞用絕緣膜的表面形成，上述閘極所處的第1 區域’及在上述第]區域周圍，較上述第1區域低的第2 區域的製程。 1 3 ·如申請專利範圍第1 2項所述之半導體裝置的製造 方法，其中 -62 - 1252565 (5) 上述第2區域的上述塡塞用絕緣膜，被去除上述閛極 絕緣膜的厚度以上。 1 4 .如申請專利範圍第1 2項所述之半導體裝置的製造 方法，其中 上述第2區域的上述塡塞用絕緣膜，被去除4 0 nm以 上。 1 5 ·如申請專利範圍第1 2項所述之半導體裝置的製造 方法，其中 上述第2區域的上述塡塞用絕緣膜，被去除2 0 0 n m 以下。 16·—種半導體裝置的製造方法，其特徵爲，具備有 在半導體基板形成溝，將導電性較上述基板低的塡塞 用絕緣膜埋入上述溝內，形成元件分離區域與鄰接上述元 件分離區域的主動區域的製程； 在半導體基板堆疊閘極絕緣膜、閘極膜及其上的絕緣 膜，形成圖案，而形成閘極的製程； 在半導體基板塗抹抗蝕劑，形成圖案，在上述元件分 離區域之上述閘極所處的第1區域留下抗蝕劑，去除未存 在有上述閘極的第2區域的抗蝕劑，去除上述第2區域的 上述塡塞用絕緣膜的一部分的製程； 在上述半導體基板表面形成熱氧化膜，通過上述熱氧 化0吴將雜質植入上述半導體基板，退火而形成雜質區域的 製程； -63- (6) 1252565 在上述半導體基板堆疊導電性較半導體基板低的絕緣 膜的製程； 在上述堆疊的絕緣膜的上述雜質區域的位置開孔，形 成接觸孔的製程；以及 在上述接觸孔埋入導電性較矽高的導體性材料，以形 成插頭的製程。 1 7 ·如申請專利範圍第1 6項所述之半導體裝置的製造 方法，其中 上述第2區域的上述塡塞用絕緣膜，被去除上述雜質 區域的基板至上述雜質爲最高濃度的深度以上。 1 8 · —種半導體裝置的製造方法，其特徵爲，具備有 (1 )在半導體基板形成溝，將塡塞用絕緣膜埋入溝 內，形成元件分離區域與跟元件分離區域電氣方式分隔的 主里力區域的製程， (2 )在半導體基板堆疊閘極絕緣膜、閘極膜及絕緣 膜，形成圖案，而形成閘極的製程； (3 )在半導體基板塗抹抗蝕劑，將上述抗蝕劑形成 圖案，去除元件分離區域中的氧化膜的一部分的製程； (4 )將上述半導體基板表面熱氧化而形成熱氧化膜 ，從上述熱氧化膜上將雜質植入上述半導體基板，退火而 形成雜質區域的製程； (5 )在上述元件分離區域及主動區域上堆疊層間絕 緣膜的製程； - 64 - 1252565 (7) (6 )在上述層間絕緣膜開孔’形成接觸孔的製程； (7 )將導體性材料埋入上述接觸孔內，以形成電氣 方式連接在上述雜質區域的插頭的製程； (8 )在上述層間絕緣膜上形成電氣方式連接在上述 插頭的配線層的製程。 19。·一種半導體裝置之製造方法，其特徵爲，具備有 在半導體基板形成氧化膜的製程； 在上述氧化膜上形成防止氧化用膜的製程； 去除規定區域的上述防止氧化用膜及上述氧化膜，使 上述基板露出的製程； 蝕刻上述露出的基板，以形成溝的製程； 在上述溝及上述防止氧化用膜上堆疊絕緣膜的製程； 去除上述防止氧化用膜上的上述絕緣膜的製程； 形成堆疊元件的複數個元件分離溝的製程； 在半導體基板的主動區域表面經由閘極絕緣膜形成的 閘極； 形成在半導體基板的元件分離區域，被塡塞用絕緣膜 所塡塞的溝， 与具垂用絕緣膜的上端相較於半導體基板的主動區域表 面更朝向溝底部側凹陷。 20·—種半導體裝置，在基板主面上有埋入溝內部的 絕緣膜構成的元件分離部，其特徵爲， 在活性區域的寬度相對小的第]區域，上述元件分離 - 65 - 1252565 (8) 區域的凹陷（r e c e s s )量相對的大，在活性區域的寬度相 對大的第2區域，上述元件分離區域的凹陷量等於零或相 對的小。 2 1 ·如申請專利範圍第2 0項所述之半導體裝置，其中 上述第1區域的活性區域的寬度未滿1 μm，上述第2 區域的活性區域的寬度爲1 μπί以上。 2 2 · —種半導體裝置，在基板備有，由配置成行列狀 的複數個記憶格構成的記憶體陣列，及形成有與上述複數 個記憶格不同的電路元件的周邊電路區域’在上述基板的 主面上有，由埋設在溝內部的絕緣膜構成的複數個元件分 離部，其特徵爲， 上述記憶體陣列的上述元件分離部的凹陷量相對的大 ，上述周邊電路區域的上述元件分離部的凹陷量等於零或 相對的小。 2 3 .如申請專利範圍第2 2項所述之半導體裝置’其中 上述記憶體陣列的活性區域的寬度未滿1 ’上述 周邊電路區域的活性區域的寬度爲1 μηι以上。 2 4 .如申請專利範圍第2 2項所述之半導體裝置，其中 上述記憶體陣列的上述元件分離邰的凹陷量是8 0 n m 前後，上述周邊電路區域的上述元件分離部的凹陷量是0 〜4 〇 n rn前後。 2 5 .如申請專利範圍第2 2項所述之半導體裝置，其中 上述記憶體陣列的活性區域呈條紋狀° 26.如申請專利範圍第22項所述之半導體裝置，其中 -66 - 1252565 Ο) 上述複數個記憶格是，其各列的上述複數個記憶格的 源極·汲極區域相互成並聯連接，各行的複數條字元線延 伸，而構成快閃記憶體的記憶體陣列。 27·如申請專利範圍第26項所述之半導體裝置，其中 上述複數個記憶格的各個單元具備有：經由第1絕緣 膜設在上述源極·汲極區域間的通道區域上的浮遊閘極用 的下層導體膜；與上述浮遊閘極用的下層導體膜成電氣方 式相連接，從上述浮遊閘極用的下層導體膜經由上述浮遊 閘極用的下層導體膜上的第2絕緣膜延伸在上述源極·汲 極區域上的浮遊閘極用的上層導體膜；及經由第3絕緣膜 設在上述浮遊閘極用的上層導體膜上，重疊在上述浮遊閘 極用的上層導體膜上的具有上述字元線功能的控制閘極用 的導體膜。 28·—種半導體裝置的製造方法，其特徵爲，具備有 (a )在基板的第1區域形成第1溝，在與上述第1 區域不相同的第2區域形 成第2溝的製程； (b )在上述基板上堆疊絕緣膜後，將上述絕緣膜平 坦化’並在上述第1及第2的溝內部埋入上述絕緣膜的製 程； (c.)以抗鈾劑圖案覆蓋上述第2區域後，蝕刻埋入 上述第1溝內部的上述絕緣膜，使埋入上述第1溝內部的 上遮絕緣膜的上面，較埋入上述第2溝內部的上述絕緣膜 -67- 1252565 (10) 的上面凹陷，在上述第1區域形成第1元件分離部’在上 述第2區域形成第2元件分離部的製程， 上述第1區域是’活性區域的寬度相對小的區域’上 述第2區域是，活性區域的覓度相對大的區域。 2 9 ·如申請專利範圍第2 8項所述之半導體裝置的製造 方法，其中 上述第1元件分離區域的凹陷量相對的大’上述第2 元件分離區域的凹陷量相對的小。 3〇·如申請專利範圍第28項所述之半導體裝置的製造 方法，其中 上述第1區域的活性區域的寬度未滿1 ，上述第2 區域的活性區域的寬度在1 以上。 3 1 .如申請專利範圍第2 8項所述之半導體裝置的製造 方法，其中 進一步具有： (d )在上述基板的主面形成閘極絕緣膜後，在上述 基板上堆疊導電膜，以抗蝕劑作爲蝕刻罩加工上述導電膜 ，藉此在上述第1區域形成由上述導電膜構成的閘極的製 程； (e )在形成於上述第1區域上述閘極的兩側的上述 基板分別導入雜質，以形成源極·汲極區域的製程。 3 2 . —種半導體裝置的製造方法，是形成，具有行列 狀配置在基板的複數個記憶格，上述複數個記憶格的各個 單元具有浮遊閘極及控制閘極，在各列，上述複數個記憶 -68- 1252565 (11) 格的源極·汲極區域相互成並聯連接，與上述控制閘極一 體形成的字元線向上述複數個記憶格的閘極長度方向的行 方向延伸而成的記憶體陣列，及由跟上述複數個記憶體陣 列不相同的電路元件構成的周緣電路區域的方法，其特徵 爲，具備有： 在上述基板的成爲上述記憶體陣列的元件分離部的區 域形成第1溝，在 上述基板的成爲上述周邊電路區域的元件分離部的區 域形成第2溝的製程； (b )在上述基板上堆疊第〗絕緣膜後，將上述第1 絕緣膜平坦化，並在上述第1及第2的溝內部埋入上述第 1絕緣膜的製程； (C )以抗蝕劑圖案覆蓋上述周邊電路區域後，蝕刻 埋入上述第1溝內部的上述第1絕緣膜，.使埋入上述第1 溝內部的上述第1絕緣膜的上面，較埋入上述第2溝內部 的上述第1絕緣膜的上面凹陷，在上述記憶體陣列形成第 1元件分離部，在上述周邊電路區域形成第2元件分離部 的製程。 3 3 .如申請專利範圍第3 2項所述之半導體裝置的製造 方法，其中 上述記憶體陣列的上述第1元件分離區域的凹陷量相 對的大，上述周邊電路區域的上述第2元件分離區域的凹 陷量等於零或相對的小。 3 4 .如申請專利範圍第3 3項所述之半導體裝置的製造 (12) 1252565 方法，其中 上述記憶體陣列的活性區域的寬度未滿1 ，上述 周邊電路區域的活性區域的寬度在1 μ ΐΏ以上。 3 5 ·如申請專利範圍第3 3項所述之半導體裝釐的製造 方法，其中 上述記憶體陣列的上述第1元件分離部的凹陷量是 8 0 n m則後’上述周邊電路£域的上述弟2兀件分離部的 凹陷量是0〜40 nm前後。 3 6 ·如申請專利範圍第3 3項所述之半導體裝置的製造 方法，其中 上述記憶體陣列的活性區域呈條紋狀。 3 7 ·如申請專利範圍第3 2項所述之半導體裝置的製造 方法，其中 進一步具備有： (d )在上述記憶體陣列的活性區域上形成，成爲場 效電晶體的閘極絕緣膜的第2絕緣膜的製程； (e )在上述記憶體陣列的活性區域，使浮遊閘極用 的下層導體膜在上述第2絕緣膜上向上述第1方向延伸的 製程； (f )在上述浮遊閘極用的下層導體膜的兩側的上述 基板導入雜質，以形向上述第1方向延伸的源極.汲極區 域的製程； (g )在上述源極·汲極區域上形成較上述第2絕緣 膜厚的第3絕緣膜的製程； -70- 1252565 (13) (h )沿上述第1方向形成，連接在上述浮遊閘極用 的下層導體膜上層，延伸到上述第3絕緣膜上的浮遊閘極 用的上層導體膜的製程； (i )在上述浮遊閘極用的上層導體膜上層形成第4 絕緣膜的製程； (j )在上述第4絕緣膜上形成控制閘極用的導體膜 的製程； (k )沿著上述行方向的第2方向，在上述控制閘極 用的導體膜、上述浮遊閘極用的上層導體膜及下層導體膜 形成圖案，藉此形成與上述控制閘極形成爲一體的字元線 及上述浮遊閘極的製程。 38·—種半導體裝置的製造方法，其特徵爲，具備有 在半導體基板形成元件分離溝，勝導電性較上述基板 低的塡塞用絕緣膜埋入上述元件分離溝內，形成元件分離 部的製程； 在半導體基板堆疊閘極絕緣膜及閘極膜以及其上的絕 緣膜，形成圖案，而形成閘極的製程； 在上述閘極周圍的上述半導體基板內導入雜質的製程 5 去除上述元件分離部的上述塡塞用絕緣膜的一部分， 使上述塡塞用絕緣膜的最高區域較上述半導體基板的表面 低的製程； 熱處理上述半導體基板的製程； -71 - 1252565 (14) 在上述半導體基板的上述導入雜質的區域形成電氣方 式連絡的插頭的製程。 39·—種半導體裝置的製造方法，其特徵爲，具備有 在半導體基板形成元件分離溝，將導電性較上述基板 低的塡塞用絕緣膜埋入上述元件分離溝內，形成元件分離 部的製程； 在半導體基板堆疊閘極絕緣膜及閘極膜以及其上的絕 緣膜，形成圖案，而形成閘極的製程； 在上述閘極的側壁形成由絕緣膜構成的側壁的製程； 在上述側壁周圍的上述半導體基板內導入雜質的製程 去除上述元件分離部的上述塡塞用絕緣膜的一部分， 使上述塡塞用絕緣膜的最高區域較上述半導體基板的表面 低的製程； 熱處理上述半導體基板的製程； 在上述半導體基板的上述導入雜質的區域形成電氣方 式連絡的插頭的製程。 -72-
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