TWI233643B - Method of manufacturing semiconductor device - Google Patents

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TWI233643B TW092137661A TW92137661A TWI233643B TW I233643 B TWI233643 B TW I233643B TW 092137661 A TW092137661 A TW 092137661A TW 92137661 A TW92137661 A TW 92137661A TW I233643 B TWI233643 B TW I233643B
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Description

1233643 玫、發明說明： 【發明所屬之技術領域】 本發明係關於一種製造一半導體裝置之方法，更特定言 之，係關於一種製造用於將該半導體裝置之一閘極與其他 閘極及上部金屬絕緣之一層間絕緣膜之方法。 叙地，在一半導體裝置中，形成閘電極圖案，然後在 整個結構上形成一層間絕緣膜以將一閘極與其他閘極及上 部金屬線路絕緣。將該層間絕緣膜圖案化以形成用於開放 接觸部分之接㈣’然彳mx金屬埋藏料接觸孔來 形成接觸插塞。為在一 晶圓上以一精確尺寸均勻地形成此 等接觸插塞，欲將該等接觸插塞形成於其中的區域之上面 部分形狀應為平滑。但是 如果藉由使用一傳統方法來形 成一層間絕賴，則欲將該等接觸插塞形成於纟中的區域 之上面部分形狀出現斜面。 圖1為用於解說傳統問題之一 SEM圖。 茶考圖1’特定言之，在一NAND型快閃裝置中，欲在位 於一單兀串二端的選擇電晶體之間形成接觸插塞的區域間 之距離比一單元串間隔更寬。由於此等圖案差異，當藉 由使用一般沈積方法來形成一HDP氧化物膜時，產生欲將 違專接觸插塞升》成於其中的區域之上面部分凹陷之一問 題。因此，就有在使用一光阻膜之一圖案化程序中難以形 成-精確的接觸插塞圖案的問題。即，由於在一照相蝕刻 程序中之容限保證較差，因此存在難以確保一臨限尺寸之 90l02.doc5 1233643 均勾度以及對整個晶 【發明内容】 口之精確目標控制的問題。 因此’本發明係用以解決前述問題， 造一半導體在k供一種製 十以置之方法，該裝置能藉由 與蝕刻程序而开彡忐兮麻日日 夕重同時沈積 才斤而H亥層間絕緣臈來防止由於 圖案差異而在一声門έ77 @ 、 σΡ結構之 嘈間、纟巴緣朕中發生段差。 依據本發明之_較佳· 具肢貫施例，提供一種製#
體裝置之方法，其包含以下牛裡裏k一丰V -、匕δ以下步驟·提供盆中 圖案之一丰導辨其/、中形成一閘電極 +導體基板’《及藉由實施多重 :=成由一多層氧化物膜組成之-層間絕緣膜：埋藏 该閘電極圖案。 本發明之一方面係提供一種製造—半導體裝置之方法， 其包含以下步驟··提供其中形成—閘電極圖案之_半導體 基板；藉由同時實施一第一沈積與蝕刻程序而在整個結構 上幵7成第一 HDP氧化物膜；以及藉由同時實施一第二沈 積與蝕刻程序而在整個結構上形成一第二HDp氧化物膜。 【實施方式】 以下將參考附圖說明本發明之具體實施例。但是，本發 明並非限於下述具體實施例，而可在各.方面得到具體化。 進步’提供該寺具體實施例以全面揭示本發明並為熟悉 本發明範圍之技術者所瞭解。該等圖式中的相同數字表示 相同元件。 - 進一步，可能藉由實施該層間絕緣層之一傳統沈積、一 化學機械研磨（chemical mechanical polishing ; CMP)以使該 9〇102.doc5 1233643 層間絕緣膜平坦化來減小一層間絕緣膜之表面段差。但 是，在本項具體實施例中，將對不用實施該化學機械研磨 而能減小一層間絕緣膜之表面段差進行解說。 圖2A至2C係用於解說依據本發明製造一半導體裝置之 一方法之斷面圖。 參考圖2 A，在表面處理與離子植入情況下抑制_基板表 面之結晶缺陷並充當一緩衝層之一屏障氧化物膜（未顯 示），沈積於一半導體基板110上，然後，藉由實施離子植 入來形成用於控制一井或一臨限電壓之一離子層（未顯 不）。移除該屏障氧化物膜，然後沈積一穿隧氧化物膜丨丨2、 一第一多晶矽膜114以及一襯墊氮化物膜（未顯示）。 藉由使用一絕緣（isolation ; IS〇)遮罩圖案化而按順序蝕 刻該襯墊氮化物膜、該第一多晶矽膜丨14、該穿隧氧化物膜 112以及該半導體基板11〇來形成淺溝渠絕緣 trench 1S〇latlon ; STI)型溝渠，以便定義作用區域與場區 域。一氮化物膜沈積於整個結構上以埋藏該等溝渠。藉由 將該襯墊氮化物膜用作一終止層以移除在該襯墊氮化物膜 上的氧化物膜來實施一平坦化程序。結果，形成用於絕緣 元件的一元件絕緣膜（未顯示）。 實施使用H3P〇4之一氮化物剝除程序以蝕刻該襯墊氮化 物膜。藉由實施使用DHF之一預處理清洗程序來移除在該 第夕曰曰石夕膜114上形成之一天然氧化物膜及殘留物。需要 在整個結構上沈積一第二多晶矽膜116，然後實施一圖案化 程序以形成浮動電極117。 9〇102.doc5 1233643 參考圖2B，形成一介電膜丨18、用於—控制閘極之一第三 多晶矽膜120以及一矽化鎢膜122。在該矽化鎢膜122上形成 一硬遮罩膜124。藉由使用一閘極遮罩來實施一圖案化程序 以圖案化該硬遮罩膜124。藉由將該圖案化硬遮罩膜124用 作一蝕刻遮罩來實施一蝕刻程序，以蝕刻該矽化鎢膜Μ] 及該第三多晶矽膜12〇以形成控制閘極123。隨後，圖案化 該介電膜m與料浮㈣電極lmx關料浮動間電極 117。結果，形成閘電極130。該等閘電極之每一個均包含 一穿隧氧化物膜112、一絕緣浮動閘電極117、一介電膜118 以及 '一控制問電極12 3。 參考圖2C，實施-氧化程序來補償在一問極姓刻中發生 的損失以便在閘極側壁上形成側壁氧化物膜132。在該整個 結構上使用-多重沈積與㈣程序而形成—層間絕緣膜， 以便將該等問電極13G相互隔離並將其與上部金属線路（未 顯示）電性絕緣。圖案化該層間絕緣膜14〇以形成金屬插塞 (未顯示）。 需要在包含該閘電極13(3内之—氧化物膜之—物質膜變 厚現象最小化之㈣條件下實施該氧化程序…同時沈積 與钱刻構件實施—料，其_沈積—狀絕緣物質膜及同 時敍刻該絕緣物質膜之—部分（參考圖冗之—虛線區域 需要沈積與㈣速率在⑴化―範圍内。需要使用一高密 度電聚裝置來同時沈積與蝕刻該層間絕緣膜14〇。 ―因為當使I光阻膜來實施_圖案化程序時，容易確保 一照相㈣程序之容限及確保其臨限大小的均勾度及對整 90102.doc5 1233643 個晶圓的精確目標控制，因此使用該同時沈積與钱刻程序 而形成的層間絕緣膜1 40之上部表面應平滑。 以下將參考隨附圖式來明確解說該同時沈積與蝕刻程 序。 圖3 A至3 C係在依據包括一沈積步驟、一姓刻步驟及一沈 積步驟之一程序而實施多重沈積與蝕刻程序情況下的概念 圖。圖4A至4E係在依據包括一沈積步驟、一 |虫刻步驟、一 沈積步驟、一姓刻步驟及一沈積步驟之一程序而實施多重 沈積與蝕刻程序情況下的概念圖。 參考圖3 A至3C，藉由沿該整個結構之段差實施一第一沈 積步驟，將一第一 HDP氧化物膜210沈積於一半導體基板 200上’其中在閘電極之間發生一段差。藉由實施使用一電 漿喷濺之第一蝕刻程序移除該第一 HDP氧化物膜210之一 部分（參考圖3B之虛線區域）。藉由實施一第二沈積步驟而 將一第二HDP氧化物膜220沈積於該第一 HDP氧化物膜210 上。 參考圖4A至4E，藉由沿該半導體基板3〇〇之段差來實施 一第一沈積步驟而沈積一第一 HDP氧化物膜3 1 〇。藉由實施 使用一電漿喷濺之一第一蝕刻程序來移除該第一 HDP氧化 物膜310之一部分（參考圖4B之虛線區域）。藉由實施一第 二沈積步驟而將一第二HDP氧化物膜32〇沈積於該第一 HDP氧化物膜310上。藉由實施一第二蝕刻程序來移除該第 二HDP氧化物膜320之一部分。藉由實施一第三沈積步驟來 沈積一第三HDP氧化物膜330。需要同時實施該沈積步驟與 90102.doc5 1233643 該蝕刻程序。 可能埋藏比一三級步驟圖案間隙更窄之一五級步驟圖案 間隙。即，級越多’可獲得的埋藏優勢越多。使用該原理， 糟由同時實施一沈積步驟與一敍刻程序來形成該等卿氧 化物膜。 、圖5為-SEM圖’其中實施多重同時沈積與㈣程序以形 成一 HDP氧化物膜。 如圖5中所不’ #藉由—同時沈積與#刻程序而形成該 聊氧化物膜時，在突出圖案區域之上的HDP氧化物膜突 為角也可藉由调整該沈積與姓刻速率來控制上述三 角形。 以下將參考隨附圖式纟明確解說依據該沈積與姓刻程序 之層間絕緣膜平滑度。 圖6A為解說當蝕刻速率比沈積速率低得多時藉由一同時 沈積與_程序而形成的_層間絕緣膜之_斷面圖，圖⑶ 為解說當該银刻速率比該沈積速率略低時藉由一$時沈積 與蝕刻程序而形成的一層間絕緣膜之一斷面圖。 一參考圖6A及6B，藉由實施一同時沈積與钱刻程序，在一 半導體基板500上形成一層間絕緣膜54〇，其中形成閘電極 530但疋，如果該蝕刻速率低，則具有一較大圖案尺寸之 閘電極53 0之上面部分可突出如一山的形狀（參考圖6A中的 B區域）。另一方面，當該蝕刻速率高時，該層間絕緣膜540 的大出速率變得過低，因而能獲得幾乎完全平滑的表面（參 考圖6B中的C區域）。因此，可藉由調整欲使用該同時沈積 90102.doc5 10 1233643 與飿刻程序而形成㈣絕㈣州之沈積與 制該層間絕緣膜540之平滑度。 丰來1 如以上圖3至6令所說明，當使用該同時沈積與蝕刻程序 而幵乂成一層間絕緣膜時，其表面平滑度依據其自身的沈積 與钱刻速率而極為不同。該沈積與钱刻速率稱作一沈積喷 濺速率（deposltion sputtedng她；dsr)。較高的⑽表示 該钱刻速率比該沈積速率低得多，而較低的峨表示該韻 刻速率比该沈積速率略低。需要該〇311為丨或更大。如果該 太過低，即δ亥钱刻速率太過高，則有一問題即切掉了 Α等圖案化的角落。另一方面，如果該dsr太過高，即該 沈積速率太過高，則有一問題即不能移除空隙，這與一般 的化學汽相沈積方法類似。因此，需要該〇311在i至25之一 祀圍内。DSR越高，則獲得的平滑度越差。但是dsr越低， 則獲得的平滑度越好。如果該DSR為3，則一沈積量為3而 一蝕刻量為1。但是，如果該！)311為25，則該沈積量為25而 該姓刻量為1。 現在，將參考隨附圖式來說明藉由實施具有上述之一 DSR的多重同時沈積與蝕刻程序而使用_HDp氧化物膜來 形成一層間絕緣膜之一情況。 圖7A及7B為解說藉由二步驟之一同時沈積與蝕刻程序 而形成之一 HDP氧化物膜之斷面圖。 參考圖7 A ,藉由實施一第一同時沈積與蝕刻程序，在一 半導體基板610上形成一第一 HDP氧化物膜642，其中形成 閘電極630。在一第一沈積程序中，需要該第一 hdp氧化物 90102.doc5 -11- 1233643 膜642在其覆蓋極好，而且圖案之間未形成空隙之一條件下 形成。參考該第一 HDP氧化物膜642，由於該等閘電極630， 因此該第一HDP氧化物膜642在形成該等閘電極630圖案之 區域内突出，而在該等閘電極630之間的區域凹陷。在該 點，該程序實施於該DSR處於3至25之一範圍内之一條件 下。最好，該DSR在3至10之一範圍内為有效。需要所形成 的第一HDP氧化物膜642具有1000至10000A之厚度。需要在 該第一沈積程序與該第一蝕刻程序後，該第一 HDP氧化物 膜642之折射率在1.44至1.48之一範圍内。這可能藉由調整 該DSR而獲得。 參考圖7B，藉由實施一第二同時沈積與蝕刻程序而在該 第一 HDP氧化物膜642上形成一第二HDP氧化物膜644，以 形成由該第一HDP氧化物膜642與該第二HDP氧化物膜644 組成之一層間絕緣膜。需要該DSR為3或更小。該DSR在1 至3之一範圍内更好。需要在該第二蝕刻程序中實施使用 3000 W或以上之一偏壓功率之一同時噴濺與蝕刻程序。需 要所形成的第二HDP氧化物膜644具有能減小該第一 HDP 氧化物膜642之段差之一厚度。需要所形成的第二HDP氧化 物膜644具有1000至10000A之厚度。需要該第二HDP氧化物 膜644之折射率在該第二同時沈積與蝕刻程序後處於1.44 至1.48之一範圍内。 因此，除一些寬閘極圖案以外，大多數精細圖案之一上 部表面可為平滑。因此，不需要實施一後續的CMP程序。 為最大化該表面平滑度，需要在該DSR最小化之一條件下 90l02.doc5 -12- 1233643 實施程序。需要在本發明之多重沈積與㈣程序中改變每 步驟之DSR來提高一層間絕緣膜之平滑度。為提高該層 間絕緣膜之平滑度，需要在該DSR具有比先前所實施的沈 積與姓刻程序更低之—速率之條件下實施最後的沈積與姓 刻程序。 如以上所說明’可能藉由使用多重同時沈積與㈣程序 而形成該層間絕緣膜來使_層間絕緣膜平坦化，而不必實 施一後續的平坦化程序。 、 此外， 變控制。 可藉由調整該沈積與蝕刻速率來對平滑度進行可 ,進-步，由於依據該平坦化程序而使程序時間縮短、程 序簡化且成本減小，因此可能提高該裝置良率。 【圖式簡單說明】 本發明的前述方面與其他特徵已結合隨附圖式 上，其中·· 圖1係用於解說傳統問題之一 SEM圖； 圖2A至2C係用於解說依據本發明之製造一半導體裝置 之一方法之斷面圖； 圖3A至3C係在依據包括一沈積步驟、一蝕刻步驟及—沈 積步驟之-過程而實施多重沈積與姓刻程序情況下之概^ 圖4A至4E係在依據包括-沈積步驟、刻步驟、—沈 積步驟、-㈣步驟及-沈積步驟之—程序而實施多重^ 積與蝕刻程序情況下的概念圖； / ^ 90l02.doc5 13 1233643 ®系在實她夕重同日$沈積與姓刻程序以形成一肋p氧 化物膜後所獲得之一 SEM圖； 圖6A係用於解說當㈣速率低於沈積速率時藉由-同時 沈積與蝕刻程序而形成的一層間絕緣膜之_斷面圖，圖6B 係用於解說當該蝕刻速率高於該沈積速率時藉由一同時沈 積與蝕刻程序而形成的一層間絕緣膜之一斷面圖；以及 圖7A及7B為解說藉由二步驟之_同時沈積與姓刻程序 而形成之一HDP氧化物膜之斷面圖。 【圖式代表符號說明】 110 、 200 、 300 、 500 、 610 半導體基板 112 穿隨氧化物膜 114 、 116 、 120 、 122 第一多晶矽膜 117 浮動閘電極 118 介電膜 123 控制問電極 124 硬遮罩膜 130 、 530 、 630 閘電極 132 側壁氧化物膜 140 、 150 層間絕緣膜 210 、 220 、 310 、 320 、 330 ' 642 、 644 HDP氧化物膜 90102.doc5 -14-

Claims (1)

1233643 拾、申請專利範圍： 1 · 一種製造一半導體裝置的方法，其包含以下步驟： 提供其中形成一閘電極圖案之一半導體基板；以及 藉由實行多重同時沈積與蝕刻程序而形成包括一多層 氧化物膜之一層間絕緣膜以埋藏該閘電極圖案。 2·如申請專利範圍第丨項之製造一半導體裝置之方法，其中 :由同時實行用於一 HDP氧化物膜之一沈積與蝕刻程序 來實施該多重同時沈積與蝕刻程序。 3·如申請專利範圍第丨項之製造一半導體裝置之方法，其中 當實施該多重同時沈積與蝕刻程序時，欲沈積並蝕刻的 氧化物膜之一沈積與蝕刻速率在1至25的範圍内。 4.如申請專利範圍第丨項之製造一半導體裝置之方法，其中 該層間絕緣膜具有144至148之一表面折射率。 女申明專利範圍第1項之製造一半導體裝置之方法，其中 藉由使用一電漿喷濺來實施該蝕刻程序。 種製U半導體裝置的方法，其包含以下步驟： j七、其令形成一閘電極圖案之一半導體基板；以及 藉由同日丁實行一第一沈積與蝕刻程序而在整個結構上 形成一第_HDP氧化物膜；以及 藉由同恰實行一第二沈積與蝕刻程序而在整個結構上 形成一第二HDP氧化物膜。 7.::申請專利範圍第6項之製造一半導體裝置之方法，其中 藉由使用一電漿喷濺來實施該蝕刻程序。 8·如申請專利範圍第6項之製造一半導體裝置之方法，其中 90102.doc6 1233643 该第一HDP氧化物膜之一沈積與蝕刻速率在3至25之一範 圍内。 •如申凊專利範圍第6項之製造一半導體裝置之方法，其中 該第二HDP氧化物膜之一沈積與蝕刻速率在丨至3之範圍 内〇 10.如申請專利範圍第6項之製造一半導體裝置之方法，其中 該第二HDP氧化物膜具有丨.44至丨48之—表面折射率。 90102.doc6
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