TWI227050B - Semiconductor device and method for manufacturing the same - Google Patents

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TWI227050B TW092127632A TW92127632A TWI227050B TW I227050 B TWI227050 B TW I227050B TW 092127632 A TW092127632 A TW 092127632A TW 92127632 A TW92127632 A TW 92127632A TW I227050 B TWI227050 B TW I227050B
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Yukihiro Takao
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Sanyo Electric Co
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Description

1227050 玖、發明說明 [發明所屬之技術領域] 本發明乃關於一種配列多數球狀導電端子 BGA(Ball Grid Array，球柵陣列）型半導鹘穿置 [先前技術] 近年來’關於三次元封裝技術’此外關於新型封 術’ CSP(Chip Size package ’晶片尺寸封裝）乃受到嘱:。 所謂的CSP是指具備與半導體晶片的外形尺寸略同大小白 外形尺寸之小型封裝。 的 以往’ BGA(BallGridArray ’球栅陣列）型半導體裝置 乃做為CSP的一種而為人所知。此BGA型半導體穿置仡 將由銲錫等金屬構件所組成之球狀的導電端子，子^ 配列多數於封裝體的一主要平面i ’並與搭載於封穿:體的 其他面上之半導體晶片進行電性連接。 而於組裝此BGA型半導體裝置於電子機器時，芦由將 各個導電端子壓合於印刷基板上的配線圖案上，來^性連 接半導體晶片及搭載於印刷基板上的外部電路。 上述BGA型半導體裝置相較於具備在側部突出之導 針（曰Lead Pin)之S0P(Small 〇utline以仏叩，小外型封裝） 或是QFP(QUad Flat Package，四方扁平封裝）等其他 型半導體裝置’其具有可設置較多數的導電端+，並可達 到^型化之優點。此BGA型半導體裝置具有例如作為搭載 於行動電話上之數位相機的影像感測器晶片（image chiP)之用途。 315108 5 Ί227050 十第3〇圖係顯示習知BGA型半導體裝置的概略構成， 第30圖⑷係顯示在匕BGA型半導體裳置之表面側的斜視 圖而第30圖⑻係顯示此BGA型半導體裝置之背面側的 斜視圖。 於此BGA型半導體裝置1〇1中，半導體晶片ι〇4乃透 過％氧树月曰105a、l〇5b，而密封於第i及第2玻璃基板 •1〇2、103之間。於第2玻璃基板1〇3的一主要平面上，亦 ，即於BGA型半導體裂置1〇1的背面上，以格子狀配置多數 的球狀端子106。此導電端子1〇6乃透過第i配線107而 連接於半導體晶片104。於多數的第丄配線1〇7上，連接 有分別從半導體晶片1〇4的内部拉出的銘配線，而各球狀 端子1〇6則與半導體晶片1〇4作電性連接。 關方；此BGA型半導體襄置1〇1的剖面構造，乃參照第 圖詳細說明。第31圖係顯示沿著切割線，被分割成各 個晶片之BGA型半導體裝置1〇1的剖面圖。 方、配置於半^體晶片丨〇4表面之絕緣膜⑽上設置第 1 S己線 1 0 7。此半導 «§# a Ί Π /1 千蜍月五日日片104係藉由樹脂105a而與第i 玻璃基板102相接合。此外，此半導體晶片ΠΜ的背面則 係錯由樹脂1〇5b而與第2破璃基板1〇3相接合。 然後，第1配線107的—端與第2配線110相連接。 此弟2配線1 1 〇從第ί配線ί ^ 7 乐 果107的一端延伸至第2玻螭基 板10 3的表面。而於征袖5笼 q 之1甲主弟2玻璃基板1 03上的第2配 線上，形成球狀的導電端子1〇6。 上述技術記載於例如日本特許公表2〇〇2_5 12436號公 315108 6 1227050 報中。 然而，於上述BGA型半導體裴置1〇1中，因為第丄 配線107與第2配線110的接觸面積非常小，因而在此接 觸部分恐會產生斷線。此外，第丄配線1〇7的階梯覆蓋率 (step C0Verage)亦有可能產生問題。 [發明内容] 因此，於本發明中，設置從半導體晶片的背面側到達 銲墊電極之導孔（via h〇le)，並藉由埋設於此導孔的柱狀端 子 而使彳寸鲜塾電極及突起電極作電性連接。 此外，於本發明中，連接半導體晶片的銲墊電極及延 伸至此半導體晶片背面之再配線層，且於此再配線層上形 f突起電極時，設置從半導體晶片背面側到達銲塾;極二 冷孔，亚藉由埋設於此導孔的柱狀端子，而使兩者 連接。 「电丨王 再者：於本發明中’連接半導體晶片的銲墊電極及接 ；半‘肢晶片背面之支撐基板側的再配線層，且γ μ ^己，.泉層上形成突起電極時，設置從支撐基板㈣達 ^之V孔，亚藉由埋設於此導孔的柱狀端子，而使兩者 作電性連接。 ^…考 曰藉此可防止從半導體晶片的銲墊電極開始至半 日日片背面的突去巳+ & & A 士 月且 ^ 、 大起^極為止的配線產生斷線及階梯覆蓋率劣 化的清形，而可得到可靠性高的BGA型半導體裝置。 [實施方式] ^ 接下來，芩照圖面，來詳細說明本發明的第1實施形 315108 7 1227050 態 百先，參照第8圖來說明此半導體裝置的構造。第8 圖（A)係為從石夕曰曰曰# 1〇A白勺背面所觀察之切割線周圍的平 面圖，第8圖（B)係為沿著第8圖⑷的χ_χ線的剖面圖 此半導體裝置係顯示沿著切割線，將經過後述製程處理後 的矽a曰圓分剎成多數晶片的狀態(圖中係分割& 2個 片）。 日日 矽晶片10A例如為CCD(Charge c〇upled ，電 荷搞合元件）影像感測器晶片，於該晶片的表面上形成^ 張銲整電極U。此擴張銲塾電極u係將一般用於打線接 合（Wire Bonding)的銲塾電極擴張至切割線區域為止之電 極。擴張銲塾電極11的表面乃以未圖示之氮切膜等鈍: 膜（passivation fiim)包覆。於形成擴張銲墊電極η u y 曰曰
片心的表面上’透過例如由環氧樹脂所組成之樹脂層 1 2，與做為支撐基板之透明玻璃基板丨3相接著。 然後，將從矽晶片10A背面到達擴張銲墊電極η之 導孔進行開口 ’並以埋設於此導孔17内的方式，來形 成例如由銅（Cu)之導電材料所構成之柱狀端子2〇。此柱狀 端子20係與擴張鋅塾電極i i作電性連接。此外，此柱狀 端子20及石夕晶片10A乃藉由設置於導孔17側壁之絕緣層 3 〇來進行絕緣。 3 然後，再配線層21從柱狀端子2〇延伸至石夕晶片μα 的背面上’且於此再配線層21上包覆詳錫罩_“ Mask)22,並於其開σ部搭載銲錫突起23(突起電極卜 315108 8 1227050 二犬起23'藉由在所希望的位置上形成多數的方 式，而传到BGA構造。如此，可形成從石夕晶片10A的沪 :銲塾電㈣開始，至形成於該石夕晶片ι〇Α背面之銲錫 大起23為止之配線。而本發明因為利用埋設於導孔η之 ，狀端子20來進行配線，因此不易引起斷線，並且 盍率亦佳。此外，配線之機械性強度亦較高。 < 此外’亦可以對應銲錫突起23的形纽i，而於石夕 的背面設置緩衝材16。這是為了達到鲜錫突起 β择：广之故。秸此’於裝設此半導體裝置於印刷基板 …糟由印刷基板及鲜錫突起23之熱膨脹率的差所產生的 應力，來防止銲錫突起23及石夕晶片1〇Α發生損傷。緩衝 2 16例如可以光阻材料或是有機膜形成，亦可以銅 寻金屬形成。 此外，如第8圖所示，導孔17雖是筆直地進行開口， 但是並不侷限於此，如第9圖所示，該導孔17的剖面亦可 以形成從表面開始愈往深處愈細的錐面形狀。第9圖（Α) h為矽a曰圓的切割線周圍的平面圖，第9圖（β)係為沿著第 9圖（Α)的x_x線的剖面圖。藉此，當如後所述般藉由電鍍 法來=成柱狀端子20時，則具有可以以濺鍍法來形成電^ 用種晶層（seeds layer)18等優點。 ★接下來針對此半導體裝置的製造方法來加以說明。如 第1圖所不，使矽晶圓丨〇的表面上，形成有未圖示的半導 體積體電路（例如⑽影像感測器晶片）。然後於該石夕晶圓 10表面上，形成如上所述之擴張銲墊電極n。此擴張銲墊 315108 9 l227〇5〇 兒極u係由鋁、鋁合金、或是銅等金屬所組成，其厚度約 為 1 // m。 ' 士接下來如第2圖所示，塗佈例如由環氧樹脂所組成之 =脂層12。然後，如第3圖所示，透過此樹脂層12，將玻 :离基板1 3接著於矽晶圓丨〇的表面。此玻璃基板丨3具有作 f夕曰曰圓1 0的保護體及支撐體的功能。然後，於接著該玻 j基板13的狀態下，進行矽晶圓1〇的背面研磨，亦即所 ' :的背研（Back Grind)，而將其厚度加工至約1〇〇//卬。其 、·研二在進行機械式研磨之後，亦可藉由化學蝕刻處理來使 磨面平整。此外，亦可不進行研磨處理，而僅僅進行濕 χ或乾式餘刻處理。 面：下來如第4圖所示’於已進行背研的石夕晶圓⑺背 ’成緩衝材16。此緩衝材16乃對應銲錫突起门的形成 ::成。緩衝材16例如可以光阻材料或是有機膜來形 、裝置的二緩衝材I6可視需要而形成，亦可因應此半導體 、、^在不焦要的情況下加以省略。 面之=7形成貫通石夕晶圓1〇而到達擴張鲜塾電極"表 例如約為…此導：17的深度約⑽心。此外，其寬度 為4〇/Zm，其長度約為2〇0/zm。 圓二:孔？方導广17的方法’有利用雷射光束而對碎晶 之方法里中法’或是採用濕式姓刻法或乾式兹刻法開孔 圖所示加錐此導孔17可藉由控制雷射光束，而如第9 1 丁加工成錐面形狀。 接下來針對形成柱狀端子2。及再配線層21之製程加 315108 10 1227050 以說:月。如第5圖所示，首先，於包含導孔17内的全部面 # 藉由 t 水 CVD(Plasma Chemical Vap〇r ，電 漿化學氣相沉積法）來形成厚度約為ι〇〇 #①的絕緣層。 這是為了對柱狀端子20及矽晶圓10進行絕緣之故。由於 絕緣層30亦形成於導孔17的底部，關於此部份的絕緣層 3〇將會被蝕刻除去，而再次露出擴張銲墊電極U的表面。 接下來’藉由無電解電鍍’於全面上形成由銅(cu)所 組成的種晶層18。種晶層18係於進行後述之電解電鐘時， 用於電錄成長的種晶層―岭其厚度可約為lMm。其 中’如上所述，去墓 、 、 田V孔17加工為錐面形狀時，可採用濺铲 法來形成種晶層1 8。 又 之佼，雖將進行銅（Cu)的電解電鍍，但在那之前，將 、/成兒鍍的區域上形成光阻層1 9。此光阻層丨9的形 成區域係為第6圖的平面圖中’以灰色塗滿的區域。亦即， 除了柱狀端子2G及再配線層21及銲錫突起形成區域之外 or! Γ5" lJU · …、後進仃銅（Cu)的電解電鍍，並同時形成柱狀端子 命-氣層2 1。柱狀端子2 0係透過種晶層丨8而與擴張 ,私極11作電性連接。此方法雖有益於減少製程，但是 $獨立控制再配線層2丨的電鍍厚度及成長於導孔 、又厚度因而有無法使兩者最適化的缺點。 口此，關於桎狀端子20可以以電解電鍍來形成， ^方、再配線層21則可以銘（A1)濺鍍法來形成。之後，藉 鍍法而灰再配線層21上形成Ni(鎳）/Au(金）等阻障金 315108 11 1227050 广心咖)(未圖示)。這是為了使再配 起23之間可作良好的電性接合之故。 于錫尺 然後’如第7圖所示’去除 19 線層為光罩（mask)， …、後以再配 下方的種晶層U。此時雖:：來去除殘留於光阻層19 是因為再配線層2"請日：：再亦被钱刻，但 題。 種曰日層18為厚，因此並不會產生問 接下來如第8圖所示，於再配線岸21 22 ’採用網版印刷法如咖ρΗη日… ^銲錫罩 預定巴H f： ng)，於再配線層21的 =㈣上印刷銲錫，並藉由熱處理對該銲錫進行回焊 e ow) ’秸此來形成鮮錫突起23。 可”晶圓,。背面的所希望區域上形成所希= 關方;：錫突起23的數量或是形成區域亦可自由選擇。 然後沿著切割線’將石夕晶圓10分割為多數的石夕晶片 10A。於此切割製程中’可採用雷射光束。此外，於：用 *雷射光束的切割萝藉φ Μ 、 L…- 玻璃基板13的切面為錐面 / 、工進仃加工，可防止玻璃基板丨3破妒。 接I來，參照圖面詳細說明本發明的第2實施形態。 18二’广18圖來說明此半導體裝置的構造。第 σ )糸為以2玻璃基板215側所觀 =或周圍的平面圖，第18圖剛為沿著二 七心線的剖面圖。此半導體裝置係顯示沿著切割線區 圖二過二这製程處理後的石夕晶… L、（圖中係分告彳為2個的晶片）。 315108 12 1227050 石夕晶片210A例如為CCD影像感㈣器晶片，於該晶片 的表面上形成有擴張銲塾電@ 2U。此擴張銲塾電極曰曰⑴ 係將一般用於打線接合(Wi- Bonding)的料電極擴張至 刀°J ’泉區域為止之電極°擴張銲塾電極2 11的表面乃以未 .圖示之氮日切膜等鈍化膜包覆。於形成該擴張銲塾電極 2/ 1之矽晶片2 1 〇 A的表面，透過例如由環氧樹脂所組成之 树月曰層2 1 2 ’與做為支撐基板之透明的f 1玻璃基板2 1 3 相接著。 此外，於矽晶片210A的背面，透過例如由環氧樹脂 所組成之樹脂^ 214，與做為支撐基板之透明的第2玻璃 基板2 1 5相接著。 然後，將從第2玻璃基板2 1 5到達擴張銲墊電極2 j i 之^孔2 1 7進行開口，並以埋設於此導孔2丨7内的方式， 來形成例如由銅（Cn)之導電材料所構成之柱狀端子22〇。 此柱狀端子220及矽晶片21〇a乃藉由設置於導孔217側 壁之絕緣層230來進行絕緣。 然後，再配線層22 1從柱狀端子220延伸至第2玻璃 基板2 1 5上，然後於此再配線層22丨上包覆銲錫罩222， 並於其開口部搭載銲錫突起223(突起電極）。 銲錫突起223可藉由在所希望的位置上形成多數的方 式，而得到BGA構造。如此，可形成從矽晶片2 1 0A的擴 張銲墊電極2 11開始，至形成於該矽晶片2 1 0 A背面之銲 錫突起2 2 3為止之配線。而本發明因為利用埋設於導孔2 1 7 之柱狀i?而子2 2 0來進^亍配線，因此不易引起斷線’並且階 13 315108 1227050 梯復盍率亦佳。此外，配線之機械性強度亦較高。 此外，亦可以對應銲錫突起223的形成位置，而於第 2办玻璃基板215的表面設置緩衝材2 i 6。這是為了達到鮮锡 突起：23的高度之故。#此，於裝設此半導體裝置於印刷 基板時，藉由印刷基板及銲錫突起223之熱膨脹率的差所 產1應力，來防止銲錫突起如及第2玻璃基板215發 生知傷。緩衝材216例如可以綠材料或是有機膜形成， 亦可以銅(Cu)等金屬形成。 此^，如第18圖所示，導孔217雖是筆直地進行開 口，但是亚不限定於此，如第19圖所示，該導孔217的剖 面亦可以形成從表面開始愈往深處愈細的錐面形狀。其 2第1 9圖（A)係為矽晶圓的切割線區域周圍的平面圖， 第19圖（B)係為沿著第19圖（A)的χ_χ線的剖面圖。藉此， 當如後所述般藉由電鑛法來形成柱狀端子22〇時，則具有 可以以濺鍍法來形成電鍍用種晶層218等優點。 I #下來針對此半導體裝置的製造方法來加以說明。如 第10圖所示，使矽晶圓210的表面形成有未圖示的半導體 積體電路（例如CCD影像感測器晶片）。然後於該石夕晶圓 210表面上，形成如上所述之擴張銲墊電極211。此擴張銲 墊私極2 11係由紹、紹合金、或是銅等金屬所組成，其厚 度約為1 // m。 士匕接下來如第11圖所不，塗佈例如由環氧樹脂所組成之 ^月曰層212。然後如帛12圖所示，透過此樹脂層212，將 第1破璃基板213接著於石夕晶圓21〇的表面。此第i玻璃 315108 14 1227050 土板2U具有作為石夕晶圓21〇的保護體及支撐體的功能。 然後，於接著該第}玻璃基板213的狀態下，進行石夕晶圓 210的背面研磨，亦即所謂的背研⑺心〜—)，而將其厚 度加工至約10”m。其中’在進行機械式研磨之後，亦； 稭由化學钮刻處理來使研磨面平整。此外，亦可不進行研 磨處理，而僅僅進行濕式或乾式姓刻處理。 接下來如第13圖所示，於石夕晶圓21〇背面塗佈由環 乳樹脂所形成之樹脂層214。然後採用此樹脂層214，而將 第2玻璃基板215接著於⑪晶圓⑽的背面。帛2玻璃基 板215的厚度約為1〇〇"m。而第2玻璃基板215乃用於本 體的支撐體及防止翹曲而接著。 然後’於已接著的第2玻璃基板215上形成緩衝材 川。此緩衝材216乃係對應鮮錫突起⑵的形成位置而形 成二緩衝材216例如可以光阻材料或是有機膜來形成，亦 可精由淹鍍法來形成銅（Cu)等金屬。此外，緩衝材Μ可視 需要而形成，亦可因；卜主, 應、此牛導體裝置的用途，在不需要的 情況下加以省略。 接著，如第14圖所示，形成貫通第2玻璃基板215 及石夕晶圓210而到達擴張鮮塾電極2ιι表面之導孔⑴。 此導孔217的深度約200 一此外，《寬度例如約為 M m ’其長度約為200 // m。 關於貝通上述材質不同之多數層來形成較深的導孔 217’係適合採用雷射光束而對碎晶圓21()開孔之方法。這 是因為於㈣濕式㈣法或乾式㈣法進行開孔時’需於 315108 15 Ί227050 。而此 工成錐 每個不同層切換蝕刻氣體，而使製程變得複雜之故 導孔217可藉由控制雷射光束，而如第19圖所示加 面形狀。 ^ 接下來將形成柱狀端子220及再配線層221，不過因 為此製程及之後的製程與第i實施形態完全相同，因此僅 僅顯示圖式而省略說明（第15圖至第18圖）。 接下來，參照圖面詳細說明本發明的第3實施形態。 ,f先，參照第28圖來說明此半導體裝置的構造：第 28圖⑷係為從第2玻璃基板⑴側所觀察之矽晶圓的切 割線區域周圍的平面圖，第28圖⑻係為沿著第28 _⑷ 的X-X、線的剖面圖。此半導體裝置係顯示沿著切割線區 域’將經過後述製程處理後的石夕晶圓分割成多數晶片的狀 態（圖中係分割為2個的晶片）。 矽晶片310A例如為CCD影像感測器晶片，於該晶片 的表面上形成有擴張銲墊電極311。此擴張銲墊電極 t係將一般用於打線接合（Wire B〇nding)的銲墊電極擴張至 切吾彳線區域為止之電極。擴張銲墊電極3丨丨的表面乃以未 圖不之氮化矽膜等鈍化膜包覆。於形成該擴張銲墊電極 3 11之矽晶片3 1 Ο A的表面上，透過例如甴環氧樹脂所組成 之樹脂層3 1 2，與透明的第1玻璃基板3丨3相接著。 此外’於矽晶片3 1 Ο A的側面及擴張銲墊電極3丨丨的 一部分上，以例如由環氧樹脂所組成之樹脂層3 14來包 覆。然後，採用此樹脂層3丨4，將透明的第2破璃基板3丄5 接著於石夕晶片3 1 Ο A的背面。
31510S 16 1227050 然後’將從第2玻璃基板3 1 5到達擴張銲墊電極3 1 1 之導孔3 1 7進行開口，並以埋設於此導孔3丨7内的方式， 來形成例如由銅（Cu)之導電材料所構成之柱狀端子32〇。 再配線層3 2 1從柱狀端子3 2 0延伸至第2玻璃基板3 1 5上， 然後於此再配線層321上包覆銲錫罩322，並於其開口部 格載銲錫突起323(突起電極）。 鲜锡突起323可藉由在所希望的位置上形成多數的方 式，而得到BGA構造。如此，可形成從矽晶片3丨〇A的擴 張鈈墊電極3 11開始，至形成於該石夕晶片3丨〇 a背面之銲 錫犬起323為止之配線。而本發明因為利用埋設於導孔3 1 7 之柱狀端子320來進行配線，因此不易引起斷線，並且階 梯覆蓋率亦佳。此外，配線之機械性強度亦較高。 此外，亦可以對應銲錫突起323的形成位置，而於第 2玻璃基板315的表面設置緩衝材316。這是為了達到銲錫 穴起323的咼度之故。藉此，於裝設此半導體裝置於印刷 基板時’藉由印刷基板及銲錫突起323之熱膨脹率的差所 產生的應力’來防止銲錫突起323及第2玻璃基板315發 生損傷。緩衝材3 1 6例如可以光阻材料或是有機膜形成， 亦可以銅（Cu)等金屬形成。 此外’如第28圖所示’導孔3丨7雖是筆直地開口， 但是並不限定於此，如第29圖所示，該導孔317的剖面亦 可以形成從表面開始愈往深處愈細的錐面形狀。第29圖（八） 如為矽晶圓的切割線區域周圍的平面圖，第29圖（B)係為 ~著第29圖（A)的X-X線的剖面圖。藉此，當如後所述般 17 315108 1227050 藉由電錢法來开> 成柱狀端子3 2 Q日彳，則具有可以以藏錢法 來形成電鍍用的種晶層3丨8等優點。 接下來針對此半導體裝置的製造方法來加以說明。如 f 20圖所示，使矽晶圓31〇的表面上，形成有未圖示的半 導體積體電路（例如CCD影像感測器晶片）。然後於該矽晶 圓3 1 〇表面形成如上所述之擴張銲墊電極3 1 1。此擴張銲 電極3 11係由鋁、鋁合金、或是銅等金屬所組成，其厚 約為1 " m。 接下來如第21圖所示，透過例如由環氧樹脂所組成 之樹脂層3 12而與第丨玻璃基板3 13相接合。此第丨玻璃 基板3 1 3具有作為矽晶圓3 1 0的保護體及支撐體的功能。 然後，於接著該第1玻璃基板313的狀態下，進行矽晶圓 31〇的背面研磨，亦即所謂的背研（BackGrind)，而將其厚 度加工至約1 00 A m。其中，在進行機械式研磨之後，亦可 藉由化學钱刻處理來使研磨面平整。此外，亦可不進行研 •處理’而僅僅進行濕式或乾式則處理。 接下來如第22圖所示，對切割線區域的矽晶圓3 i 〇 局部進行蝕刻去除。亦即，蝕刻矽晶圓3丨〇以露出擴張銲 墊龟極3 11的一端部。此钱刻乃係採用光阻光罩之乾式姓 然後如第2 3圖所示，於石夕晶圓3 1 0的背面塗佈由费 氧樹脂所形成之樹脂層3 1 4。藉此，以樹脂層3丨4來包覆 擴張鮮墊電極3Π的露出部分及被蝕刻的矽晶圓310的側 面。然後採用此樹脂層3 1 4，將第2玻璃基板3 1 5接著於 315108 18 1227050 石夕晶圓3 1 0的背面。第 m。第2玻璃基板315 接著。 2玻璃基板3 1 5的厚度約為1 〇 〇 a 乃用於本體的支撐體及防止翹曲而 然後’於已接著的第2玻璃基板315上形成缓衝材 316。此緩衝材316乃係對應鮮錫突起323的形成位置而形 成。緩衝材316例如可以光阻材料或是有機膜來形成，亦 可糟由滅鑛法來形成銅（Cu)等金屬。此外，緩衝材316可 視需要而形成，亦可因應此半導體裝置的用途，在不需要 的情況下加以省略。 形成貫通第2玻璃基板315 電極311表面之導孔317。 。此外，其寬度例如約為4 〇 之後，如第24圖所示， 及樹脂層3 1 4而到達擴張銲墊 此導孔317的深度約2〇〇// m "m ’其長度約為200 " m。關於貫通上述材質不同之多數 層來形成較深的導?L 317,係適合採用雷射光束而對石夕晶 圓3 10開孔之方法。這是因為於採用濕式㈣法或乾式姓 刻法進行開孔時，需於每個不同層切換㈣氣冑，而使製 私々又付複亦隹之故。而此導孔3 i 7可藉由控制雷射光束，而 如第29圖所示加工成錐面形狀。 —接下來，為了形成柱狀端子32〇及再配線層321，首 ㈣由無a解電鑛’於全面上形成由銅（叫所組成之種晶 層3 18。因為此製程及之後的製程與帛工實施形態完全相 同因此僅僅顯示圖式而省略說明（第25圖至第28圖）。 於上述各實施形態中，藉由電解電鍍，於導孔（17、2 17 或317)内形成才主狀端子（2〇、22〇或32〇)，但是本發明並不 315108 19 Ί227050 限定於此’亦可採用其他方法來形成。例如，藉由 CVD(Chemical Vapor Deposition，化學氣相沉積）法或是 M〇CVD(Metal Organic Chemical Vapor Deposition，有機金 屬化學氣相沉積）法，於導孔内埋設鋁、鋁合金、或是銅（Cu) 夺金屬之方法。 此外’於上述各實施形態中，乃於再配線層（2 1、22 1 或321)上形成銲錫突起（23、223或323)，但是本發明並不 :#艮定於此，亦可採用不需形成從柱狀端子（20、220或320) \ 延伸之再配線層（2卜221或321)，而是在埋設於導孔（1 7、 217或317)内之柱狀端子（20、220或320)上形成鮮錫突起 (23、223或323)之方法。 再者，於上述各實施形態中，雖形成將一般用於打線 接合的銲墊電極擴張至切割線區域為止之擴張銲墊電極 • (1 1、21 1或3 11)，但是本發明並不限定於此，亦可以直接 利用未擴張至切割線區域為止之一般用於打線接合的輝塾 :電極，來取代擴張銲墊電極（11、211或311)。於此情況下， 只要將導孔（1 7、2 1 7或3 1 7)的形成位置配合此銲墊電極即 可’其他製程完全相同。 此外，於上述各實施形態中，本發明係適用於在半導 體晶片的背面具備突起電極之B G A型半導體裝置，但是本 發明並不限定於此，本發明亦可適用於在半導體晶片的背 面不具突起電極之所謂LGA(Land Grid Array，岸面栅格陣 歹㈠型半導體裝置。亦即，構成於再配線層（2卜221或321) 的表面形成保遵膜（2 2、2 2 2 ' 3 2 2 )，且於此保護膜（2 2、2 2 2、 20 315108 1227050 =2)的開口部未形成鲜錫突起（23、223或⑵）狀態之半導 體裝置。此外，亦可以下列方式來構成半導體裝置，亦即， 不形成再配線層⑺、221或321)，而於導孔（mm或 川）内形成柱狀端子（2〇、22()或32())，並以使此柱狀端子 ⑼、220或320)的表面露出的方式，來形成保護膜⑺、 222 、 322)。 (發明之效果） 根據本發明，可防止從半導體晶片的銲塾電極開始至 :半導體晶月背面的突起電極為止的配線產生斷線及階梯 復盍率劣化的情形，而可得到可靠性高的b g A型半導體裝 置。 ^、 此外，根據本發明，可以以高密度的方式，於封裝基 板上裝設各種積體電路晶片。尤其是，由於適用二 CC^(C㈣e CGUpled Deviee，電荷搞合元件）影像感測器的 積體電路晶片，因而可於小型可搞式電子機器例如行動電 ”舌之j 土封裝基板上裝設該積體電路晶片。 [圖式簡單說明] 第1圖係說明本發明第i實施形態之半導 造方法的剖面圖。 衣 弟2圖係說明本發明第1實施形態之半導體裝置之製 造方法的剖面圖。 t 第3圖係說明本發明第i實施形態之半 造方法的剖面圖。 戒罝之衣 弟4圖係說明本發明第1實施形態之半導體裝置之製 315108 21 1227050 造方法的剖面圖。 第5圖係說明本發明第1實施形態之半導體裝置之製 造方法的剖面圖。 第6圖係說明本發明第1實施形態之半導體裝置之製 造方法的剖面圖。 第7圖係說明本發明第1實施形態之半導體裝置之製 造方法的平面圖。
第8圖（A)及（B)係說明本發明第1實施形態之半導體 裝置及其製造方法之示意圖。 第9圖（A)及（B)係說明本發明第1實施形態之半導體 裝置及其製造方法之示意圖。 第1 0圖係說明本發明第2實施形態之半導體裝置之 製造方法的剖面圖。 第11圖係說明本發明第2實施形態之半導體裝置之製 造方法的剖面圖。 第1 2圖係說明本發明第2實施形態之半導體裝置之 製造方法的剖面圖。 第1 3圖係說明本發明第2實施形態之半導體裝置之 製造方法的剖面圖。 第1 4圖係說明本發明第2實施形態之半導體裝置之 製造方法的剖面圖。 第1 5圖係說明本發明第2實施形態之半導體裝置之 製造方法的剖面圖。 第1 6圖係說明本發明第2實施形態之半導體裝置之 22 315108 1227050 製造方法的平面圖。 第1 7圖係說明本發明第2實施形態之半導體裝置之 製造方法的剖面圖。 第18圖（A)及（B)係說明本發明第2實施形態之半導體 裝置及其製造方法之示意圖。 第19圖（A)及（B)係說明本發明第2實施形態之半導體 裝置及其製造方法之示意圖。 第20圖係說明本發明第3實施形態之半導體裝置之 製造方法的剖面圖。 第21圖係說明本發明第3實施形態之半導體裝置之 製造方法的剖面圖。 第22圖係說明本發明第3實施形態之半導體裝置之 製造方法的剖面圖。 第23圖係說明本發明第3實施形態之半導體裝置之 製造方法的剖面圖。 第24圖係說明本發明第3實施形態之半導體裝置之 製造方法的剖面圖。 第25圖係說明本發明第3實施形態之半導體裝置之 製造方法的剖面圖。 第26圖係說明本發明第3實施形態之半導體裝置之 製造方法的平面圖。 第27圖係說明本發明第3實施形態之半導體裝置之 製造方法的剖面圖。 第28圖係說明本發明第3實施形態之半導體裝置及 315108 1227050 其製造方法之示意圖。 第29圖（A)及（B)係說明本發明第3實施形態之半導體 裝置及其製造方法之示意圖。 第30圖（A)及（B)係說明習知半導體裝置之示意圖。 第31圖係說明習知半導體裝置之示意圖。 1 0、2 1 0、3 1 0石夕晶圓 1 〇A、2 1 0A、3 1 0A石夕晶片 f 1 1、2 1 1、3 11 擴張銲墊電極 12、212、214、314 樹脂層 13 玻璃基板 16 、 216 、 316 緩衝材 17 、 217 、 317 導孔 18 、 218 、 318 種晶層 19 光阻層 20 、 220 、 320 柱狀端子 21 、 221 、 321 再配線層 22 、 222 、 322 銲錫罩 23 、 223 、 323 銲錫突起（突起電極） 30 、 230 絕緣層 101 BGA型半導體裝置 102 、 213 、 313 第1玻璃基板 103 、 215 、 315 第2破璃基板 104 半導體晶 片 105a 、 105b 環氧樹脂 1〇6 球狀端子（導電端子） 107 第1配線 10 8 絕緣膜 110 第2配線
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Claims (1)

1227050 拾、申請專利範圍·· 1.種半導體裝置’其係具備： 形成於半導體晶片上之銲墊電極； 接著於上述半導體晶片表面之支撐基板； 埋°又於攸上述半導體晶片背面到達上述銲墊電極 表面之導孔’並與上述銲墊電極相連接之柱狀端子；以 連接於上述柱狀端子之突起電極。 2·如申請專利範圍帛！項之半導體裝置，其中，具備從上 ^主狀端子延伸至上料導體^的背面，並連接上述 柱狀螭子及上述突起電極之再配線層。 3·:申請專利範圍帛2項之半導體裝置，其中，對應上述 大起電極的形成位置，而於上述半導體晶片的背面上設 置緩衝材。 4.
如申請專利範圍第2項之半導體裳置，其中，上述導 的剖面為錐面形狀。 如申請專利範圍第2項之半導體裝置，其中，用於絕 上述柱狀端子及上述半導體晶片的絕緣層係設置於上 述導孔的側壁。 一種半導體裝置，其係具備： 形成於半導體晶片上之銲墊電極； 接著於上述半導體晶片表面之第丨支撐基板； 接著於上述半導體晶片背面之第2支撐基板； 埋設於從上述第2支撐基板表面貫通上述半導體 315108 25 1227050 並與上述銲墊電 晶片而到達上述銲墊電極表面之導孔 極相連接之柱狀端子；以及
連接方、上述柱狀端子之突起電極 如申請專利範圍第6項之半導體裳置，其中 述柱狀端子延伸至上述第2支撐基板的表面 述柱狀端子及上述突起電極之再配線層。 具備從上 並連接上 如申請專利範圍第7 突起電極的形成位置 置緩衝材。 項之半導體裝置’其中，對應上述 ’而於上述第2支撐基板的表面設 9·如申請專利範圍第7項之半導體裝置，其中，上述導孔 的剖面為錐面形狀。 10·如申請專利範心7項之半導„置，其中，用於絕緣 上述柱狀端子及i述半導體晶片之絕緣層係設置於上 述導孔的側壁。 其係具備： 晶片上之鮮墊電極 Π.—種半導體裝置， 署 形成於半導體 側面之 包覆上述鮮墊電極表面及上述半導體晶片 樹脂層； 接著於上述半導體晶片背面之支撐基板； 埋°又方、彳 之上述支樓基板表面到達上述銲塾電極表 面之導孔’並與上述銲墊電極相連接之柱狀端子；以及 連接於上述柱狀端子之突起電極。 1 2·如申請專利範圍第u項之半導體裝置，其中，具備從 上述柱狀端子延伸至上述支撐基板的表面，並連接上述 26 315108 !227〇5〇 其中，上述導 13枝狀端子及上述突起電極之再配線層。 申專利範圍第12項之半導體裝置 孔的剖面為錐面形狀。 14·—種半導體裝置，其係具備： ，形成於半導體晶片上之銲墊電極·， 支撐基板 接著於上述半導體晶片表面之第1又，牙签低， 包覆上述銲#電極表面及上述半導體晶片側面之 樹脂層； 接著方、上述半導體晶片背面之第2支撐基板； 又於從上述第2支撐基板表面到達上述銲墊電 ^ 之‘孔，亚與上述銲墊電極相連接之柱狀端子 以及 連接於上述柱狀端子之突起電極。 匕.如申請專利範圍第14 上述柱狀端子延伸至上述第2:/其置’其中，具^ μ n Τ主上述第2支撐基板的表面，並連^ 上述柱狀端子及上述突起電極之再配線声。 1“二：：利範圍第15項之半導體裝置，其中，對應」 設::::的形成位置，而於上述第2支撐基板… 17·如申請專利範圍第15項之半導體 孔的剖面為錐面形狀。 八中，上述¥ 以一種半導體裝置之製造方法，其係具備： 將支撐基板接著於已形成銲塾 上之製程； ^極之半導體基板 315108 27 122705ο 面到達上述銲墊電極表 内形成與上述銲墊電極作 面 電 形成從上述半導體基板背 之導孔之製程；於上述導孔 性連接之柱狀端子之製程； 於上述柱狀端子上形成突起電極之製程；以及 19·
分割上述半導體基板為複數半導體晶片之製程 〜種半導體裝置之製造方法，其係具備： 王 電極之半導體基板 將支撐基板接著於已形成輝塾 上之製程； 面到達上述鮮墊電極表 形成從上述半導體基板背 面之導孔之製程； 於上述導孔内形成與上述銲墊電極作電性連接之 枝^端子’同時形成從該柱狀端子延㈣上述半導體基 板背面之再配線層之製程； 且土 於上述再配線層上形成突起電極之製程；以及 分割上述半導體基板為複數半導體晶片之製程。 2〇·如申請專利範圍第19項之半導體襄置之製造方法，其 以電解電It法來進行於上料孔内形成與上述銲塾 電極作電性連接之柱狀端子，同時形成從該柱狀端子延 伸至上述半導體基板背面之再配線層之製程。 21.如申請專利範圍第20項之半導體裝置之製造方法，其 中’將上述導孔加工為錐面形狀。 22·如申請專利範圍第19項之半導體裝置之製造方法，其 2，以電解電鍍法來進行於上述導孔内形成與上述銲墊 ^極作電性連接之柱狀端子之製程，並以濺鍍法來進行 315108 28 1227050 形成從上述柱狀端子延伸至上述半導體基板背面之再 配線層之製程。 23 ·如申請專利範圍第22項之半導體裝置之製造方法，其 中’將上述導孔加工為錐面形狀。 24.—種半導體裝置之製造方法，其係具備·· 將苐1支#基板接著於已形成銲墊電極之半導體 基板之製程； 將第2支撐基板接著於上述半導體基板背面之製 程； 、形成從上述第2支撐基板貫通上述半導體基板而 到達上述鮮墊電極表面之導孔之製程； 於上述導孔内形成與上述銲墊電極作電性連接之 柱狀端子之製程； 於上述柱狀端子上形成突起電極之製程，·以及 刀割上述半導體基板為複數半導體晶片之製程。 25·—種半導體褒置之製造方法，其係具備··將第i支撐基 板接著於已形成銲墊電極之半導體基板之製程； 將第2支撐基板接著於上述半導體基板背面之製 程； 形成從上述第2支撐基板貫通上述半導體基板而 到達上述銲墊電極表面之導孔之製程； 於上述導孔内形成與上述銲墊電極作電性連接之 柱狀端子，同時形成從該柱狀端子延伸至上述第2支撐 基板表面之再配線層之製程； 315108 29 Ί227050 於上述再配線層上形成突起電極之製程；以及 分吾彳上述半導體基板為複數半導體晶片之製程。 26·如申請專利範圍第25項之半導體裝置之製造方法，其 中，以電解電鍍法來進行於上述導孔内形成與上述銲墊 私和作私11連接之柱狀端子，同時形成從該柱狀端子延 伸至上述第2支撐基板表面之再配線層之製程。 #7·如申請專利範圍第26項之半導體裝置之製造方法，其 中’將上述導孔加工為錐面形狀。 28·如申請專利範圍第25項之半導體裳置之製造方法，其 2以弘解電鍍法來進行於上述導孔内形成與上述銲墊 私極作包性連接之柱狀端子之製程，並以減鏡法來進行 形成從上述柱狀端子延伸至上述第2支樓基板表面之 再配線層之製程。 29·如申請專利範圍第28項之半導體裝置之製造方法，其 中’將上述導孔加工為錐面形狀。 0 ·種半導體裝置之製造方法，其係具備： 將第1支撐基板接著於已形成銲墊電極 基板上之製程； 千令月丑 以露出一部分上述銲墊 局部蝕刻上述半導體基板 電極之製程； 以匕覆上述銲墊電極的露出部分及上述半導體基 板之被蝕刻的側面的方式形成樹脂層之製程；且土 將第2支樓基板接著於上述半導體基板背面之製 程； 315108 30 1227050 形成貫通上述樹脂層及上述第2支撐基板，而到達 上述銲墊電極表面之導孔之製程； 於上述導孔内形成與上述銲墊電極作電性連接之 柱狀端子之製程； ;上述柱狀端子上形成突起電極之製程；以及 分割上述半導體基板為複數半導體晶片之製程。 31• —種半導體裝置之製造方法，其係具備：將第】支撐基 板接著於已形成銲墊電極之半導體基板上之製程； 局部姓刻上述半導體基板，以露出一部分上述鲜塾 電極之製程； 以包覆上述銲墊電極的露出部分及上述半導體基 板之被蝕刻的側面的方式形成樹脂層之製程； 將第2支撐基板接著於上述半導體基板背面之製 、形成貫通上述樹脂層及上述第2支撐基板，而到達 上述銲墊電極表面之導孔之製程； 方；上达導孔内形成與上述銲墊電極作電性連接之 柱狀端子，同時形成從該柱狀端子延伸至上述第2支樓 基板表面之再配線層之製程； 於上述再配線層上形成突起電極之製程；以及 分割上述半導體基板為複數半導體晶片之製程^ 32.如申請專利範圍f 31項之半導體裝置之製造方'， 中’以電解電鍍法來進行於上述導孔内形成與上述銲 电極作電性連接之柱狀端子，同時形成從該检狀端子 315108 31 1227050 伸至上述第2支撐基板表面之再配線層之製程。 33·如申請專利範圍第32項之半導體裝置之製造方法，其 中’將上述導孔加工為錐面形狀。 34·如申請專利範圍第31項之半導體裝置之製造方法，其 以電解電鍍法來進行於上述導孔内形成與上述銲墊 電極作電性連接之柱狀端子之製程，並以濺鍍法來進行 )形成從上述柱狀端子延伸至上述第2支撐基板表面之 再配線層之製程。 3 5·如申晴專利範圍第34項之半導體裝置之製造方法，其 中，將上述導孔加工為錐面形狀。 36. —種半導體裝置，其係具備： 形成於半導體晶片上之銲墊電極； 以及 接著於上述半導體晶片表面之支撐基板
埋設於從上述半導體晶片背面到達上述銲墊電極 表面之$孔，並與上述銲墊電極相連接之柱狀端子。 7.—種半導體裝置，其係具備： 形成於半導體晶片上之銲塾電極； 接著於上述半導體晶片表面之第丨支撐基板； 接著於上述半導體晶片背面之第2支撐基板；以及 埋設於從上述第2支撐基板表面貫通上述半導體 晶片而到達上述銲墊電極表面之導孔，並與上述銲^略 極相連接之柱狀端子。 $ 38·—種半導體裝置，其係具備·· 形成於半導體晶片上之銲墊電極 315108 32 1227050 接著於上述半塞 干V體晶月表面之第1支撐基板； 匕覆上述焊塾曾} ,,.兒極表面及上述半導體晶片側面之 树脂層； 接著於上述半導體晶片背面之第2支縣板；以及 。埋。又方；彳之上述第2支撐基板表面到達上述銲墊電 °面之^孔，並與上述銲墊電極相連接之柱狀端子。 39·如申請專利範圍第36項、第37項、第38項中任一項 之半導體裝置，其中，具備從上述柱狀端子延伸至上述 半導體晶片背面之再配線層。 315108 33
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP4071615B2 (ja) * 2002-12-20 2008-04-02 株式会社フジクラ 貫通電極の形成方法及び貫通電極付き基板
JP4401181B2 (ja) * 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
DE10356885B4 (de) 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
JP4307284B2 (ja) * 2004-02-17 2009-08-05 三洋電機株式会社 半導体装置の製造方法
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4850392B2 (ja) 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
JPWO2005093827A1 (ja) * 2004-03-26 2008-02-14 株式会社フジクラ 貫通配線基板及びその製造方法
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
TWI272683B (en) * 2004-05-24 2007-02-01 Sanyo Electric Co Semiconductor device and manufacturing method thereof
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP4373866B2 (ja) * 2004-07-16 2009-11-25 三洋電機株式会社 半導体装置の製造方法
FR2874127B1 (fr) * 2004-08-03 2006-12-08 United Monolithic Semiconduct Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7112470B2 (en) * 2004-09-15 2006-09-26 International Business Machines Corporation Chip dicing
JP4966487B2 (ja) * 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR20060087273A (ko) 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7485967B2 (en) 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
TWI324800B (en) * 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
SG133445A1 (en) 2005-12-29 2007-07-30 Micron Technology Inc Methods for packaging microelectronic devices and microelectronic devices formed using such methods
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7919410B2 (en) 2007-03-14 2011-04-05 Aptina Imaging Corporation Packaging methods for imager devices
JP2008294405A (ja) * 2007-04-25 2008-12-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
CN101861646B (zh) 2007-08-03 2015-03-18 泰塞拉公司 利用再生晶圆的堆叠封装
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR101490429B1 (ko) * 2008-03-11 2015-02-11 삼성전자주식회사 저항 메모리 소자 및 그 형성 방법
US8072079B2 (en) * 2008-03-27 2011-12-06 Stats Chippac, Ltd. Through hole vias at saw streets including protrusions or recesses for interconnection
KR101655897B1 (ko) 2008-06-16 2016-09-08 테세라, 인코포레이티드 마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법
US7858512B2 (en) * 2008-06-26 2010-12-28 Wafer-Level Packaging Portfolio Llc Semiconductor with bottom-side wrap-around flange contact
US7781854B2 (en) * 2008-07-31 2010-08-24 Unimicron Technology Corp. Image sensor chip package structure and method thereof
KR101002680B1 (ko) * 2008-10-21 2010-12-21 삼성전기주식회사 반도체 패키지 및 그 제조 방법
JP2010103300A (ja) * 2008-10-23 2010-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
DE102008054765A1 (de) * 2008-12-16 2010-06-24 Robert Bosch Gmbh Bauteil mit einer Durchkontaktierung und ein Verfahren zur Herstellung eines solchen Bauteils
WO2010104610A2 (en) * 2009-03-13 2010-09-16 Tessera Technologies Hungary Kft. Stacked microelectronic assemblies having vias extending through bond pads
JP2010251558A (ja) * 2009-04-16 2010-11-04 Toshiba Corp 固体撮像装置
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
JP5656501B2 (ja) * 2010-08-06 2015-01-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
CN102556943B (zh) * 2010-12-31 2014-12-31 上海丽恒光微电子科技有限公司 微机电传感器的形成方法
TWI459485B (zh) * 2011-01-17 2014-11-01 Xintec Inc 晶片封裝體的形成方法
TWI485818B (zh) * 2011-06-16 2015-05-21 Xintec Inc 晶片封裝體及其形成方法
US9445496B2 (en) 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
JP6021441B2 (ja) 2012-05-25 2016-11-09 ラピスセミコンダクタ株式会社 半導体装置
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
KR102268707B1 (ko) 2014-07-28 2021-06-28 삼성전자주식회사 이미지 센서
US10128207B2 (en) * 2015-03-31 2018-11-13 Stmicroelectronics Pte Ltd Semiconductor packages with pillar and bump structures
CN105047628B (zh) * 2015-06-05 2017-08-22 苏州迈瑞微电子有限公司 晶圆级芯片tsv封装结构及其封装方法
JP2018064758A (ja) * 2016-10-19 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置、製造方法、および電子機器
GB2587374B (en) * 2019-09-25 2022-08-17 X Fab Semiconductor Foundries Gmbh Through silicon via and redistribution layer
US11423204B1 (en) 2021-04-14 2022-08-23 Taiwan Semiconductor Manufacturing Company Limited System and method for back side signal routing
US11869828B2 (en) * 2021-06-10 2024-01-09 Advanced Semiconductor Engineering, Inc. Semiconductor package through hole with lever arms and insulating layers with different coefficient of thermal expansion

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5024966A (en) * 1988-12-21 1991-06-18 At&T Bell Laboratories Method of forming a silicon-based semiconductor optical device mount
US5229647A (en) 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
JP2783259B2 (ja) * 1996-07-18 1998-08-06 日本電気株式会社 半導体パッケージとその製造方法
US5904496A (en) * 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
EP0860876A3 (de) * 1997-02-21 1999-09-22 DaimlerChrysler AG Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
US6025995A (en) * 1997-11-05 2000-02-15 Ericsson Inc. Integrated circuit module and method
US6107109A (en) * 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6479900B1 (en) * 1998-12-22 2002-11-12 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US6844253B2 (en) * 1999-02-19 2005-01-18 Micron Technology, Inc. Selective deposition of solder ball contacts
US6548391B1 (en) * 1999-05-27 2003-04-15 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E. V. Method of vertically integrating electric components by means of back contacting
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
JP3713418B2 (ja) 2000-05-30 2005-11-09 光正 小柳 ３次元画像処理装置の製造方法
JP2001351997A (ja) 2000-06-09 2001-12-21 Canon Inc 受光センサーの実装構造体およびその使用方法
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
US6379982B1 (en) * 2000-08-17 2002-04-30 Micron Technology, Inc. Wafer on wafer packaging and method of fabrication for full-wafer burn-in and testing
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
JP4183375B2 (ja) * 2000-10-04 2008-11-19 沖電気工業株式会社 半導体装置及びその製造方法
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
US6541303B2 (en) * 2001-06-20 2003-04-01 Micron Technology, Inc. Method for conducting heat in a flip-chip assembly
US6908845B2 (en) * 2002-03-28 2005-06-21 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6716737B2 (en) * 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies

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