CN1523665B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1523665B
CN1523665B CN2003101254702A CN200310125470A CN1523665B CN 1523665 B CN1523665 B CN 1523665B CN 2003101254702 A CN2003101254702 A CN 2003101254702A CN 200310125470 A CN200310125470 A CN 200310125470A CN 1523665 B CN1523665 B CN 1523665B
Authority
CN
China
Prior art keywords
pad electrode
semiconductor
hole
semiconductor device
column terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2003101254702A
Other languages
English (en)
Other versions
CN1523665A (zh
Inventor
高尾幸弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1523665A publication Critical patent/CN1523665A/zh
Application granted granted Critical
Publication of CN1523665B publication Critical patent/CN1523665B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H01L27/14806—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

一种半导体装置机器制造方法，防止断线或分步敷层的劣化，得到具有高可靠性的BGA的半导体装置。连接硅芯片(10A)的表面上形成的扩展焊盘电极(11)与该硅芯片(10A)的背面的重新配线层(21)。在该情况下，从硅芯片(10A)的背面侧开始，贯通硅芯片(10A)，设置到达扩展焊盘电极(11)的通孔(17)，通过在该通孔(17)中埋填的柱状端子(20)得到两者的电连接。

Description

半导体装置及其制造方法
技术领域
本发明涉及配列了多个球状导电端子的BGA(Ball Grid Array)型半导体装置。
背景技术
近年来，作为三维安装技术，而且作为新的封装技术，CSP(Chip SizePackage)引人关注。CSP被称作具有与半导体芯片的外形尺寸大约相同大小的外形尺寸的小型封装。
目前，作为CSP的一种，已知的为BGA型的半导体装置。该BGA型的半导体装置是在封装的一个主面上格状地配置多个由焊锡等金属材料构成的球状导电端子，并使其与在封装的其它面上搭载的半导体芯片电连接的装置。
于是，在将该BGA型半导体装置组装在电子设备上时，通过在印刷线路板上的配线图形上压装各导电端子，而电连接半导体芯片和印刷线路板上搭载的外部电路。
这样的BGA型半导体装置，与在侧部具有突出的引脚的SOP(SmallOutline Package)和QFP(Quad Flat Package)等其它的CSP型半导体装置相比，能够设置多个导电端子，并且具有能够小型化的优点。此BGA型半导体装置具有例如作为在手机中搭载的数字照相机的图像传感器芯片的用途。
图30是现有的BGA型的半导体装置的概略结构图。图30(A)是此BGA型的半导体装置的表面侧的立体图。图30(B)是此BGA型半导体装置的背面侧的立体图。
该BGA型的半导体装置101中，通过环氧树脂105a、105b将半导体芯片104密封在第一和第二玻璃衬底102、103之间。在第二玻璃衬底103的一个主面上，也就是BGA型的半导体装置101的背面上，格状地配置多个球状端子106。该导电端子106通过第一配线107连接到半导体芯片104上。从各个半导体芯片104的内部引出的铝配线被连接到多个第一配线107上，实现各球状端子106和半导体芯片104的电连接。
对于该BGA型的半导体装置101的剖面结构参照图31进行更为详细的说明。图31显示沿着切割线将BGA型半导体装置101分割为各个芯片的剖视图。
在半导体芯片104的表面上配置的绝缘膜108上设置第一配线107。此半导体芯片104通过树脂105a与第一玻璃衬底102粘接。而且，此半导体装置芯片104的背面通过树脂105b与第二玻璃衬底103粘接。
于是，第一配线107的一端与第二配线110相连。该第二配线110从第一配线107的一端向第二玻璃衬底103的表面延长。于是，在第二玻璃衬底103上延伸的第二配线上，形成球状的导电端子106。
上述的技术在例如特许公表2002-512436公报中有记载。
但是，在上述的BGA型半导体装置101中，第一配线107和第二配线110的接触面积非常小，因而有可能在该接触部分断线。而且，还存在第一配线107的分步敷层的问题。
发明内容
因此，本发明设置从半导体芯片的背面侧直到焊盘电极的通孔，通过在此通孔中埋设的柱状端子，实现焊盘电极和凸块电极的电连接。
本发明的半导体装置，其特征在于，具有：在作为半导体集成电路形成面的半导体芯片的表面上形成的焊盘电极；粘接在所述半导体芯片的表面上的支承衬底；在从作为半导体集成电路非形成面的所述半导体芯片的背面直到所述焊盘电极背面的通孔中埋填并与所述焊盘电极相连接的柱状端子；连接所述柱状端子的凸块电极。
另外，本发明的半导体装置，其特征在于，具有：在半导体芯片上形成的焊盘电极；粘接在所述半导体芯片的表面上的第一支承衬底；粘接在所述半导体芯片的背面的第二支承衬底；在从所述第二支承衬底的表面贯通所述半导体芯片到达所述焊盘电极的背面的通孔中埋填、并与所述焊盘电极相连接的柱状端子；与所述柱状端子相连接的凸块电极。
本发明的半导体装置的制造方法，其特征在于，具有：在形成有焊盘电极的、作为半导体集成电路形成面的半导体衬底的表面上粘接支承衬底的工序；形成从作为半导体集成电路非形成面的所述半导体衬底的背面到所述焊盘电极的背面的通孔的工序；在所述通孔内形成与所述焊盘电极电连接的柱状端子的工序；在所述柱状端子上形成凸起电极的工序；将所述半导体衬底分割为多个半导体芯片的工序。
另外，本发明的半导体装置的制造方法，其特征在于，具有：在形成有焊盘电极的、作为半导体集成电路形成面的半导体衬底的表面上粘接支承衬底的工序；形成从作为半导体集成电路非形成面的所述半导体衬底的背面到达所述焊盘电极的背面的通孔的工序；在所述通孔内形成与所述焊盘电极电连接的柱状端子，同时，形成从该柱状端子延长到所述半导体衬底的背面的重新配线层的工序；在所述重新配线层上形成凸块电极的工序；将所述半导体衬底分割为多个半导体芯片的工序。
另外，本发明的半导体装置的制造方法，其特征在于，具有：在形成有焊盘电极的半导体衬底上粘接第一支承衬底的工序；在所述半导体衬底的背面粘接第二支承衬底的工序；形成从所述第二支承衬底贯通所述半导体衬底到达所述焊盘电极的背面的通孔的工序；在所述通孔内形成与所述焊盘电极电连接的柱状端子的工序；在所述柱状端子上形成凸块电极的工序；将所述半导体衬底分割为多个半导体芯片的工序。
另外，本发明的半导体装置的制造方法，其特征在于，具有：在形成有焊盘电极的半导体衬底上粘接第一支承衬底的工序；在所述半导体衬底的背面粘接第二支承衬底的工序；形成从所述第二支承衬底贯通所述半导体衬底到达所述焊盘电极的背面的通孔的工序；在所述通孔内形成与所述焊盘电极电连接的柱状端子，同时，形成从该柱状端子延长到所述第二支承衬底的表面的重新配线层的工序；在所述重新配线层上形成凸块电极的工序；将所述半导体衬底分割为多个半导体芯片的工序。
另外，本发明的半导体装置的制造方法，其特征在于，具有：在形成有焊盘电极的半导体衬底上粘接第一支承衬底的工序；露出所述焊盘电极的一部分而部分地蚀刻所述半导体衬底的工序；覆盖所述焊盘电极的露出部分和所述半导体衬底的被蚀刻侧面而形成树脂层的工序；在所述半导体衬底的背面粘接第二支承衬底的工序；形成贯通所述树脂层以及所述第二支承衬底到达所述焊盘电极的背面的通孔的工序；在所述通孔内形成与所述焊盘电极电连接的柱状端子的工序；在所述柱状端子上形成凸块电极的工序；将所述半导体衬底分割为多个半导体芯片的工序。
另外，本发明的半导体装置的制造方法，其特征在于，具有：在形成有焊盘电极的半导体衬底上粘接第一支承衬底的工序；露出所述焊盘电极的一部分而部分地蚀刻所述半导体衬底的工序；覆盖所述焊盘电极的露出部分和所述半导体衬底的被蚀刻侧面而形成树脂层的工序；在所述半导体衬底的背面粘接第二支承衬底的工序；形成贯通所述树脂层以及所述第二支承衬底到达所述焊盘电极的背面的通孔的工序；在所述通孔内形成与所述焊盘电极电连接的柱状端子，同时，形成从该柱状端子延长到所述第二支承衬底的表面的重新配线层的工序；在所述重新配线层上形成凸块电极的工序；将所述半导体衬底分割为多个半导体芯片的工序。
另外，本发明的半导体装置，其特征在于，具有：在作为半导体集成电路形成面的半导体芯片的表面上形成的焊盘电极；粘接在所述半导体芯片的表面的支承衬底；在从作为半导体集成电路非形成面的所述半导体芯片的背面到所述焊盘电极的背面的通孔中埋填的、与所述焊盘电极相连接的柱状端子。
另外，本发明的半导体装置，其特征在于，具有：在半导体芯片上形成的焊盘电极；粘接在所述半导体芯片的表面的第一支承衬底；粘接在所述半导体芯片的背面的第二支承衬底；在从所述第二支承衬底的表面贯通所述半导体芯片到达所述焊盘电极的背面的通孔中埋填、并与所述焊盘电极相连接的柱状端子。
另外，本发明的半导体装置，其特征在于，具有：在半导体芯片上形成的焊盘电极；在所述半导体芯片的表面粘接的第一支承衬底；覆盖所述焊盘电极的背面和所述半导体芯片的侧面的树脂层；粘接在所述半导体芯片的背面的第二支承衬底；在从所述第二支承衬底的表面到所述焊盘电极的表面的通孔中埋填、并与所述焊盘电极相连接的柱状端子。
由此，能够防止从半导体芯片的焊盘电极到其背面的凸块电极的配线的断线或分步敷层的劣化，得到可靠性高的BGA型的半导体装置。
附图说明
图1是说明本发明的第一实施形态的半导体装置的制造方法的剖视图；
图2是说明本发明的第一实施形态的半导体装置的制造方法的剖视图；
图3是说明本发明的第一实施形态的半导体装置的制造方法的剖视图；
图4是说明本发明的第一实施形态的半导体装置的制造方法的剖视图；
图5是说明本发明的第一实施形态的半导体装置的制造方法的剖视图；
图6是说明本发明的第一实施形态的半导体装置的制造方法的剖视图；
图7是说明本发明的第一实施形态的半导体装置的制造方法的平面图；
图8是说明本发明的第一实施形态的半导体装置及其制造方法的图；
图9是说明本发明的第一实施形态的半导体装置及其制造方法的图；
图10是说明本发明的第二实施形态的半导体装置的制造方法的剖视图；
图11是说明本发明的第二实施形态的半导体装置的制造方法的剖视图；
图12是说明本发明的第二实施形态的半导体装置的制造方法的剖视图；
图13是说明本发明的第二实施形态的半导体装置的制造方法的剖视图；
图14是说明本发明的第二实施形态的半导体装置的制造方法的剖视图；
图15是说明本发明的第二实施形态的半导体装置的制造方法的剖视图；
图16是说明本发明的第二实施形态的半导体装置的制造方法的平面图；
图17是说明本发明的第二实施形态的半导体装置的制造方法的剖视图；
图18是说明本发明的第二实施形态的半导体装置及其制造方法的图；
图19是说明本发明的第二实施形态的半导体装置及其制造方法的图；
图20是说明本发明的第三实施形态的半导体装置的制造方法的剖视图；
图21是说明本发明的第三实施形态的半导体装置的制造方法的剖视图；
图22是说明本发明的第三实施形态的半导体装置的制造方法的剖视图；
图23是说明本发明的第三实施形态的半导体装置的制造方法的剖视图；
图24是说明本发明的第三实施形态的半导体装置的制造方法的剖视图；
图25是说明本发明的第三实施形态的半导体装置的制造方法的剖视图；
图26是说明本发明的第三实施形态的半导体装置的制造方法的平面图；
图27是说明本发明的第三实施形态的半导体装置的制造方法的剖视图；
图28是说明本发明的第三实施形态的半导体装置及其制造方法的图；
图29是说明本发明的第三实施形态的半导体装置及其制造方法的图；
图30是说明现有的半导体装置的图；
图31是说明现有的半导体装置的图；
具体实施方式
下面，参照附图对本发明的第一实施形态进行详细地说明。
首先，对该半导体装置的结构参照图8进行说明。图8(A)是从硅芯片10A的背面观察的切割线周边的平面图，图8(B)是图8(A)沿X-X线的剖视图。该半导体装置表示了经过后述的工序沿切割线分割硅晶片为多个芯片的状态(图中分割为2个芯片)。
硅芯片10A为例如CCD图像传感器芯片，在其表面形成扩展焊盘电极11。该扩展焊盘电极11是将用于通常的引线接合的焊盘电极扩展到切割线区域的焊盘。扩展焊盘电极11的表面被图中未示的硅氮化膜等的钝化膜覆盖。在形成有该扩展焊盘电极11的硅芯片10A的表面上，通过例如环氧树脂形成的树脂层12，粘接作为支承衬底的透明玻璃衬底13。
然后，形成从硅芯片10A的背面到达扩展焊盘电极11的通孔17，埋填在该通孔17内而形成例如由铜(Cu)这样的导电材料构成的柱状端子20。该柱状端子20与焊盘电极11电连接。而且，柱状端子20与硅芯片10A通过在通孔17的侧壁设置的绝缘层30绝缘。
然后，从柱状端子20到硅芯片10A的背面上延伸设置重新配线层21，另外，在该重新配线上被覆焊接掩膜22，在其开口部分搭载焊锡凸块(凸块电极)23。
焊锡凸块23在所希望的位置形成多个，从而能够得到BGA结构。这样，就可进行从硅芯片10A的扩展焊盘电极11到在其背面形成的焊锡凸块23的配线。本发明由于使用在通孔17中埋填的柱状端子20进行配线，因而不易产生断线，分步敷层也优异。另外配线的机械强度也较高。
并且，对应于焊锡凸块23的形成位置，也可以在硅芯片10A的背面设置缓冲部件16。这样是为了取得焊锡凸块23的高度。通过这样，在印刷线路板上安装该半导体装置时，防止了由印刷线路板与焊锡凸块23的热膨胀率之差而产生的应力对焊锡凸块23或硅芯片10A的损伤。缓冲部件16可以由例如镍铁铬合金材料或有机膜形成，也可以由铜(Cu)等金属形成。
通孔17如图8所示为直通开口，但并不限于此，如图9所示，此通孔17的剖面也可以呈现从表面开始越深越细的圆锥形的形状。图9(A)是硅片的切割线周边的平面图，图9(B)是沿图9(A)的X-X线的剖视图。由此，在如后所述通过电解镀敷法来形成柱状端子20的情况下，具有能够通过喷溅形成镀敷用的籽晶层18等的优点。
以下说明该半导体装置的制造方法。如图1所示，在硅片10的表面，形成图中未示出的半导体集成电路(例如，CCD图像传感器)。然后，在此硅片10的表面上形成上述的扩展焊盘电极11。该扩展焊盘电极11由铝、铝合金、或者是铜等金属构成，其厚度是1μm左右。
然后，如图2所示，涂敷例如由环氧树脂构成的树脂层12。然后，如图3所示，通过该树脂层12，在硅片10的表面粘接玻璃衬底13。此玻璃衬底13具有硅片10的保护体和支承体的功能。然后，在此玻璃衬底13被粘接的状态下，进行硅片10的背面研磨，将其厚度加工为100μm左右。另外，在机械地研磨后，可以通过化学蚀刻处理整形研磨面。也可以不进行研磨处理，仅仅进行湿式或干式蚀刻处理。
然后，如图4所示，在进行了背面研磨的硅片10的背面，形成缓冲部件16。该缓冲部件16对应于焊锡凸块23的形成位置而形成。缓冲部件16例如最好由镍铁铬合金材料或有机膜形成。而且，缓冲部件16可以对应需要形成，在根据此半导体装置的用途不需要时也能够将其省略。
然后，贯通硅片10到达扩展焊盘电极11的表面形成通孔17。该通孔17的深度为100μm左右。其宽度为例如40μm左右，其长度为200μm左右。
为了形成通孔17，具有使用激光束在硅片10开孔的方法或使用湿式蚀刻或干式蚀刻方法开孔的方法。该通孔17也可以通过激光束的控制如图9所示加工为圆锥形的形状。
下面，说明形成柱状端子20和重新配线层21的工序。如图5所示，首先，在包含通孔17内的整个面用等离子CVD法，形成100nm左右厚度的绝缘层30。其是为了使柱状端子20和硅片10之间绝缘。因为绝缘层30在通孔17的底部也形成，故要蚀刻除去该部分的绝缘层30，再使扩展焊盘电极11的表面露出。
其次，通过无电解镀敷整面地形成由铜(Cu)所构成的籽晶层18。籽晶层18是用于在后述电解镀时镀层成长的籽晶(种)。其厚度为1μm左右即可。并且，如上所述，在通孔17被加工为圆锥形的情况下，因为籽晶层18而可以使用喷溅法。
然后，进行铜(Cu)的电解镀，但在之前要在不形成镀层的区域形成镍铁铬合金层19。该镍铁铬合金层19形成的区域是图6的平面图中用灰色涂过的区域。也就是，除了柱状端子20、重新配线层21和焊锡凸块形成区域外的区域。
然后，进行铜(Cu)电解镀，同时形成柱状端子20、重新配线层21。柱状端子20通过籽晶层18与扩展焊盘电极11进行电连接。该方法在工序削减方面较为理想，但其不能独立地控制重新配线层21的镀敷厚度和在通孔17中成长的镀层厚度，具有不能将两者最佳化的缺点。
这里，也可以通过电解镀形成柱状端子20，通过A1喷溅法形成重新配线层21。此后，通过喷溅法在重新配线层21上形成Ni/Au等阻挡层金属(图中未示)。这是为了使得重新配线层21与焊锡凸块23的电连接良好。
然后，如图7所示，除去镍铁铬合金层19。并将重新配线层21作为掩膜，通过蚀刻除去在镍铁铬合金层19的下面残留的籽晶层18。此时，重新配线层21也被蚀刻，但由于重新配线层21比籽晶层18厚，故没有问题。
接着，如图8所示，在该重新配线层21上被覆焊接掩膜22，使用丝网印刷法，在重新配线层21的规定区域上印刷焊锡，通过热处理使该焊锡重熔，形成焊锡凸块23。另外，重新配线层21能够在硅片10背面的所需区域内形成所需的个数，也能够自由地选择焊锡凸块23的数目和形成区域。
然后，沿着切割线将硅片10分割为多个硅芯片10A。在该切割工序中，能够使用激光束。而且，在使用激光束的切割工序中，通过以玻璃衬底13的切断面为圆锥形来进行加工，能够防止玻璃衬底13的破裂。
下面，参照附图对本发明的第二实施形态进行详细的说明。
首先，对于该半导体装置的结构参照图18进行说明。图18(A)是从第二玻璃衬底215的一侧观看的硅片的切割线区域周边的平面图，图18(B)是沿图18(A)的X-X线的剖视图。该半导体装置显示为经过后述的工序沿切割线区域将硅片分割为多个芯片的状态(图中分割为2个芯片)。
硅芯片210A例如为CCD图像传感器芯片，在其表面形成扩展焊盘电极211。该扩展焊盘电极211是将用于通常的引线接合法的焊盘电极扩展到切割线区域的电极。扩展焊盘电极211的表面上被图中未示出的硅氮化膜等钝化膜覆盖。在形成有该扩展焊盘电极211的硅芯片210A的表面上，通过例如环氧树脂形成的树脂层212，粘接作为支承衬底的透明第一玻璃衬底213。
在硅芯片210A的背面，例如通过由环氧树脂形成的树脂层214，粘接作为支承衬底的透明的第二玻璃衬底215。
然后，形成从第二玻璃衬底215侧到扩展焊盘电极211的通孔217，埋填该通孔217内，形成例如由铜(Cu)等导电材料构成的柱状端子220。该柱状端子220与硅芯片210A通过在通孔217的侧壁设置的绝缘层230被绝缘。
然后，从柱状端子220到第二玻璃衬底215上延伸设置重新配线层212，另外，在该重新配线上粘接焊接掩膜222，在其开口部分搭载焊锡凸块223(凸块电极)。
焊锡凸块223通过在所希望的位置形成多个可得到BGA结构。这样，从硅芯片210A的扩展焊盘电极211到在其背面形成的焊锡凸块223可以进行配线。而且，本发明由于利用在通孔217中埋填的柱状端子220配线，因而就不易产生断线，分步敷层也很好。并且配线的机械强度也较高。
另外，也可以对应焊锡凸块223的形成位置，在第二玻璃衬底215的表面设置缓冲部件216。这是为了取得焊锡凸块223的高度。通过这样，在印刷线路板上安装该半导体装置时，防止了由于印刷线路板与焊锡凸块223的热膨胀率之差产生的应力对焊锡凸块223或第二玻璃衬底215的损伤。缓冲部件216可以由例如镍铁铬合金材料或有机膜形成，也可以由铜(Cu)等金属形成。
而且，如图18所示，通孔217是直通开口，但并不限于此，如图19所示，该通孔217的剖面也可以呈现从表面开始越深越细的圆锥形的形状。图19(A)是硅片的切割线区域周边的平面图，图19(B)是沿图19(A)的X-X线的剖视图。由此，在如后所述通过镀敷法形成柱状端子220时，具有能够通过喷溅形成镀敷用籽晶层218等优点。
以下说明该半导体装置的制造方法。如图10所示，在硅片210的表面，形成图中未示出的半导体集成电路(例如，CCD图像传感器)。在该硅片210的表面上形成上述的扩展焊盘电极211。此扩展焊盘电极211由铝、铝合金、或者是铜等金属构成，其厚度为1μm左右。
下面如图11所示，涂敷由例如环氧树脂构成的树脂层212。然后，如图12所示，通过该树脂层212，在硅片210的表面粘接第一玻璃衬底213。该第一玻璃衬底213有硅片210的保护体和支承体的功能。接着，在该玻璃衬底213被粘接的状态下，进行硅片210的背面研磨，将其厚度加工为100μm左右。另外，在机械地研磨后，可以通过化学蚀刻处理整形研磨面。也可以不进行研磨处理，仅仅进行湿式或是干式蚀刻处理。
然后，如图13所示，在硅片210的背面涂敷由环氧树脂构成的树脂层214。使用该树脂层214在硅片210的背面粘接第二玻璃衬底215。第二玻璃衬底215的厚度为100μm左右。第二玻璃衬底215为了主体的支承体及防止挠曲而粘接。
进一步，在被粘接的第二玻璃衬底215上形成缓冲部件216。该缓冲部件216对应焊锡凸块223的形成位置而形成。缓冲部件216可以例如由镍铁铬合金材料或有机膜形成，也可以由铜(Cu)等金属通过喷溅法形成。缓冲部件216可以根据需要形成，在根据该半导体装置的用途不需要时也可省略。
然后，如图14所示，贯通第二玻璃衬底215和硅片210，形成到达扩展焊盘电极211的表面的通孔217。该通孔217的深度为200μm左右。其宽度是例如40μm左右，其长度是200μm左右。
贯通这样材质不同的多个层，形成深的通孔217时，适合使用激光束在硅片210开孔的方法。在使用湿式蚀刻或干式蚀刻方法开孔的情况下，必须在每个不同的层中切换蚀刻气体，使得制造工序变得复杂。另外，该通孔217通过激光束的控制也可以加工为如图19所示的圆锥形。
接着形成柱状端子220和重新配线层221，该工序和以下的工序与第一实施形态完全相同，仅仅在附图示出而省略其说明(图15至图18)。
下面，参照附图对本发明的第三实施形态进行详细说明。
首先，对于该半导体装置的结构参照图28进行说明。图28(A)是从第二玻璃衬底315侧观看的硅片的切割线区域周边的平面图，图28(B)是沿图28(A)的X-X线的剖视图。此半导体装置显示为经过后述的工序沿切割线区域将硅片分割为多个芯片的状态(图中分割为2个芯片)。
硅芯片310A例如是CCD图像传感器芯片，在其表面形成扩展焊盘电极311。该扩展焊盘电极311是将用于通常的引线接合的焊盘电极扩展到切割线区域的电极。扩展焊盘电极311的表面被图中未示出的硅氮化膜等钝化膜覆盖。在形成有该扩展焊盘电极311的硅芯片310A的表面上，通过例如环氧树脂形成的树脂层312，粘接透明的第一玻璃衬底313。
在硅芯片310A的侧面和扩展焊盘电极311的一部分上被例如环氧树脂形成的树脂层314覆盖。然后，使用该树脂层314，在硅芯片310A的背面粘接透明的第二玻璃衬底315。
接着，设置从第二玻璃衬底315侧到达扩展焊盘电极311的通孔317，在该通孔317中埋填、形成例如由铜(Cu)这样的导电材料构成的柱状端子320。从柱状端子320在第二玻璃衬底315上延伸设置重新配线层321，另外，在该重新配线上被覆焊接掩膜322，在其开口部分搭载焊锡凸块323(凸块电极)。
焊锡凸块323可通过在所希望的位置形成多个得到BGA结构。这样，可以进行从硅芯片310A的扩展焊盘电极311到在其背面形成的焊锡凸块323的配线。本发明由于利用在通孔317中埋填的柱状端子320配线，故不易产生断线，分步敷层也较好。且配线的机械强度也较高。
另外，也可以对应焊锡凸块323的形成位置在第二玻璃衬底315的表面设置缓冲部件316。这是为了取得焊锡凸块323的高度。通过这样，在印刷线路板上安装该半导体装置时，防止由于印刷线路板与焊锡凸块323的热膨胀率之差产生的应力对焊锡凸块323或第二玻璃衬底315的损伤。缓冲部件316可以例如由镍铁铬合金材料或有机膜形成，也可以由铜(Cu)等金属形成。
如图28所示，通孔317是直通开口，但并不限于此，如图29所示，此通孔317的剖面也可以呈现从表面开始越深越细的圆锥形。图29(A)是硅片的切割线区域周边的平面图，图29(B)是沿图29(A)的X-X线的剖视图。由此，在如后所述通过电解镀敷法形成柱状端子320的情况下，具有能够通过喷溅形成镀敷用籽晶层318等优点。
以下说明此半导体装置的制造方法。如图20所示，在硅片310的表面，形成图中未示的半导体集成电路(例如，CCD图像传感器)。随后，在该硅片310的表面上形成上述的扩展焊盘电极311。该扩展焊盘电极311由铝、铝合金、或者是铜等金属构成，其厚度为1μm左右。
然后，如图21所示，通过例如由环氧树脂构成的树脂层312，粘接第一玻璃衬底313。该第一玻璃衬底313有硅片310的保护体和支承体的功能。然后，在该玻璃衬底313被粘接的状态下，进行硅片310的背面研磨，将其厚度加工为100μm左右。另外，也可以在机械地研磨后，通过化学蚀刻处理整形研磨面。也可以不进行研磨处理，仅仅进行湿式或是干式蚀刻处理。
接着，如图22所示，部分地蚀刻除去切割线区域的硅片310。即，为露出扩展焊盘电极311的一端部而进行硅片310的蚀刻。该蚀刻是使用抗蚀剂掩膜的干式蚀刻。
然后，如图23所示，在硅片310的背面涂敷例如由环氧树脂构成的树脂层314。由此，扩展焊盘电极311的露出部分和被蚀刻的硅片310的侧面被树脂层314覆盖。随后，使用此树脂层314在硅片310的背面粘接第二玻璃衬底315。第二玻璃衬底315的厚度是100μm左右。第二玻璃衬底315为主体的支承体和为防止挠曲而进行粘接。
接着，在被粘接的第二玻璃衬底315上形成缓冲部件316。该缓冲部件316对应焊锡凸块323的形成位置形成。缓冲部件316可以例如由镍铁铬合金材料或有机膜形成，也可以由铜(Cu)等金属通过喷溅法形成。另外，缓冲部件316可以根据需要形成，根据此半导体装置的用途不需要时也能够将其省略。
然后，如图24所示，贯通第二玻璃衬底315和树脂层314，到达扩展焊盘电极311的表面形成通孔317。该通孔317的深度为200μm左右。其宽度为例如40μm左右，其长度为200μm左右。为了贯通这样材质不同的多个层，形成深的通孔317，使用激光束在硅片310中开孔的方法是适合的。使用湿式蚀刻或干式蚀刻方法开孔的方法，必须对每个不同的层切换蚀刻气体，使得制造工序变得复杂。另外，也可以将该通孔317通过激光束的控制加工为如图29所示的圆锥形。
接着，为了形成柱状端子320和重新配线层321，首先由无电解镀敷整面地形成由铜(Cu)构成的籽晶层318。该工序和以下的工序与第一实施形态相同，仅仅在附图示出而省略其说明(图25至图28)。
在上述各实施形态中，在通孔(17、217或者是317)内通过电解镀，形成柱状端子(20、220或者是320)，但本发明并不限定于此，也可以通过其它的方法形成。例如，可举出在通孔内通过CVD法或MCVD法埋填铝、铝合金、或者是铜(Cu)等金属的方法。
在上述各实施形态中，在重新配线层(21、221或者是321)上形成焊锡凸块(23、223或者是323)，但本发明并不限定于此，也可以不形成从柱状端子(20、220或者是320)延伸的重新配线层(21、221或者是321)，而在通孔(17、217或者是317)中埋填的柱状端子(20、220或者是320)上，形成焊锡凸块(23、223或者是323)。
另外，在上述各实施例中，将用于通常的引线接合的焊盘电极扩展到切割线区域形成扩展焊盘电极(11、211或者是311)，但本发明并不限定于此，也可以替代焊盘电极(11、211或者是311)，直接使用不扩展到切割线区域的用于通常的引线接合的焊盘电极。在该情况下，只要将焊盘电极和通孔(17、217或者是317)的形成位置对位即可，其它的工序完全相同。
另外，在上述各实施形态中，将本发明应用于在半导体芯片的背面具有焊盘电极的BGA型半导体装置，但本发明并不限定于此，在半导体芯片的背面不具有焊盘电极的、所谓LGA(Land Grid Array)型半导体装置中适用本发明也是可以的。即，在重新配线层(21、221或者是321)的表面形成保护膜(22、222、322)，构成在该保护膜(22、222、322)的开口部分不形成焊锡凸块23状态的半导体装置。不形成重新配线层(21、221或者是321)，而在通孔(17、217或者是317)内形成柱状端子(20，220或320)，构成使该柱状端子(20，220或320)的表面露出而形成保护膜(22、222、322)的半导体装置也是可以的。
按照本发明，能够防止从半导体芯片的焊盘电极到其背面的凸块电极的配线的断线或分步敷层的劣化，得到具有可靠性高的BGA的半导体装置。
而且，按照本发明，能够在安装衬底上高密度安装各种各样的集成电路芯片。特别是通过应用于CCD图像传感器的集成电路芯片，能够在小型便携电子设备例如手机的小型安装衬底上安装该集成电路芯片。

Claims (34)

1.一种半导体装置，其特征在于，具有：
在作为半导体集成电路形成面的半导体芯片的表面上形成的焊盘电极；
粘接在所述半导体芯片的表面上的支承衬底；
在从作为半导体集成电路非形成面的所述半导体芯片的背面直到所述焊盘电极背面的通孔中埋填并与所述焊盘电极相连接的柱状端子；
连接所述柱状端子的凸块电极。
2.如权利要求1所述的半导体装置，其特征在于，具有：
从所述柱状端子延长到所述半导体芯片的背面、并连接所述柱状端子和所述凸块电极的重新配线层。
3.如权利要求2所述的半导体装置，其特征在于：
对应于所述凸块电极的形成位置在所述半导体芯片的背面设置缓冲部件。
4.如权利要求2所述的半导体装置，其特征在于：
所述通孔的剖面是圆锥形。
5.如权利要求2所述的半导体装置，其特征在于：
将使得所述柱状端子和所述半导体芯片之间绝缘的绝缘层设置在所述通孔的侧壁。
6.一种半导体装置，其特征在于，具有：
在半导体芯片上形成的焊盘电极；
粘接在所述半导体芯片的表面上的第一支承衬底；
粘接在所述半导体芯片的背面的第二支承衬底；
在从所述第二支承衬底的表面贯通所述半导体芯片到达所述焊盘电极的背面的通孔中埋填、并与所述焊盘电极相连接的柱状端子；
与所述柱状端子相连接的凸块电极。
7.如权利要求6所述的半导体装置，其特征在于，具有：
从所述柱状端子延长到所述第二支承衬底的表面、并连接所述柱状端子和所述凸块电极的重新配线层。
8.如权利要求7所述的半导体装置，其特征在于：
对应所述凸块电极的形成位置，在所述第二支承衬底的表面设置缓冲部件。
9.如权利要求7所述的半导体装置，其特征在于：
所述通孔的剖面是圆锥形。
10.如权利要求7所述的半导体装置，其特征在于：
将使得在所述柱状端子和所述半导体芯片之间绝缘的绝缘层设置在所述通孔的侧壁。
11.一种半导体装置的制造方法，其特征在于，具有：
在形成有焊盘电极的、作为半导体集成电路形成面的半导体衬底的表面上粘接支承衬底的工序；
形成从作为半导体集成电路非形成面的所述半导体衬底的背面到所述焊盘电极的背面的通孔的工序；
在所述通孔内形成与所述焊盘电极电连接的柱状端子的工序；
在所述柱状端子上形成凸起电极的工序；
将所述半导体衬底分割为多个半导体芯片的工序。
12.一种半导体装置的制造方法，其特征在于，具有：
在形成有焊盘电极的、作为半导体集成电路形成面的半导体衬底的表面上粘接支承衬底的工序；
形成从作为半导体集成电路非形成面的所述半导体衬底的背面到达所述焊盘电极的背面的通孔的工序；
在所述通孔内形成与所述焊盘电极电连接的柱状端子，同时，形成从该柱状端子延长到所述半导体衬底的背面的重新配线层的工序；
在所述重新配线层上形成凸块电极的工序；
将所述半导体衬底分割为多个半导体芯片的工序。
13.如权利要求12所述的半导体装置的制造方法，其特征在于：
在所述通孔内形成与所述焊盘电极电连接的柱状端子，同时，形成从所述柱状端子延长到所述半导体衬底的背面的重新配线层的工序是通过电解镀敷法进行的。
14.如权利要求13所述的半导体制造方法，其特征在于：
将所述通孔加工为圆锥形。
15.如权利要求12所述的半导体装置的制造方法，其特征在于：
通过电解镀敷法进行在所述通孔内形成与所述焊盘电极电连接的柱状端子的工序，通过喷溅法进行形成从所述柱状端子延长到所述半导体衬底的背面的重新配线层的工序。
16.如权利要求15所述的半导体装置的制造方法，其特征在于：
将所述通孔加工为圆锥形。
17.一种半导体装置的制造方法，其特征在于，具有：
在形成有焊盘电极的半导体衬底上粘接第一支承衬底的工序；
在所述半导体衬底的背面粘接第二支承衬底的工序；
形成从所述第二支承衬底贯通所述半导体衬底到达所述焊盘电极的背面的通孔的工序；
在所述通孔内形成与所述焊盘电极电连接的柱状端子的工序；
在所述柱状端子上形成凸块电极的工序；
将所述半导体衬底分割为多个半导体芯片的工序。
18.一种半导体装置的制造方法，其特征在于，具有：
在形成有焊盘电极的半导体衬底上粘接第一支承衬底的工序；
在所述半导体衬底的背面粘接第二支承衬底的工序；
形成从所述第二支承衬底贯通所述半导体衬底到达所述焊盘电极的背面的通孔的工序；
在所述通孔内形成与所述焊盘电极电连接的柱状端子，同时，形成从该柱状端子延长到所述第二支承衬底的表面的重新配线层的工序；
在所述重新配线层上形成凸块电极的工序；
将所述半导体衬底分割为多个半导体芯片的工序。
19.如权利要求18所述的半导体装置的制造方法，其特征在于：
在所述通孔内形成与所述焊盘电极电连接的柱状端子，同时，形成从该柱状端子延长到所述第二支承衬底的表面的重新配线层的工序是通过电解镀敷法进行的。
20.如权利要求19所述的半导体装置的制造方法，其特征在于：
将所述通孔加工为圆锥形。
21.如权利要求19所述的半导体装置的制造方法，其特征在于：
通过电解镀敷法进行在所述通孔内形成与所述焊盘电极电连接的柱状端子的工序，通过喷溅法进行形成从所述柱状端子延长到所述第二支承衬底的表面的重新配线层的工序。
22.如权利要求21所述的半导体装置的制造方法，其特征在于：
将所述通孔加工为圆锥形。
23.一种半导体装置的制造方法，其特征在于，具有：
在形成有焊盘电极的半导体衬底上粘接第一支承衬底的工序；
露出所述焊盘电极的一部分而部分地蚀刻所述半导体衬底的工序；
覆盖所述焊盘电极的露出部分和所述半导体衬底的被蚀刻侧面而形成树脂层的工序；
在所述半导体衬底的背面粘接第二支承衬底的工序；
形成贯通所述树脂层以及所述第二支承衬底到达所述焊盘电极的背面的通孔的工序；
在所述通孔内形成与所述焊盘电极电连接的柱状端子的工序；
在所述柱状端子上形成凸块电极的工序；
将所述半导体衬底分割为多个半导体芯片的工序。
24.一种半导体装置的制造方法，其特征在于，具有：
在形成有焊盘电极的半导体衬底上粘接第一支承衬底的工序；
露出所述焊盘电极的一部分而部分地蚀刻所述半导体衬底的工序；
覆盖所述焊盘电极的露出部分和所述半导体衬底的被蚀刻侧面而形成树脂层的工序；
在所述半导体衬底的背面粘接第二支承衬底的工序；
形成贯通所述树脂层以及所述第二支承衬底到达所述焊盘电极的背面的通孔的工序；
在所述通孔内形成与所述焊盘电极电连接的柱状端子，同时，形成从该柱状端子延长到所述第二支承衬底的表面的重新配线层的工序；
在所述重新配线层上形成凸块电极的工序；
将所述半导体衬底分割为多个半导体芯片的工序。
25.如权利要求24所述的半导体装置的制造方法，其特征在于：
在所述通孔内形成与所述焊盘电极电连接的柱状端子，同时，形成从该柱状端子延长到所述第二支承衬底的表面的重新配线层的工序是通过电解镀敷法进行的。
26.如权利要求25所述的半导体装置的制造方法，其特征在于：
将所述通孔加工为圆锥形。
27.如权利要求24所述的半导体装置的制造方法，其特征在于：
通过电解镀敷法进行在所述通孔内形成与所述焊盘电极电连接的柱状端子的工序，通过喷溅法进行形成从所述柱状端子延长到所述第二支承衬底的表面的重新配线层的工序。
28.如权利要求27所述的半导体装置的制造方法，其特征在于：
将所述通孔加工为圆锥形。
29.一种半导体装置，其特征在于，具有：
在作为半导体集成电路形成面的半导体芯片的表面上形成的焊盘电极；
粘接在所述半导体芯片的表面的支承衬底；
在从作为半导体集成电路非形成面的所述半导体芯片的背面到所述焊盘电极的背面的通孔中埋填的、与所述焊盘电极相连接的柱状端子。
30.如权利要求29所述的半导体装置，其特征在于：具有从所述柱状端子延长到所述半导体芯片的背面的重新配线层。
31.一种半导体装置，其特征在于，具有：
在半导体芯片上形成的焊盘电极；
粘接在所述半导体芯片的表面的第一支承衬底；
粘接在所述半导体芯片的背面的第二支承衬底；
在从所述第二支承衬底的表面贯通所述半导体芯片到达所述焊盘电极的背面的通孔中埋填、并与所述焊盘电极相连接的柱状端子。
32.如权利要求31所述的半导体装置，其特征在于：具有从所述柱状端子延长到所述半导体芯片的背面的重新配线层。
33.一种半导体装置，其特征在于，具有：
在半导体芯片上形成的焊盘电极；
在所述半导体芯片的表面粘接的第一支承衬底；
覆盖所述焊盘电极的背面和所述半导体芯片的侧面的树脂层；
粘接在所述半导体芯片的背面的第二支承衬底；
在从所述第二支承衬底的表面到所述焊盘电极的表面的通孔中埋填、并与所述焊盘电极相连接的柱状端子。
34.如权利要求33所述的半导体装置，其特征在于：具有从所述柱状端子延长到所述半导体芯片的背面的重新配线层。
CN2003101254702A 2002-10-11 2003-10-11 半导体装置及其制造方法 Expired - Fee Related CN1523665B (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2002298888 2002-10-11
JP298888/2002 2002-10-11
JP298888/02 2002-10-11
JP298889/02 2002-10-11
JP2002298890 2002-10-11
JP298890/02 2002-10-11
JP298889/2002 2002-10-11
JP2002298889 2002-10-11
JP298890/2002 2002-10-11

Publications (2)

Publication Number Publication Date
CN1523665A CN1523665A (zh) 2004-08-25
CN1523665B true CN1523665B (zh) 2010-04-28

Family

ID=32034088

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2003101254702A Expired - Fee Related CN1523665B (zh) 2002-10-11 2003-10-11 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US7622810B2 (zh)
EP (1) EP1408547A3 (zh)
CN (1) CN1523665B (zh)
TW (1) TWI227050B (zh)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP4071615B2 (ja) * 2002-12-20 2008-04-02 株式会社フジクラ 貫通電極の形成方法及び貫通電極付き基板
JP4401181B2 (ja) * 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
DE10356885B4 (de) * 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
JP4850392B2 (ja) 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
JP4307284B2 (ja) * 2004-02-17 2009-08-05 三洋電機株式会社 半導体装置の製造方法
JP2005235860A (ja) 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20070176294A1 (en) * 2004-03-26 2007-08-02 Fujikura Ltd. Thorough wiring board and method of manufacturing the same
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
TWI272683B (en) * 2004-05-24 2007-02-01 Sanyo Electric Co Semiconductor device and manufacturing method thereof
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP4373866B2 (ja) * 2004-07-16 2009-11-25 三洋電機株式会社 半導体装置の製造方法
FR2874127B1 (fr) * 2004-08-03 2006-12-08 United Monolithic Semiconduct Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7112470B2 (en) * 2004-09-15 2006-09-26 International Business Machines Corporation Chip dicing
JP4966487B2 (ja) * 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4443379B2 (ja) 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR20060087273A (ko) * 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7485967B2 (en) 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
TWI324800B (en) * 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
SG133445A1 (en) 2005-12-29 2007-07-30 Micron Technology Inc Methods for packaging microelectronic devices and microelectronic devices formed using such methods
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7919410B2 (en) * 2007-03-14 2011-04-05 Aptina Imaging Corporation Packaging methods for imager devices
JP2008294405A (ja) * 2007-04-25 2008-12-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法
WO2009017758A2 (en) 2007-07-27 2009-02-05 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
JP5645662B2 (ja) 2007-08-03 2014-12-24 テッセラ，インコーポレイテッド 積層型マイクロエレクトロニクスアセンブリを製造する方法及び積層型マイクロエレクトロニクスユニット
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR101490429B1 (ko) * 2008-03-11 2015-02-11 삼성전자주식회사 저항 메모리 소자 및 그 형성 방법
US8072079B2 (en) * 2008-03-27 2011-12-06 Stats Chippac, Ltd. Through hole vias at saw streets including protrusions or recesses for interconnection
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US7858512B2 (en) * 2008-06-26 2010-12-28 Wafer-Level Packaging Portfolio Llc Semiconductor with bottom-side wrap-around flange contact
US7781854B2 (en) * 2008-07-31 2010-08-24 Unimicron Technology Corp. Image sensor chip package structure and method thereof
KR101002680B1 (ko) * 2008-10-21 2010-12-21 삼성전기주식회사 반도체 패키지 및 그 제조 방법
JP2010103300A (ja) * 2008-10-23 2010-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
DE102008054765A1 (de) * 2008-12-16 2010-06-24 Robert Bosch Gmbh Bauteil mit einer Durchkontaktierung und ein Verfahren zur Herstellung eines solchen Bauteils
US8466542B2 (en) * 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
JP2010251558A (ja) * 2009-04-16 2010-11-04 Toshiba Corp 固体撮像装置
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
JP5656501B2 (ja) * 2010-08-06 2015-01-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
CN102556943B (zh) * 2010-12-31 2014-12-31 上海丽恒光微电子科技有限公司 微机电传感器的形成方法
TWI459485B (zh) * 2011-01-17 2014-11-01 Xintec Inc 晶片封裝體的形成方法
TWI485818B (zh) * 2011-06-16 2015-05-21 Xintec Inc 晶片封裝體及其形成方法
WO2013133827A1 (en) 2012-03-07 2013-09-12 Intel Corporation Glass clad microelectronic substrate
JP6021441B2 (ja) 2012-05-25 2016-11-09 ラピスセミコンダクタ株式会社 半導体装置
US9001520B2 (en) * 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
KR102268707B1 (ko) 2014-07-28 2021-06-28 삼성전자주식회사 이미지 센서
US10128207B2 (en) 2015-03-31 2018-11-13 Stmicroelectronics Pte Ltd Semiconductor packages with pillar and bump structures
CN105047628B (zh) * 2015-06-05 2017-08-22 苏州迈瑞微电子有限公司 晶圆级芯片tsv封装结构及其封装方法
JP2018064758A (ja) * 2016-10-19 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置、製造方法、および電子機器
GB2587374B (en) * 2019-09-25 2022-08-17 X Fab Semiconductor Foundries Gmbh Through silicon via and redistribution layer
US11423204B1 (en) 2021-04-14 2022-08-23 Taiwan Semiconductor Manufacturing Company Limited System and method for back side signal routing
US11869828B2 (en) * 2021-06-10 2024-01-09 Advanced Semiconductor Engineering, Inc. Semiconductor package through hole with lever arms and insulating layers with different coefficient of thermal expansion

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5024966A (en) * 1988-12-21 1991-06-18 At&T Bell Laboratories Method of forming a silicon-based semiconductor optical device mount
US5229647A (en) 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
JP2783259B2 (ja) * 1996-07-18 1998-08-06 日本電気株式会社 半導体パッケージとその製造方法
US5904496A (en) * 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
EP0860876A3 (de) * 1997-02-21 1999-09-22 DaimlerChrysler AG Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
US6025995A (en) * 1997-11-05 2000-02-15 Ericsson Inc. Integrated circuit module and method
US6107109A (en) * 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6479900B1 (en) * 1998-12-22 2002-11-12 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US6844253B2 (en) * 1999-02-19 2005-01-18 Micron Technology, Inc. Selective deposition of solder ball contacts
US6548391B1 (en) * 1999-05-27 2003-04-15 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E. V. Method of vertically integrating electric components by means of back contacting
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
JP3713418B2 (ja) 2000-05-30 2005-11-09 光正 小柳 ３次元画像処理装置の製造方法
JP2001351997A (ja) 2000-06-09 2001-12-21 Canon Inc 受光センサーの実装構造体およびその使用方法
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
US6379982B1 (en) * 2000-08-17 2002-04-30 Micron Technology, Inc. Wafer on wafer packaging and method of fabrication for full-wafer burn-in and testing
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
JP4183375B2 (ja) * 2000-10-04 2008-11-19 沖電気工業株式会社 半導体装置及びその製造方法
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
US6541303B2 (en) * 2001-06-20 2003-04-01 Micron Technology, Inc. Method for conducting heat in a flip-chip assembly
US6908845B2 (en) * 2002-03-28 2005-06-21 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US6716737B2 (en) * 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages

Also Published As

Publication number Publication date
TW200414455A (en) 2004-08-01
EP1408547A3 (en) 2006-09-13
EP1408547A2 (en) 2004-04-14
US7622810B2 (en) 2009-11-24
US20040137701A1 (en) 2004-07-15
CN1523665A (zh) 2004-08-25
TWI227050B (en) 2005-01-21

Similar Documents

Publication Publication Date Title
CN1523665B (zh) 半导体装置及其制造方法
CN100385621C (zh) 半导体装置及其制造方法
CN100383938C (zh) 半导体装置及其制造方法
US5422514A (en) Packaging and interconnect system for integrated circuits
US5796164A (en) Packaging and interconnect system for integrated circuits
US7312521B2 (en) Semiconductor device with holding member
CN100370607C (zh) 半导体装置及其制造方法
US5481133A (en) Three-dimensional multichip package
US7388277B2 (en) Chip and wafer integration process using vertical connections
US20120018868A1 (en) Microelectronic elements having metallic pads overlying vias
CN109003961B (zh) 一种3d系统集成结构及其制造方法
US11929318B2 (en) Package structure and method of forming the same
WO2002101831A1 (fr) Dispositif a semi-conducteur et son procede de fabrication
JP4511148B2 (ja) 半導体装置の製造方法
JP2001308122A (ja) 半導体装置の製造方法
JP2005311117A (ja) 半導体装置及びその製造方法
JP4845986B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100428

Termination date: 20211011