TWI223828B - Line scanning circuit for a dual-mode display - Google Patents

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TWI223828B
TWI223828B TW088115220A TW88115220A TWI223828B TW I223828 B TWI223828 B TW I223828B TW 088115220 A TW088115220 A TW 088115220A TW 88115220 A TW88115220 A TW 88115220A TW I223828 B TWI223828 B TW I223828B
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TW
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circuit
pixel
column
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TW088115220A
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English (en)
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Robin Mark Adrian Dawson
Zilan Shen
Alfred Charles Ipri
Roger Green Stewart
James Harold Atherton
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Sarnoff Corp
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Description

1223828
此申請案主張1998年9月3日申請之美國臨時申請案號 60/099,019之利ϋ，其在此以引述的方式併入朱考。 發明背景 本發明係關視訊顯π裝置有關，尤其有關一有效矩陣有 機發光二極體顯示器，其可操作於一次一列清除該顯示裝 置之像素，或於一單一操作中清除像素矩陣中之所有像素。 一有效矩陣顯示裝置係儲存影像資料於該顯示器之各圖 像元素（像素）中及照明該畫面區間之真實部分影像。有兩 個基本之有效矩陣顯示架構。第一係“一次一列，，之架構其 影像在顯示時係一次更新一線。此架構中，一像素單列經 清除及設足來接收新資料值並接著一新資料列被寫至該清 除像素中。連續重覆該方法使一畫面區間中影像之每一條 線至少被更新一次。 —第二型顯示架構在-單一操作中清除及設定整個影像接 著又迅速一次一線地寫入新的影像資料至所有像素中。此 型顯示操作於四個不同之區間：清除、設定、窝入與照 明。此型^顯7F架構特別適用於一彩色快門或關掉整個像 素陣列某段畫面時間之其他裝置。 有機發光二極體（0LED)顯示係形成至一 0LED裝置矩 陣。这些裝置發射光線來對應—電流。該光線強度是電流 大小之函數。美國專利申請案號09/064,696之名為有效矩 陣有機發光-極體像素架構中描述—典型之QLED彩色矩陣 顯示裝置，其藉由在一像素細胞中儲存一電壓來控制電流 通過每一 OLED像素。如此專利所述，每一〇LED裝置被放 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297*^---- 1223828 五、發明説明（2 =、自動歸零（也就是設定來接收新資料）並接著載入新資 當-顯示器中像素之數量增加時，兩者水平和垂 描速率也增加致使該影像序列可在一固定畫面速率： 示。當該水平掃描速率增加時，較 〜 哭、> ^你主 叙/時間可用於更新顯示 κ母一列像素。現存之一次一列架構不是很適合用 解析度QLED顯示器係因它難以在例如—高清晰度電视接收
κ掃描速率下於-線時間中放電、自動歸零與載入 之像素資料。 J 發明概述 本發明具體化於 <—有機發朵-打祕甘 铖贫先一極體顯示器之一列選擇雷 路中。该列選擇電路透過該移位 S存詻傳播一閘脈衝。此 閘脈衝與一系統時脈信號同步 ^ 用於她加許多廣播控制信 唬土顯不益上依序選擇之像素列。 根據本發明之一觀點，智 I泉知描電路係控制來清除及自 動知零頭示器中之像素，不是一、Α ^ ^ , /入一線就是可同時自動歸 零整個影像陣列。 根據本發明之另一觀點，在 、列載入新值前，可於幾個 、、泉區間執行顯示器中之清除 十二如1 、 目勒卸零一列像素。此克服 在南解析度顯示器中減少掃描時間之問題。
又根據本發明之另一觀點，該 I # ^ , ^ 只播控制信號在每一顯示 裝置中係適合實現最有效之執行。 圖式簡述 圖1係包含本發明之一且余* |_ _。- 本紙張尺度適用中國iii^iTA4規格(2i〇 X 297¾ /、瓦只她例之一有機發光二極體 -5 -
(OLED)矩陣顯示裝置之方塊圖； ^系固1中所展示之一適用於顯示裝置中OLED像素架 構適當之概要圖； 圖3係可用於圖丨中所展示之顯示裝置中片段之列選擇電 路之方塊圖； 圖4係圖3中所展示之某電路級列選擇電路之概要圖； 、、圖5係有用於描述用於圖3及4中所展示之列選擇電路之 Μ —次一線之掃描模式之時序圖； 圖6係有用於描述用於圖3及4中所展示之列選擇電路之 該陣列自動歸零模式之時序圖； 例舉實施例之詳細說明 圖1 一包含本發明之一具體實施例之〇LED矩陣顯示裝置 之方塊圖。雖然本發明之典型具體實施例參考一 〇LED顯示 裝置作描述，但期待可用其他類型之顯示裝置來實行之， 例如液晶顯示裝置（LCD)，光電或電漿面板顯示裝置，其 係操作於该一次一線模式或一陣列自動歸零模式中。 圖1所示之顯示器直接於一多晶矽技術中安裝在有效矩 陣顯示裝置116。用於安裝電路之例舉技術如解多工電路 112以及多晶矽中之列選擇電路被揭示於美國專利號 5,633,635名為同步取樣之解多工資料及利用乒乓效果驅動 一 LCD像素陣列。本發明使用一單一通道之p型金屬氧化物 半導體（PMOS)方法來執行。然而，期待下述功能可安裝於 一單一通這之N型金屬氧化物半導體（NM〇s)方法，一互補 型金屬氧化物半導體（CM0S)方法或任何其他之電晶體技術 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）—" --- 1223828 A7 B7 五、發明説明（4 ) 中〇 圖1展示一包含許多安排有例如320行乘240列之矩陣像素 之顯示裝置。該顯示器也包含行資料產生器11〇，其提供圖 像資料數值至一解多工器112。例如，該例舉之資料產生器 110包含一多埠之數位至類比轉換器如CL-FP6502積體電 路，有效的輸入信號至該時序電路114係為DATA_ ODD， DATA—EVEN及D ΑΤΑ—RESET。當解多工器U2所提供之資料 數值被窝入该顯不為116之相關奇數及偶數列中時，該信號 DATA—ODD及 DATA—EVEN係動作的。當 DATA—RESET動作 時，無效之影像資料（如高邏輯值）被施加至顯示器116之行 驅動器（未展示）。 當顯示裝置之各列被列選擇電路i 18選擇時，該影像資料 一列列被更新。該列選擇電路118可視為一移位暫存器，其 依序選擇顯示器116各列且施加一控制信號序列至列中之所 有像素。該列選擇電路118之架構與操作係參考圖3與4作 下述。顯示器116某個別像素之架構與操作係參考圖2作下 述。如下所述，當在一特別像素位置所顯示之資料改變 時，该對應像素先重設，接著作一自動歸零操作，該資料 被寫入像素中且發光該像素。在新顯示資料寫入後且直到 那個像素中之顯示資料再被更新為止，打開該像素致使它 在對應寫入該像素之顯示資料之水準下發光。 如同上述’該典型之顯示裝置係操作於兩種模式中：一 ^ "泉模式，其中各列像素被一列列地重設、自動歸零及 重寫，以及一次一晝面模式，其中該像素陣列丨16中之所有
1223828 A7 B7 五、發明説明（5 ) 像素係同時重設及自動歸零，且接著顯示資料一列列被寫 入該重設及自動歸零之像素元素中。至列選擇電路之輸入 信號控制這些操作。這些信號包含SDIN，一開始掃描操作 脈衝信號；SCLK，系統時脈信號，ALL—SEL與 ALL_ SELD，其於陣列自動歸零模式之重設及自動歸零操 作期間控制全部顯示器之選擇；SEL_EVEN及SEL_ODD其 控制何時該像素矩陣116之相關奇數及偶數列被選擇；以及 AZ—EVEN、AZ_ODD、AZB_EVEN及 AZB ODD其參考圖 2 控制如下所述之自動歸零與照明操作。 參考圖2，該典型之像素架構200包含五PMOS電晶體 (260、265、270、及一對電晶體275)，二電容器250與255及 一 LED(OLED)280。該電晶體275係建構為具有串接通道與 並接閘用以限制在自動歸零及資料載入時期從像素電路流 往OLED 280之漏電流。一選擇（SELi)線220係連接至電晶體 260之閘極。一DATA信號210係連接至電晶體260之源極。一 操作電源信號290其提供一正電位VDD(如+5 V)，係連接至 電晶體265之源極及電容器255之一端。一自動歸零（AZi)線 路230係連接至該電晶體270之閘極及一照明（AZBBi)線係連 接至電晶體275之互連閘極。該OLED 280之陰極係連接至其 一電晶體275之汲極而OLED 280之陽極係連接至一負電位 源，VBACK (如—15 V)。該OLED 280具有一裝置中固有之二 極體電容281(以虛線表示）。另一電晶體275之源極係連接 至電晶體265及270之連接汲極。電晶體260之汲極係連接至 電容器250之一端。最後，電晶體265之閘極、電晶體270之 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1223828 A7 B7 五、發明説明（6 ) 源極、電容器250之一端及電容器255之一端係在指定節點A 之下全連接一起。 更特別地，圖3說明一像素架構200，其係操作在四個時· 期：1) 一重設時期、2) —自動歸零時期、3) —載入資料時 期及4) 一照明時期。
裝
線 在該重設時期中，一資料值已儲存在節點A，該AZi信號 230係在一高邏輯位準下而該AZBBi信號240係在一低邏輯位 準下。該資料信號210變至一高邏輯位準且當資料信號是為 高邏輯期間該SELi信號220產生脈衝。此步騾打開電晶體 260引起它關閉電晶體265而離開一傳導路徑係從電晶體265 之汲極至OLED 280之陽極。此操作允許該OLED 280對它的 内部電容281放電，準備在一不同位準下發光。於參考圖5 而敘述於下之本發明例舉之具體實施例中，重設時期發生 於緊隨著在該自動歸零及資料載入時期發生時線區間前之 線區間中。此藉由選擇至少一部分之二線區間之各列像素 來達成，在第一線區間期重設該列並在第二線區間期執行 該自動歸零及資料載入操作。 用於某些顯示器類型，例如高清晰度電視顯示器，需要 比提供於本發明之典型具體實施例中更多時間來對該OLED 280之電容281完全放電。對這些顯示器類型而言，選擇一 個別像素列區間可擴大至，例如，三或十線區間，且在這 些線區間期之每一個，該列中之像素可同時藉產生該 DATA_ RESET信號及該選擇信號SEL_ EVEN與SEL__ ODD之脈 衝來重設。 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1223828 A7 B7 五、發明説明（7 ) 回至圖3中，在自動歸零時期中，該AZi信號220與該 AZBBi信號240被設定於低邏輯’打開該二電晶體275與該電 晶體270。在此建構中，在電晶體265汲極之電位係連接至 該電晶體之閘極。該DATA信號210係維持在一高邏輯位準 中 〇 接著，該AZBBi信號240被設定於高邏輯，致使電晶體275 被關閉。接著設定跨過電晶體265之閘極至源極之電位，如 儲存於電容器255上，以打開電晶體265之閥電壓。此操作 儲存跨於電容器255之打開閥電壓並儲存電容器250上高邏 輯電位與閥電壓間之差值。儲存在電容器255之電位代表— 電晶體265之固定過度驅動電壓，其無關於因為老化或操作 而發生於閥電壓中之任何變化。自動歸零操作中之最後步 驟係設定AZi信號至一隔離電晶體265閘極之高邏輯值。此 操作在一類似該重設操作方式中可重複超過多列次數。 在該自動歸零時期之最後部分，該SELi信號220保持在_ 低邏輯值中而該資料信號210仍是在高邏輯位準。當一資料 電壓經由資料信號210被施加至電晶體260源極時開始载入 資料時期。在資料信號中知此變化透過電容器250被連接至 電晶體265閘極係，因此，改變跨在電容器255中所存之電 位。電容器255之電荷係隨該資料信號210從高邏輯值改變 至依序啟動資料電壓值而成比例變化。因為此資料電壓變 化係參考電晶體265之閥電位所得，在資料信號21〇中之改 變被轉變成該電晶體265閘極至源極電壓，其引起電晶體 265提供一預定電流至該〇LED 28(^接著，該SELi信號22〇 -10- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
裝 η
1223828 A7 B7 五、發明説明（8 ) 係設定於一高邏輯值。關閉電晶體260但留下該依序啟動閘 極給電容器255上之源極電流。
裝 利用儲存在電容器255上之資料電壓，該AZBBi信號240係· 設定至一低邏輯值來打開該電晶體275用以允許電晶體265 所提供之預定電流流過該OLED 280。此預定電流引起OLED 280在一預定照明程度下發光。該照明時期延續剩餘之畫面 區間直到儲存新影像資料至該像素之睁間為止。接著重複 該重設、自動歸零、載入資料及照明時期。 如同上述，參考圖1，藉由一列選擇電路118提供該信號 SELi、AZi及AZBBi給顯示器116某特定列i。該列選擇電路 包含一用於顯示器116之各列之電路級。該列選擇電路與一 衍生至圖1中展示之信號SCLK之四相時脈同步。展示在圖5 中之典型之時序圖係說明展示於圖1中所有信號間之關係 且亦展示時脈信號SCLK之四相（SCLK1、SCLK2、SCLK3及 SCLK4)。
圖3係可用作圖1所示之列選擇電路118之一部分掃描線 電路之方塊圖。該部分展示在圖3中僅包含四電路級。藉 由串聯多個電路如展示在圖3中直到電路級數等於顯示器 116中之線數為止可形成一完整之列選擇電路。一該列選擇 電路118典型電路級係參考圖4描述於下。 如圖3中所展示，該列選擇電路118之電路級在奇及偶列 間交替利用奇電路級接收奇信號SEL—ODD、AZ—ODD、 AZB—ODD與AZBB—ODD，而偶電路級接收相關之偶信號 ALL_ SEL、ALL_ SELD 及 ALL_ SELB。每一電路級也接收二 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 1223828 A7 B7 五、發明説明（9 )
裝 時脈信號。第一電路級310接收信號SCLK1與SCLK2，第二 電路級31、2接收信號SCLK2與SCLK3，第三電路級3 14接收信 號SCLK3與SCLK4，及第四電路級316接收信號SCLK4與 SCLK1。利用每一串聯電路重複此建構使得若在電路級316 之後有一第五電路級，它將接收信號SCLK1與SCLK2。參考 圖4描述如下，第一時脈信號被稱為SCLK及第二時脈信 號，其對第一時脈信號延遲90°相位，係被稱為SCLK90。 該列選擇電路之第一電路級接收一脈衝信號SDIN，其啟 動掃描操作。典型地，該列選擇電路116之第一電路級係展 示於圖1，在每一格式或畫面之開始接收信號SDIN之脈 衝。該典型之顯示裝置可藉奇數及偶數選擇信號顯示單畫 面或交錯畫面。
各階之輸出信號如下所述閘控其他信號SELi、AZi與 AZBBi至顯示器歹丨J i之信號ROW— SEL·。該信號ROW— SEL符合 施加於該電路級之第二時脈信號之單一脈衝。此脈衝每畫 面區間發生一次除非多脈衝需要重設及自動歸零。該 ROW_ SEL輸出信號之各電路級被施加至SDIN輸入端之下一 個連續電路級用以傳播列選擇信號至該列選擇電路118之所 有電路級。 展示在圖4中之電路是展示於圖3中之列選擇電路之一單 一電路級。在一基礎準位中，展示在圖4中之電路係一傳 佈一閘信號（SDIN)於各階間之移位暫存器。當該選擇信號 傳佈至某階時，那個電路級施加該廣播控制信號至一特定 列。該控制信號之作用係參考圖2及3描述於上。該控制信 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223828 A7 B7 五、發明説明（1〇 ) 號之時序係參考展示在圖5及6中之時序圖描述於下。 如同上述，展示於圖4中之電路圖操作於二模式中：一 次一線模式與一陣列自動歸零模式。當操作在該陣列自動 歸零模式時，該信號ALL—SEL、ALL—SELB及ALL—SELD控 制該電路。當該電路操作在一次一線模式時，該信號 ALL— SEL及ALL— SELD保持於高邏輯值而該信號ALL— SELB (該信號ALL_ SEL之邏輯反相）保持於低邏輯值。下列材料 描述電路先操作於一次一線模式中又接著在陣列自動歸零 模式中。 該信號SDIN係為閘信號，其藉圖4中展示之電路選擇列 控制。該信號SDIN可考慮成為一觸發信號，其致能電路用 以該信號SCLK90於低邏輯狀態時傳佈控制信號。直到信號 SDIN被施加至該電路級，兩者電晶體400與402被關閉。信 號SCLK之週期性脈衝打開電晶體408係施加一低邏輯電位 VCCN (如-15V)至電晶體406、426及430之閘極。接著，這 些電晶體施加一高邏輯電位VDDP(如+5V)作為該電路級之 輸出信號，ROW_ SEL、SELi及 AZi。 如同上述，從先前之電路級該信號SDIN係為ROW_ SEL信 號。在本發明之典型具體實施例中，當該電路級被選擇 時，在同時間信號SDIN如信號SCLK係動作的。結果，當 SDIN係動作著時，打開兩電晶體400與408。當操作顯示裝 置於一次一線模式中時，因於一次一線模式中信號 ALL— SELB係為低邏輯，故電晶體404總是被打開著。當信 號SDIN係動作著時，電晶體408、404與400全都打開，施加 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝
k 1223828 A7 B7 五、發明説明（11 ) 於電晶體406、426及430閘極之信號變成一高邏輯位準係因 由電晶體406、426及430之通道電阻所產生之電壓分壓之 故。在電晶體406、426及429閘極上之高邏輯位準關閉這些 電晶體。 此外，當信號SCLK變成動作狀態時，該信號sdin傳過電 晶體412及410至電晶體414之閘極。於此電路級此信號打開 電晶體414以允許信號SCLK90如同列選擇信號R〇w—SEL經 由電晶體414傳佈。 當SCLK90成為低邏輯時，施加一低邏輯信號r〇w_ SEL於 電晶體420及424之源極及電晶體432及436之閘極。電晶體 420及424總是被打開因為它們的閘極被連接至VCCN供應 器。當信號ROW_ SEL成為低邏輯時，電晶體420及424各別 地施加低邏輯信號至電晶體422及428之閘極，導致這些電 晶體打開及傳送廣播選擇信號SEL如信號SELi，廣播自動歸 零#號’ AZ，如圖4所示之選擇電路級所附上之顯示列i之 自動歸零信號AZi。 又當信號ROW—SEL成為低邏輯時，電晶體432及436具有 導通。接著電晶體432施加信號AZB至電晶體438之閘極，以
及透過電晶體434，其因它的閘極被連接至負端電源VCCN 而總是被打開，電晶體436施加信號AZBB至電晶體440之閘 極。如同上述，反相信號AZB產生信號AZBB。該輸出信 號’電晶體438及440之AZBBi在信號AZB係為一低邏輯狀態 時疋為鬲邏輯；而當信號AZBB係為一低邏輯狀態時是為低 邏輯。如同上述，此信號被施加於選擇列中各像素之 -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐) ---- 1223828 A7 B7 五、發明説明（12 ) AZBBi輸入端，用以在像素被依序啟動時允許在OLED 280 中固有的電容281放電，以阻塞OLED及當未選擇該列時照 明 OLED 280。 在陣列自動歸零模式中，展示在圖4中之電路清除及自 動歸零在顯示裝置之畫面區間之第一部分之所有像素，在 畫面區間之第二部分時期一列列地存入資料至像素並在畫 面區間之第三部分中照明該顯示器。當展示在圖4中之選 擇電路操作於陣列自動歸零模式下時，如參考圖6描述於 下之信號ALL— SEL及ALL— SELD控制該選擇電路級。該信號 ALL_ SELB係為信號ALL— SEL之反相。在陣列自動歸零模式 中，在重設、自動歸零及照明時期保持信號SDIN在一高邏 輯數值，但在資料載入時期係用於選擇連續列之像素。 展示在圖4中之電路，當信號ALL_ SEL成為低邏輯時， 打開電晶體402，其施加正電位VDDP至電晶體406、426及 430之閘極，關閉那些電晶體。該低邏輯ALL_ SEL信號透過 電晶體416被傳送來打開其施用信號ALL_ SELD當作信號 ROW—SEL之電晶體418。如同上述，該信號ROW—SEL允許 信號SEL、AZ與AZBB被傳佈至其連接至選擇電路級之顯示 器之列。因信號ALL_ SEL被施加於選擇電路之所有電路 級’這些信號被同時施加於顯示裝置之所有列，用以清除 與自動歸零在顯示器之各像素。當信號ALL_ SEL成為高邏 輯時，該重設及自動歸零作用已被執行。接著，該信號 ALL— SEL與ALL— SELD被解除啟動（即變成一高邏輯位準）及 一單一信號如信號SDIN被施加至選擇電路之第一電路級。 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 1223828 A7 B7 五、發明説明（13 ) 參考一次一線模式如同上述在顯示器裝置中開始掃描像素 列，然而，在該陣列自動歸零模式中，當列被選擇而信號 AZi留在一高邏輯位準下時，透過選擇階僅有scLK， SCLK90和SEL信號被閘控。在此電路級中，資料數值被寫 入像素。在資料數值已被寫入後，該信號AZBB被保持於低 邏輯用以照明顯示器。當像素之一個別線被選擇時，在陣 列自動歸零模式中因為僅有該資料載入時期執行，該選擇 信號之持續期間可遠少於一次一線模式。 該電晶體對416、418 ; 420、422 ; 424、428在一陰極輸出 架構中其允許各信號ALL—SELD、SEL及AZ及AZBB被提供 至遍及它們整個電路級之選擇列。參考電晶體對42〇與422 來描述陰極輸出架構之操作。這同樣可應用於電晶體對 416、418 ; 424、428及434、430。如同上述，該電晶體420之 閘極被連接至負電位VCCN，因此，只要施加於電晶體之源 極電位係比一大於VCCN之閥電壓多，就會打開該電晶體。 在本發明之典型具體實施例中，當信號ROW— SEL先轉移至 低邏輯時，在電晶體420之汲極電位減少直到它到達一大於 VCCN之閥電壓為止。在此點，該電晶體420不再具有傳導 且電晶體422之閘極係浮接在VCCN加一閥電壓之電位下。 此電位打開電晶體422。當信號SEL成為低邏輯時，在電晶 體420已關閉之後，從高邏輯至低邏輯之轉移係與連接從電 晶體422之通道至閘極成電容性連接，帶給閘極至一大於 VCCN而少於一閥電壓之/位準。此引起電晶體422殘留導 通，即使電晶體422之源極信號是在VCCN位準點上時亦 -16- 本紙張尺度適用中國國家榡準(CNS) A4規格(210χ 2的公嫠） 1223828 A7 B7 五、發明説明（14 ) 狹。
裝 圖5係說明當展示在圖1中之顯示裝置操作在一次一線模 式中時列選擇電路操作之時序圖。該時序圖左邊是在信號 SCLK1之向上轉換510點上。在此刻，該時脈相位SCLK1半 週期已在邏輯零且展示在圖3中之選擇電路之第一電路級 已被重設。展示在圖5中之第一事件係在時間T1之向下脈 衝信號SEL2。此脈衝發生係因信號SDIN已傳佈至圖3之電 路312而當8(：1^3(電路級312之8(：1^90)為低邏輯時，信號 SEL_EVEN為一負脈衝。該信號DATA_RESET在時間T 1時 也是動作狀態，其引起所有像素在顯示器116之第二列中被 重設。 接著，在時間T2點上，該自動歸零操作開始於展示在圖 3中之列選擇電路之第一電路級310。該AZ1脈衝發生於時 間T2係因該電路級310仍被選擇且當信號AZ_ ODD之負脈衝 發生時該信號SCLK2(電路級310之SCLK90)係為低邏輯。接
下來，在時間T3及T4之間，新顯示資料被儲入列1之像素 中。此係因電路級310仍被選擇而發生，且當信號 8(：1^2(電路級310之8«^90)為低邏輯時，該0八丁八_000與 DATA_EVEN被連續地啟動。在時間T5點上，該信號SCLK2 是在一高邏輯位準中，解除電路級310之選擇以及信號 AZZB1轉移至低邏輯，開始列1之照明時期。同時，因為信 號SDIN(即信號SCLK3之一脈衝）已傳佈至電路級314，故該 列3被重設且當SCLK4 (電路級3 14之SCLK90)為低邏輯時， 該信號SEL—ODD之負脈衝發生。在時間T6點上，因為當 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) B7 五、發明説明（15 ) SCLK3係為低邏輯時信號AZ_EVEN之後緣脈衝發生，故該 像素之列2被自動歸零。在時間T7及T8之間，當SCLK3為低 邏輯時藉由啟動DATA_ ODD及DATA_ EVEN該資料值被存入 至像素之列2。注意兩者DATA_ODD及DATA_EVEN都被啟動 於一列時間中。 圖5展示該信號之互動，其在裝置被操作於一次一線模 式時控制顯示裝置。當在陣列自動歸零模式中操作顯示裝 置 116 時，圖 6 展示該信號 DATA—RESET，DATA—ODD、 DATA_ EVEN、ALL_ SEL 、ALL_ SELD 、SEL_ODD、 SEL^ EVEN 、 AZ_ ODD 、 AZ_ EVEN 、 AZBODD 及 AZB—EVEN 〇當展示在圖1中之顯示裝置利用展示在圖ό中 之信號操作時，在顯示器中之所有像素116係同時被重設及 自動歸零。接著，資料係一次一列地載入至個別顯示器之 列。最後，當所有列已被載入時，照明該整個顯示器。 在時間T9點上，當ALL_SEL及ALL_SELD係動作的之時 SEL_ ODD及SEL—EVEN信號兩者被啟動。此引起所有像素 列被選擇。同時，該信號DATA_ RESET係動作的，帶著所 有資料線至高邏輯位準。因此，在時間T9開始整個陣列之 重設操作。在時間T10點上，啟動該信號AZ_ ODD及 AZ—EVEN使該整個陣歹ij之自動歸零操作開始。時間T10後 不久，該信號AZBB—ODD及AZBB—EVEN成為低邏輯，因 此，它們已反相信號AZB— ODD及AZ—EVEN成為高邏輯，從 各像素電路分開OLED 280。當AZ_ODD、AZ_EVEN、 SEL一 ODD及SEL_EVEN全都在一高邏輯位準下時，該自動 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1223828 A7 B7 五、發明説明（16 ) 歸零操作結束於時間T11點。時間T12左右， DATA_ RESET、ALL_ SEL及ALL_ SELD已重設至高邏輯位準 且一信號SDIN之脈衝（沒有展示）已被施加於列選擇電路 118。此脈衝開始正常掃描模式，但是因為所有像素已重設 與自動歸零，比被用於一次一線模式者，電路118之時脈信 號SCLK，係被施加於較高速率下。
裝 在時間T12點上，DATA—ODD與DATA—EVEN順序成為低 邏輯，載入資料至像素陣列116之第一列。在時間T13點 上，該信號DATA_EVEN成為低邏輯其閘控資料至像素陣列 之第二列。此繼續直到所有列已被載入。在時間T14點上， 該信號AZB— ODD與AZB—EVEN轉移至高邏輯且它們相關反 相信號AZBB—ODD與AZBB—EVEN轉移至低邏輯，開始顯示 器之照明時期。
上述之例舉之列選擇電路118被實施在其包含用於形成像 素細胞中電晶體之多晶矽區域之顯示裝置116表面上。該多 晶矽電晶體之長久操作可從一給定面板内及任何一給定面 板中之一面板至下一個而作廣泛改變。上述之例舉列選擇 電路118特別適合多晶矽顯示器使用。在各資料載入時期前 該電路圖允許各像素中之電流源電晶體被自動歸零，用以 確保即使當電晶體之該閘極至源極閥電壓改變時有一致性 之功效。因為這些控制脈衝被選擇信號廣播及閘控至該 列，顯示器間之該廣播控制脈衝之脈衝寬度可以不同，以 便達到最佳之執行效率。如同上述，例如，為了允許更多 時間用於該OLED裝置以消除它的内電荷，該選擇脈衝可擴大 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1223828 A7 B7 五、發明説明（17 ) 選擇於三或更多之線區間任何給定之列。此外，較之其他 顯示裝置該自動歸零脈衝之寬度可製作來補償在一給定顯 示裝置中電晶體之載體遷移率變化。 當本發明依據例舉具體實施例作描述時，當知於所附申 請專利範圍之範圍内之上述本發明可被實行。 元件符號說明 1 10 資料 112 解多工器 114 時序 116 像素陣列 118 列選擇 310、312、314、316 掃描階段 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

Claims (1)

  1. 、申請專利範圍 1 .、種用於一具有像素列之顯示裝置之列選擇電路，該列 選擇電路包含： 多個廣播控制信號； 夕個串接 < 電路級，各電路級被連接至該等像素列之 一個別列及被連接以自前—級接收—選擇信號，其中第 「電路級係被連接以在—影像框之起始處接收_選擇信 號’其中各電路級包含·· 罘一閘控電路，係響應該選擇信號來產生另一選擇俨 號，用以選擇該像素列之—個別列，其另_選擇信號係 施加於下一電路級以作為選擇信號； 第二閘控電路，響應於該另-選擇信號以施加多個廣 播控制信號中所選擇之至少—部份至所選擇的像素列。 2·如中請專利範圍第丨項之㈣擇電路’丨中各列像素中 之像素作-自動歸零操作及一資料載入操作，且該廣播 控制信號包含··一第一控制信號，可促使該像素在選擇 狀像素中執行自動歸零操作，及―第二控制信號，係 發生於第-控制信號之後，可促使該被選像 料載入操作。 2申請專利範圍第2項之列選擇電路，其中進一步將該 寺像^列中《像素作—重設操作，其係發生於自動歸零 操作前，且其中該第—閘控電路施加控制信號至該被選 列心像素，以重設該被選列之像素，而許多串接電路級 中-先前電路級之第—閘控電路正施加該自動歸零及資 1223828 A BCD .、申請專利範圍 料載入控制信號之一至該顯示裝置中之一個別先前像素 列。 4 ·如申請專利範圍第3項之列選擇電路，其中施加該重設 信號之電路級立即接在該自動料及資料載入控制信號 之一被施加於許多串接電路級中之電路級後。 5.如申請專利範圍第3項之列選擇電路，其中被施加該重 設信號之電路級係從許多串接電路級中由至少一電路級 施加該自動歸零與資料載入控制信號其中之一之電路級 中分開。 6 ·如申請專利範圍第1項之列選擇電路，進一步包本. 第三閘控電路，係響應至-陣列選擇信號用以Ϊ加選 擇之許多廣播控制信號中之—些至_示裝置所有列中 之所有像素。 7.如申請專利範圍第6項之列選擇電路，其中將該列像素 中之像素作-自動歸零操作及—資料載人操作，且#雇 播控制信號包含：-第-控制信號’其引起該像素在： 擇列之像素中執仃自動料操作及在該選擇信號選擇個 別列之像素時有一發生於第一控制信號後之第二控制作 唬，其引起該被選列之像素執行該資料載入操作。 如申請專利範圍第i項之蘭擇電路，其中在顯示哭中今 則象素在許多顯示裝置之中展現不同特性，且該雇播^ 制信號被適於達成各顯示裝置之最佳化執行效率。、-9· 一種顯示裝置，包含·· 本輯尺度^國國家 -2
    一多晶矽基板； 固像素列，置放在該多晶石夕基板中，各像素包含： 一有機發光二極體（OLED)顯示元件； 第—電晶體，係建構成一電流來源，響應一控制 值以提供一控制電流至該OLED顯示元件； 丄一第二電晶體，係連接至一選擇信號，以於該選擇 ^號動作時儲存該控制值至像素中；以及 一第二電晶體，係連接至一照明信號，以於照明 〇LED顯示元件之選擇信號不動作時連接該控制電流 至该OLED顯示元件；以及 多個廣播控制信號，係包含一廣播照明控制信號； 】遥擇笔路’置放在该多晶碎基板上，該列選擇電 路係包含多個串接電路級，各電路級被連接至該等多個 列像素列之一個別列，以提供該選擇信號至該個別像素 列’且各電路級被連接以接收來自該串接電路級之前一 黾路、’及之遥擇#號作為一用以提供該選擇信號至個別像 素列之信號，其中該第一電路級係連接以在一影像框起 始處接收一選擇信號，其中各電路級包含： 一第四電晶體，係響應由前一電路級所提供之選擇 信號及一時脈信號，以產生個別列像素之選擇信號； 一第五電晶體，係響應該列像素之選擇信號及廣播 照明信號，以施加該照明控制信號至該選擇列像 素0 -3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A8 B8
    各像素進一步包含一第六電晶體，連接至第_ + 及一自動歸零控制信號，以在該第一電晶體上執彳甩:體 動歸零作用； 订—自 該等許多廣播控制信號，進—步包本_ / U 口 极播自蓄 信號；以及 目動知零 該列選擇電路之各電路級進一步句本—# 、 口一罘七電晶骨齒， 係響應該列像素之選擇信號及該自動歸零控迁 上巾就，用 以提供該自動歸零控制信號至各列像素中 、 ”谷像素的第 六電晶體。 卑 11·如申請專利範圍第10項之列選擇電路，其中： 該等廣播控制信號進一步包含一陣列選擇信就· 該列選擇電路進一步包含： 一第八電晶體，係響應該陣列選擇信號，以同 u哼施加該 廣播自動歸零信號至顯示裝置之所有列中之所 -4- 本紙張尺度適用中國國
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