JP4572036B2

JP4572036B2 - 表示デバイス及びその行選択回路

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Publication number: JP4572036B2
Application number: JP2000572886A
Authority: JP
Inventors: ロビン，マーク，エイドリアンドーソン，; ジランシェン，; アルフレッド，チャールズイプリ，; ロジャー，グリーンステュワート，; ジェイムズ，ハロルドアサートン，; ステファン，ジョンコンナー，
Original assignee: トランスパシフィック・インフィニティ，リミテッド・ライアビリティ・カンパニー
Priority date: 1998-09-03
Filing date: 1999-09-02
Publication date: 2010-10-27
Anticipated expiration: 2019-09-02
Also published as: EP1116206A4; JP2004503794A; US6348906B1; EP1116206A2; WO2000019476A3; KR20060092293A; KR100678787B1; KR100678788B1; WO2000019476A2; KR20010074952A; TWI223828B

Description

【０００１】
【発明の背景】
本発明は映像表示デバイスに関し、特に、表示デバイスの複数の画素を一回に１行消去するか、もしくは、画素アレイの複数の画素の全てを１度に消去することによって動作するアクティブマトリクス・有機発光ダイオードディスプレイに関する。
【０００２】
アクティブマトリクス表示デバイスは、ディスプレイの各ピクチャ要素（画素）に画像データを格納し、フレームインターバルの実体部分で画像を表示するものである。基本的には２つのアクティブマトリクス・ディスプレイアーキテクチャがある。第１のものは、「１回１行」アーキテクチャであり、表示中の画像は１回につき１行更新される。このアーキテクチャでは、１本の画素行を消去し、新たなデータ値を受け取るためのセットアップを行い、新たな行データを消去された画素に書き込む。本プロセスを連続的に繰返すことで、画像の各行は少なくとも１フレームインターバルで１回更新される。
【０００３】
第２のタイプのディスプレイアーキテクチャでは、１回の動作で全画像を消去してセットアップし、新たな画像データを全画素に対して１回１行で書きこむ。このタイプのディスプレイは、異なる４つのインターバルで動作する。即ち、消去し、セットアップし、書込み、照光する。このタイプのディスプレイアーキテクチャは、特に、カラーシャッターやその他のデバイスでの使用に適している。これは、フレーム時間の一部では画素アレイ全体がオフとなるものである。
【０００４】
有機発光ダイオード（ＯＬＥＤ）ディスプレイは、複数のＯＬＥＤデバイスのマトリクスから形成される。これらのデバイスは電流に応答して光を放つ。光の輝度は電流振幅の関数である。アクティブマトリクス・有機発光ダイオード画素構造というタイトルの米国特許出願０９／０６４、６９６は、電圧を画素セルのコンデンサに保持することによって各ＯＬＥＤ画素の電流を制御する模範的なＯＬＥＤカラーマトリクス表示デバイスについて開示している。この特許で述べられているように、各ＯＬＥＤデバイスは放電され、オートゼロ化（即ち、新たなデータを取りこむためのセットアップを行う）されて、新たなデータをロードする。
【０００５】
ディスプレイの画素数が増えると、一連の画像を一定のフレームレートで表示することができるように水平／垂直スキャンレートの両方も上がることになる。水平スキャンレートが上がると、ディスプレイ内の各行の画素を更新するのに利用できる時間が減る。既存の１回１行アーキテクチャは、例えば高品位テレビ受信器のスキャンレートで１行分の時間内に１行分の画素データを放電させ、オートゼロ化し、ロードすることが困難であることから、高解像度ＯＬＥＤディスプレイにはあまり適していない。
【０００６】
【発明の概要】
本発明は、有機発光ダイオードディスプレイの行選択回路で具現化される。行選択回路は、ゲートパルスをシフトレジスタを介して伝達する。このゲートパルスはシステムクロック信号と同期がとられ、また、これを使って、連続的に選択されるディスプレイの画素行に複数の制御信号を適用することができる。
【０００７】
本発明の一態様では、ラインスキャン回路は１回１行でディスプレイの画素を消去しオートゼロ化するか、もしくは、画像アレイ全体を同時にオートゼロ化するように制御される。
【０００８】
本発明の一態様では、ディスプレイの行画素の消去／オートゼロ化は、新たな値をロードする前に複数のラインインターバルで実行可能である。これによって、高解像度ディスプレイで利用可能なスキャン時間が短いという問題を克服することができる。
【０００９】
本発明のさらに別の態様では、各表示デバイスを最高の性能に到達させるために、同報送信制御信号を応用することができる。
【００１０】
【模範的な実施形態の詳細な説明】
図１は、本発明の一実施形態を含むＯＬＥＤマトリクス表示デバイスのブロック図である。本発明の模範的な実施形態は、ＯＬＥＤ表示デバイスについて説明されるが、その他のタイプの表示デバイス、例えば、１回１行モードかアレイ・オートゼロモードのいずれか一方で動作する液晶デバイス（ＬＣＤ）やエレクトロルミネッセントやプラズマパネル表示デバイスを使っても実施可能であると考えられる。
【００１１】
図１で示されるディスプレイでは、アクティブマトリクス表示デバイス１１６に直接ポリシリコン技術が利用される。ポリシリコンのデマルチプレクス回路１１２と行選択回路等の回路を実施するための模範的な技術については、デマルチプレクスされたデータの同時サンプリングとピンポン（ＰＩＮＧ−ＰＯＮＧ）効果によるＬＣＤ画素アレイの駆動というタイトルの米国特許５、６３３、６３５で開示されている。本発明は単チャネルＰＭＯＳプロセスを用いて実施される。しかしながら、単チャネルＮＭＯＳプロセスや、ＣＭＯＳプロセスやその他のトランジスタ技術を使っても以下で述べられる機能を実施できると考えられる。
【００１２】
図１は、例えば、２４０行３２０列のマトリクスに配列された複数画素を含む表示デバイスを示す。また、ディスプレイには、ピクチャデータ値をデマルチプレクサ１１２に供給する列データ生成器１１０が含まれる。模範的なデータ生成器１１０には、例えば、シラス（Ｃｉｒｒｕｓ）論理で利用可能なＣＬ−ＦＰ６５０２集積回路等のマルチポートのデジタル−アナログ変換器が含まれる。デマルチプレクサ１１２はタイミング回路１１４から供給されるタイミング信号に応答して、生成器１１０から供給されたデータ値をデマルチプレクスすることで、ディスプレイ１１６の１行分の全画素にデータを供給することができる。本発明の模範的な実施形態のタイミング回路１１４への入力信号は、ＤＡＴＡ＿ＯＤＤ、ＤＡＴＡ＿ＥＶＥＮ、ＤＡＴＡ＿ＲＥＳＥＴである。デマルチプレクサ１１２から供給されるデータ値が、ディスプレイ１１６の奇数行と偶数行にそれぞれ書き込まれるときに、信号ＤＡＴＡ＿ＯＤＤ、ＤＡＴＡ＿ＥＶＥＮはアクティブとなる。ＤＡＴＡ＿ＲＥＳＥＴがアクティブであるとき、空画像データ（例えば、論理ハイ値）がディスプレイ１１６の列駆動部（不図示）に適用される。
【００１３】
表示デバイスの各行が行選択回路１１８によって選択されるときに、画像データはライン毎に更新される。行選択回路１１８はシフトレジスタと考えてもよく、これは、ディスプレイ１１６の各行を連続的に選択し、一連の制御信号を行内の全画素に適用する。図３と図４を参照して、行選択回路１１８の構造と動作について以下で述べる。以下で図２を参照して、ディスプレイ１１６の各画素の構造と動作について述べる。以下で説明されるが、特定の画素位置に表示されるデータが変化するときに、対応する画素はまずリセットされ、次に、オートゼロ化処理されて、データが画素に書きこまれ、画素が照光される。新たなディスプレイデータが書きこまれた後で、その画素のディスプレイデータが再び更新されるまで画素はオンとなるので、画素に書きこまれたディスプレイデータに対応するレベルでそれを照光することができる。
【００１４】
以上で説明されたように、模範的な表示デバイスは２つのモードで動作する。即ち、各行の画素が行毎にリセットされ、オートゼロ化され、再書込みされる１回１行モードと、画素アレイ１１６の全画素が同時にリセットされ、オートゼロ化され、次に、ディスプレイデータがリセットされオートゼロ化された画素に行毎に書き込まれる１回１フレームモードである。行選択回路への入力信号はこれらの処理を制御するものである。これらの信号には、スキャン処理を開始させるパルス信号ＳＤＩＮと、システムクロック信号ＳＣＬＫと、アレイオートゼロモードでのリセットとオートゼロ化時にディスプレイ全体の選択を制御するＡＬＬ＿ＳＥＬ、ＡＬＬ＿ＳＥＬＤと、画素アレイ１１６の偶数行と奇数行がそれぞれ選択されるときに制御するＳＥＬ＿ＥＶＥＮ、ＳＥＬ＿ＯＤＤと、以下で図２を参照して説明されるオートゼロ化／照光処理を制御するＡＺ＿ＥＶＥＮ、ＡＺ＿ＯＤＤ、ＡＺＢ＿ＥＶＥＮ、ＡＺＢ＿ＯＤＤとが含まれる。
【００１５】
図２を参照すると、模範的な画素構造２００は、５個のＰＭＯＳトランジスタ（２６０、２６５、２７０、トランジスタ２７５対）と２つのコンデンサ２５０、２５５とＬＥＤ（ＯＬＥＤ）２８０を備える。トランジスタ２７５は直列接続されたチャネルと並列接続されたゲートを備えるように構成されるので、オートゼロ化／データロード時に画素回路からＯＬＥＤ２８０に流れ込む可能性があるリーク電流が制限される。選択（ＳＥＬｉ）ライン２２０はトランジスタ２６０のゲート電極に接続される。データ信号２１０はトランジスタ２６０のソース電極に接続される。正のポテンシャルＶＤＤ（例えば、＋５Ｖ）を供給する動作電源信号２９０は、トランジスタ２６５のソース電極とコンデンサ２５５の一方の端子に接続される。オートゼロ（ＡＺｉ）ライン２３０はトランジスタ２７０のゲート電極に接続され、照光（ＡＺＢＢｉ）ラインは、相互接続された複数のトランジスタ２７５のゲート電極に接続される。ＯＬＥＤ２８０のカソード電極は、複数のトランジスタ２７５のドレイン電極の一方に接続され、ＯＬＥＤ２８０のアノード電極は負のポテンシャルＶＢＡＣＫ（例えば、−１５Ｖ）のソースに接続される。ＯＬＥＤ２８０にはデバイス固有のダイオードコンデンサ２８１（幻影で示される）がある。複数のトランジスタ２７５の他方のソース電極は、接続されたトランジスタ２６５、２７０のドレイン電極に接続される。トランジスタ２６０のドレイン電極はコンデンサ２５０の一方の端子に接続される。最後に、トランジスタ２６５のゲート電極と、トランジスタ２７０のソース電極と、コンデンサ２５０の一方の端子と、コンデンサ２５５の一方の端子は全て、ノードＡと示されるノードで接続される。
【００１６】
特に、図３は４つの段で処理される画素構造２００を示す。即ち、１）リセット段、２）オートゼロ段、３）ロードデータ段、４）照光段である。
【００１７】
リセット段では、データ値がノードＡに蓄えられ、ＡＺｉ信号２３０は論理ハイレベルで、ＡＺＢＢｉ信号２４０は論理ロウレベルとなる。データ信号２１０は論理ハイレベルになり、データ信号が論理ハイのときにＳＥＬｉ信号２２０がパルス化される。この工程でトランジスタ２６０はオンとなるので、トランジスタ２６５はオフとなる。このとき、トランジスタ２６５のドレイン電極からＯＬＥＤ２８０のカソード電極への導電経路はそのままの状態である。本処理によって、ＯＬＥＤ２８０の内部コンデンサ２８１は放電するので、異なるレベルで照光する準備が整う。以下で図５に関して説明される本発明の模範的な実施形態のリセット段の処理は、オートゼロ／データロード段で処理を行うラインインターバル直前のラインインターバルで発生する。これは、２つのラインインターバルの少なくとも一部区間に対する各行の画素を選択し、第１のラインインターバル内でその行をリセットし、第２のラインインターバル内でオートゼロ／データロード処理を実行することによってなされる。
【００１８】
あるタイプのディスプレイ、例えば、高品位テレビのディスプレイでは、ＯＬＥＤ２８０のコンデンサ２８１を完全に放電するために、本発明の模範的な実施形態で与えられる時間よりも長い時間が必要になることがある。これらのタイプのディスプレイでは、選択された１つの画素行のインターバルを、例えば、３、もしくは、１０ラインインターバルに拡張することができる。また、ＤＡＴＡ＿ＲＥＳＥＴ信号と選択信号ＳＥＬ＿ＥＶＥＮ、ＳＥＬ＿ＯＤＤを同時にパルス化することによって、これらの各ラインインターバルで行画素をリセットすることができる。
【００１９】
図３に戻って、オートゼロ段では、ＡＺｉ信号２２０とＡＺＢＢｉ信号２４０は論理ロウに設定され、２つのトランジスタ２７５とトランジスタ２７０がオンになる。この構成では、トランジスタ２６５のドレイン電極のポテンシャルがトランジスタのゲート電極に与えられる。データ信号２１０は論理ハイレベルに保持される。
【００２０】
次に、ＡＺＢＢｉ信号２４０は論理ハイに設定されるので、トランジスタ２７５はオフになる。次に、コンデンサ２５５に蓄えられたトランジスタ２６５のゲート−ソースポテンシャルは、トランジスタ２６５のオン閾電圧になる。この動作によって、オン閾電圧がコンデンサ２５５に保持され、論理ハイポテンシャルと閾電圧の差がコンデンサ２５０に保持される。閾電圧の変動に無関係に寿命もしくは動作に起因して発生することがあるトランジスタ２６５に対する一定の過駆動電圧を、コンデンサ２５５に保持されたポテンシャルが表す。オートゼロ処理の最後の工程では、ＡＺｉ信号を論理ハイ値に設定して、トランジスタ２６５のゲート電極を分離する。リセット処理と同様に、この処理を行数分の回数繰返すことができる。
【００２１】
オートゼロ段の最後では、ＳＥＬｉ信号２２０が論理ロウ値に保持され、データ信号２１０は依然として論理ハイレベルにある。トランジスタ２６０のソース電極にデータ信号２１０を介してデータ電圧が供給されるときにロードデータ段が始まる。データ信号の変化がコンデンサ２５０を介してトランジスタ２６５のゲート電極に与えられるので、コンデンサ２５５に蓄積されたポテンシャルが変化する。コンデンサ２５５の充電状態の変化は、論理ハイ値から、プログラムされたデータ電圧値までのデータ信号２１０の変化に比例する。何故ならば、このデータ電圧の変化はトランジスタ２６５の閾ポテンシャルに基づいて発生し、データ信号２１０の変化がトランジスタ２６５のゲート−ソース電圧に変換されて、トランジスタ２６５が所定の電流をＯＬＥＤ２８０に供給するからである。次に、ＳＥＬｉ信号２２０は論理ハイ値に設定される。トランジスタ２６０はオフになるが、コンデンサ２５５に対するプログラムされたゲート−ソース電流はそのままである。
【００２２】
データ電圧がコンデンサ２５５に保持された状態で、ＡＺＢＢｉ信号２４０は論理ロウ値に設定され、トランジスタ２７５がオンになるので、トランジスタ２６５から供給される所定の電流がＯＬＥＤ２８０に流れる。この所定の電流によって、ＯＬＥＤ２８０は所定の照光レベルで発光する。照光段は、残りのフレームインターバルの間で新たな画像データを画素に格納する時間になるまで続く。次に、リセット段、オートゼロ段、ロードデータ段、照光段が繰返される。
【００２３】
上述したように、図１を参照すると、行選択回路１１８によって、信号ＳＥＬｉ、ＡＺｉ、ＡＺＢＢｉがディスプレイ１１６の特定の行ｉに供給される。行選択回路には、ディスプレイ１１６の各行に対して１段が含まれる。行選択回路は、図１で示された信号ＳＣＬＫから得られた４つの位相のクロック信号に同期して制御される。図５で示される模範的なタイミング図は、図１に示された全信号間の関係を示し、また、クロック信号ＳＣＬＫの４つの位相（ＳＣＬＫ１、ＳＣＬＫ２、ＳＣＬＫ３、ＳＣＬＫ４）を示す。
【００２４】
図３は、図１に示された行選択回路１１８として使うことができるラインスキャン回路の一部のブロック図である。図３で示されるこの一部には４つの段だけが含まれる。ディスプレイ１１６の行数に段数が等しくなるまで、図３に示された複数の回路をカスケード接続することによって完全な行選択回路を形成することができる。行選択回路１１８の模範的な段が以下で図４に関して説明される。
【００２５】
図３で示されるように、行選択回路１１８の複数の段は、奇数段で奇数信号ＳＥＬ＿ＯＤＤ、ＡＺ＿ＯＤＤ、ＡＺＢ＿ＯＤＤ、ＡＺＢＢ＿ＯＤＤを受け取り、偶数段で対応する偶数信号ＳＥＬ＿ＥＶＥＮ、ＡＺ＿ＥＶＥＮ、ＡＺＢＪＥＶＥＮ、ＡＺＢＢ＿ＥＶＥＮを受け取るように、奇数行と偶数行に関して別々になっている。全段で信号ＡＬＬ＿ＳＥＬ、ＡＬＬ＿ＳＥＬＤ、ＡＬＬ＿ＳＥＬＢを受信する。また、各段では２つのクロック信号を受信する。第１の段３１０では信号ＳＣＬＫ１、ＳＣＬＫ２を受信し、第２の段３１２では信号ＳＣＬＫ２、ＳＣＬＫ３を受信し、第３の段３１４では信号ＳＣＬＫ３、ＳＣＬＫ４を受信し、第４の段３１６では信号ＳＣＬＫ４、ＳＣＬＫ１を受信する。段３１６の後に第５の段があった場合には、このカスケード接続された回路の各々の構成を繰返すことで、信号ＳＣＬＫ１、ＳＣＬＫ２を受信することができる。以下で図４に関して説明するが、第１のクロック信号はＳＣＬＫと呼ばれ、第１のクロック信号から９０°位相遅延された第２のクロック信号はＳＣＬＫ９０と呼ばれる。
【００２６】
行選択回路の第１の段では、スキャン処理を開始させるパルス信号ＳＤＩＮを受信する。通常、図１に示された行選択回路１１６の第１の段では、各フレームやフィールドの先頭でパルス信号ＳＤＩＮを受信する。模範的な表示デバイスでは、奇数／偶数選択信号のおかげで１フレーム、もしくは、インターレースされたフィールドを表示することができる。
【００２７】
各段の１つの出力信号は、以下で説明されるように、ディスプレイ行ｉに関する信号ＳＥＬｉ、ＡＺｉ、ＡＺＢＢｉのゲート制御を行う信号ＲＯＷ＿ＳＥＬである。信号ＲＯＷ＿ＳＥＬは、この段に適用された１パルスの第２のクロック信号と一致する。複数のパルスにリセットとオートゼロ化処理が必要でない場合は、このパルスはフレームインターバル毎に１回発生する。各段のＲＯＷ＿ＳＥＬ出力信号が次の段のＳＤＩＮ入力端子に与えられて、行選択回路１１８の全段を行選択信号が伝播する。
【００２８】
図４に示される回路は、図３に示された行選択回路の１つの段である。図４に示される回路は、基本的には、ゲート信号（ＳＤＩＮ）を段から段へ伝達するシフトレジスタである。選択信号がある段に伝達されると、その段では同報送信制御信号を特定行に適用する。制御信号の機能は、図２と図３を参照して説明される。制御信号のタイミングは、以下で図５と図６で示されるタイミング図を参照して説明される。
【００２９】
上述されたように、図４に示された回路は２つのモードで動作する。即ち、１回１行モードとアレイオートゼロモードである。アレイオートゼロモードで動作中に、信号ＡＬＬ＿ＳＥＬ、ＡＬＬ＿ＳＥＬＢ、ＡＬＬ＿ＳＥＬＤによって回路が制御される。回路が１回１行モードで動作するとき、信号ＡＬＬ＿ＳＥＬ、ＡＬＬ＿ＳＥＬＤは論理ハイ値を維持し、信号ＡＬＬ＿ＳＥＬＢ（信号ＡＬＬ＿ＳＥＬの論理的反転）が論理ロウ値を維持する。以下のマテリアルは、始めに１回１行モード、そして次にアレイオートゼロモードでの回路の動作を説明するものである。
【００３０】
信号ＳＤＩＮは、図４に示された回路によって制御される行を選択するゲート信号である。信号ＳＤＩＮは、信号ＳＣＬＫ９０が論理ロウの状態であるときに、回路が制御信号を伝達することを可能にするトリガ信号と考えることができる。信号ＳＤＩＮが本段に与えられるまで、トランジスタ４００、４０２は両方ともオフである。信号ＳＣＬＫの周期的パルスによってトランジスタ４０８はオンになるので、論理ロウポテンシャルＶＣＣＮ（例えば、−１５Ｖ）がトランジスタ４０６、４２６、４３０のゲート電極に供給される。そして今度は、これらのトランジスタが、この段での出力信号ＲＯＷ＿ＳＥＬ、ＳＥＬｉ、ＡＺｉとして論理ハイポテンシャルＶＤＤＰ（例えば、＋５Ｖ）を供給する。
【００３１】
上述したように、信号ＳＤＩＮは前段からのＲＯＷ＿ＳＥＬ信号である。本発明の模範的な実施形態では、この段が選択されたときの信号ＳＣＬＫと同時に信号ＳＤＩＮがアクティブになる。その結果、ＳＤＩＮがアクティブであるとき、トランジスタ４００、４０８は両方ともにオンになる。表示デバイスが１回１行モードで動作するときは、トランジスタ４０４は常にオンである。何故ならば、１回１行モードでは、信号ＡＬＬ＿ＳＥＬＢは論理ロウであるからである。信号ＳＤＩＮがアクティブのときにトランジスタ４０８、４０４、４００が全てオンになると、トランジスタ４０６、４２６、４３０のゲート電極に供給される信号は、トランジスタ４０６、４２６、４３０のチャネル抵抗によって形成された分圧器によって論理ハイレベルになる。トランジスタ４０６、４２６、４２９のゲート電極が論理ハイレベルであると、これらのトランジスタはオフとなる。
【００３２】
その上、信号ＳＣＬＫがアクティブとなると、信号ＳＤＩＮはトランジスタ４１２、４１０を通ってトランジスタ４１４のゲート電極に伝達する。この信号によってトランジスタ４１４がオンとなり、信号ＳＣＬＫ９０はトランジスタ４１４を通って、本段のための行選択信号ＲＯＷ＿ＳＥＬとして伝達される。
【００３３】
ＳＣＬＫ９０が論理ロウになると、論理ロウ信号ＲＯＷ＿ＳＥＬがトランジスタ４２０、４２４のソース電極と、トランジスタ４３２、４３６のゲート電極に適用される。トランジスタ４２０、４２４は常にオンである。何故ならば、それらのゲート電極はＶＣＣＮ供給部に接続されているからである。信号ＲＯＷ＿ＳＥＬが論理ロウになると、トランジスタ４２０、４２４は論理ロウ信号をトランジスタ４２２、４２８のゲート電極にそれぞれ供給するので、これらのトランジスタはオンとなり、信号ＳＥＬｉとして同報送信選択信号ＳＥＬを、また、図４に示される選択段が接続されるディスプレイ行ｉ用のオートゼロ信号ＡＺｉとして同報送信オートゼロ信号ＡＺを通過させる。
【００３４】
また、信号ＲＯＷ＿ＳＥＬが論理ロウになるときに、トランジスタ４３２、４３６は導通状態になる。次に、トランジスタ４３２はトランジスタ４３８のゲート電極に信号ＡＺＢを適用し、また、トランジスタ４３６は、ゲート電極が負の供給部ＶＣＣＮに接続されているので常にオン状態のトランジスタ４３４を通してトランジスタ４４０のゲート電極に信号ＡＺＢＢを供給する。上述したように、信号ＡＺＢを反転させることによって信号ＡＺＢＢが生成される。信号ＡＺＢが論理ロウ状態のときはトランジスタ４３８、４４０の出力信号ＡＺＢＢｉは論理ハイで、信号ＡＺＢＢが論理ロウ状態のときは論理ロウとなる。上述されたように、この信号は選択された行の各画素の入力端子ＡＺＢＢｉに供給されるので、ＯＬＥＤ２８０固有のコンデンサ２８１が放電し、画素がプログラムされているときにＯＬＥＤを遮断し、行が選択されていないときにＯＬＥＤ２８０が発光する。
【００３５】
アレイオートゼロモードでは、図４で示される回路は、フレームインターバルの第１の区間に対する表示デバイスの全画素を消去し、オートゼロ化し、フレームインターバルの第２の区間に対する画素にデータを行毎に格納し、フレームインターバルの第３の区間でディスプレイに照光する。図４に示される選択回路はアレイオートゼロモードで動作し、信号ＡＬＬ＿ＳＥＬ、ＡＬＬ＿ＳＥＬＤは、以下で図６に関して説明される選択段を制御する。信号ＡＬＬ＿ＳＥＬＢは信号ＡＬＬ＿ＳＥＬの反転信号である。アレイオートゼロモードのリセット段、オートゼロ段、照光段では、信号ＳＤＩＮは論理ハイ値に保持され、それをデータロード段で使って連続する画素行を選択することができる。
【００３６】
図４で示される回路では、信号ＡＬＬ＿ＳＥＬが論理ロウになるときに、正のポテンシャルＶＤＤＰをトランジスタ４０６、４２６、４３０のゲート電極に適用するトランジスタ４０２はオンになるので、それらのトランジスタはオフになる。論理ロウＡＬＬ＿ＳＥＬ信号はトランジスタ４１６に送られ、信号ＲＯＷ＿ＳＥＬとして信号ＡＬＬ＿ＳＥＬＤを供給するトランジスタ４１８がオンになる。上述したように、信号ＲＯＷ＿ＳＥＬによって、選択段に接続されるディスプレイの行に信号ＳＥＬ、ＡＺ、ＡＺＢＢを伝達することができる。信号ＡＬＬ＿ＳＥＬは選択回路の全ての段に与えられるため、これらの信号が表示デバイスの全行に同時に供給されるので、ディスプレイ内の全画素を消去しオートゼロ化することができる。信号ＡＬＬ＿ＳＥＬが論理ハイになるときに、リセット／オートゼロ化機能が実行される。次に、信号ＡＬＬ＿ＳＥＬ、ＡＬＬ＿ＳＥＬＤが非アクティブ（即ち、論理ハイレベルになる）になり、１つのパルス信号が信号ＳＤＩＮとして選択回路の第１の段に供給される。これによって、１回１行モードに関して上述された表示デバイスの画素行のスキャンが開始される。しかしながら、アレイオートゼロモードでは、行が選択されたときにＳＣＬＫ、ＳＣＬＫ９０、ＳＥＬ信号だけが選択段でゲート制御され、信号ＡＺｉは論理ハイレベルを維持する。この段では、データ値が画素に書き込まれる。データ値が書きこまれた後で、信号ＡＺＢＢは論理ロウに維持されて、ディスプレイに照光される。アレイオートゼロモードでは、１本の画素行が選択されたときにデータロード段だけが実行されるので、その選択信号区間は１回１行モードよりもはるかに短くてもよい。
【００３７】
トランジスタ対４１６、４１８と、４２０、４２２と、４２４、４２８は、それらの全範囲で、選択された行にＡＬＬ＿ＳＥＬＤ、ＳＥＬ、ＡＺ、ＡＺＢＢの信号のそれぞれを供給できるブートストラップ構成である。トランジスタ対４２０、４２２に関するブートストラップ構成の動作について説明する。これは、トランジスタ対４１６、４１８と、４２４、４２８と、４３４、４３０についても同様である。上述したように、トランジスタ４２０のゲート電極には負のポテンシャルＶＣＣＮが与えられるので、トランジスタのソース電極に与えられたポテンシャルがＶＣＣＮより大きな閾電圧より大きい限りそのトランジスタはオンになる。本発明の模範的な実施形態では、まず、信号ＲＯＷ＿ＳＥＬが論理ロウに遷移すると、ＶＣＣＮより大きな閾電圧に達するまでトランジスタ４２０のドレイン電極のポテンシャルは下がる。この点で、トランジスタ４２０はもはや導通可能ではなく、トランジスタ４２２のゲート電極はＶＣＣＮに閾値を加えたポテンシャルでフローティング状態にある。このポテンシャルによってトランジスタ４２２がオンとなる。信号ＳＥＬが論理ロウになり、トランジスタ４２０がオフになった後で、トランジスタ４２２のチャネルからゲート電極への容量性結合によって論理ハイから論理ロウへの遷移が伝えられるので、ＶＣＣＮより大きい閾値より小さいレベルにゲート電極が達する。これによって、トランジスタ４２２のソース電極の信号がＶＣＣＮレベルにあるときでも、トランジスタ４２２は導電状態を維持することができる。
【００３８】
図５は、図１に示される表示デバイスが１回１行モードで動作する場合の行選択回路の動作を示すタイミング図である。タイミング図の左端は、信号ＳＣＬＫ１の正の遷移５１０の時点を示す。この瞬間に、クロック相ＳＣＬＫ１は半サイクル区間で論理ゼロになり、図３で示される選択回路の第１の段はリセットされる。図５で示される第１の事象は、時刻Ｔ１で信号ＳＥＬ２が正のパルスとなることである。信号ＳＤＩＮは図３の回路３１２に伝達し、ＳＣＬＫ３（段３１２のＳＣＬＫ９０）が論理ロウであるときに信号ＳＥＬ＿ＥＶＥＮは負のパルスであるので、このパルスが発生する。また、信号ＤＡＴＡ＿ＲＥＳＥＴは時刻Ｔ１でアクティブであるので、ディスプレイ１１６の第２の行の全画素がリセットされる。
【００３９】
次に、時刻Ｔ２では、図３で示される行選択回路の第１の段３１０でオートゼロ化処理が始まる。ＡＺ１パルスは時刻Ｔ２で発生する。何故ならば、段３１０がまだ選択されており、負のパルスの信号ＡＺ＿ＯＤＤが発生したときに信号ＳＣＬＫ２（段３１０のＳＣＬＫ９０）が論理ロウであるからである。次に、時刻Ｔ３とＴ４の間で、新たなディスプレイデータが行１の複数画素に格納される。信号ＳＣＬＫ２（段３１０のＳＣＬＫ９０）が論理ロウであるとき、段３１０がまだ選択されており、ＤＡＴＡ＿ＯＤＤとＤＡＴＡ＿ＥＶＥＮは逐次的にアクティブにされるので、このことが発生する。時刻Ｔ５では、信号ＳＣＬＫ２は論理ハイレベルであるので、段３１０の選択が解除され、また、信号ＡＺＺＢ１は論理ロウに遷移して、行１の照光段が始まる。同じ時刻に行３がリセットされる。何故ならば、信号ＳＤＩＮ（即ち、１パルスの信号ＳＣＬＫ３）は段３１４に伝達し、ＳＣＬＫ４（段３１４のＳＣＬＫ９０）が論理ロウであるときに負のパルスの信号ＳＥＬ＿ＯＤＤが発生するからである。時刻Ｔ６では、行２の複数の画素がオートゼロ化される。何故ならば、ＳＣＬＫ３が論理ロウのときに負のパルスの信号ＡＺ＿ＥＶＥＮが発生するからである。時刻Ｔ７、Ｔ８間では、ＳＣＬＫ３が論理ロウであるときにＤＡＴＡ＿ＯＤＤとＤＡＴＡ＿ＥＶＥＮがアクティブになるので、データ値が行２の複数画素に格納される。ＤＡＴＡ＿ＯＤＤとＤＡＴＡ＿ＥＶＥＮの両方が１行分の時間でアクティブにされることに注目されたい。
【００４０】
図５は、表示デバイスが１回１行モードで動作する際に、そのデバイスを制御する信号の相互作用を示す。図６は、アレイオートゼロモードで表示デバイス１１６が動作するときの信号ＤＡＴＡ＿ＲＥＳＥＴ、ＤＡＴＡ＿ＯＤＤ、ＤＡＴＡ＿ＥＶＥＮ、ＡＬＬ＿ＳＥＬ、ＡＬＬ＿ＳＥＬＤ、ＳＥＬ＿ＯＤＤ、ＳＥＬ＿ＥＶＥＮ、ＡＺ＿ＯＤＤ、ＡＺ＿ＥＶＥＮ、ＡＺＢ＿ＯＤＤ、ＡＺＢ＿ＥＶＥＮを示す。図６で示される信号によって図１で示される表示デバイスが動作するときに、ディスプレイ１１６の全画素が同時にリセットされオートゼロ化される。次に、ディスプレイの個々の行にデータを１回に１行づつロードする。最後に、全行がロードされると、ディスプレイ全体が照光される。
【００４１】
時刻Ｔ９では、ＡＬＬ＿ＳＥＬとＡＬＬ＿ＳＥＬＤがアクティブになると、ＳＥＬ＿ＯＤＤ信号とＳＥＬ＿ＥＶＥＮ信号が両方ともアクティブになる。これによって、全ての画素行が選択される。同じ時刻に、信号ＤＡＴＡ＿ＲＥＳＥＴはアクティブになるので、全データ行が論理ハイレベルになる。このため、時刻Ｔ９で、アレイ全体に対するリセット処理が始まる。時刻Ｔ１０では、信号ＡＺ＿ＯＤＤ、ＡＺ＿ＥＶＥＮがアクティブにされるので、画素アレイ全体に対するオートゼロ処理が始まる。時刻Ｔ１０の直後に、信号ＡＺＢ＿ＯＤＤ、ＡＺＢ＿ＥＶＥＮは論理ロウになるので、それらの反転信号ＡＺＢＢ＿ＯＤＤ、ＡＺＢＢ＿ＥＶＥＮは論理ハイになり、それぞれの画素回路とＯＬＥＤ２８０は非接続となる。ＡＺ＿ＯＤＤ、ＡＺ＿ＥＶＥＮ、ＳＥＬ＿ＯＤＤ、ＳＥＬ＿ＥＶＥＮが全て論理ハイレベルになる時刻Ｔ１１にオートゼロ処理が終了する。時刻Ｔ１２までに、ＤＡＴＡ＿ＲＥＳＥＴ、ＡＬＬ＿ＳＥＬ、ＡＬＬ＿ＳＥＬＤがリセットされて論理ハイレベルとなり、１パルスの信号ＳＤＩＮ（不図示）が行選択回路１１８に供給される。このパルスは、通常のスキャンモードを開始させるが、全画素がリセットされオートゼロ化されるので、回路１１８に供給されるクロック信号ＳＣＬＫは１回１行モードで使用されるよりも高いレートとなる。
【００４２】
時刻Ｔ１２では、ＤＡＴＡ＿ＯＤＤとＤＡＴＡ＿ＥＶＥＮが逐次的に論理ロウとなるので、画素アレイ１１６の第１の行にデータがロードされる。時刻Ｔ１３では、信号ＤＡＴＡ＿ＥＶＥＮが論理ロウとなり、画素アレイの第２の行のためにデータをゲート制御する。全行がロードされるまでこれが続けられる。時刻Ｔ１４では、信号ＡＺＢ＿ＯＤＤ、ＡＺＢ＿ＥＶＥＮが論理ハイに遷移し、それらの各反転信号ＡＺＢＢ＿ＯＤＤ、ＡＺＢＢ＿ＥＶＥＮは論理ロウに遷移して、ディスプレイの照光段が開始される。
【００４３】
上述の模範的な行選択回路１１８が、画素セル内にトランジスタを形成するために使われるポリシリコン領域を含む表示デバイス１１６の表面で実施される。所定のパネルのポリシリコントランジスタの動作は、１つのパネルから次のパネルで大きく変わることがあり、また、所定のパネルでも時間の経過に伴なって変化することもある。上述の模範的な行選択回路１１８はポリシリコンディスプレイでの使用に特に適している。本回路によって、各データロード段の前で各画素の電流源トランジスタをオートゼロ化できるので、トランジスタのゲート−ソース閾電圧が変化するときでも一定の性能を保障することができる。これらの制御パルスは同報送信され、複数行のために選択信号によってゲート制御されるので、最適な性能を達成するために、同報送信制御パルスのパルス幅をディスプレイ毎に変える。例えば、上述されたように、ＯＬＥＤデバイスが内部チャージを消散させる時間をより長くできるように、選択パルスを延長して、３つ以上のラインインターバルで所定の行を選択することができる。その上、その他の表示デバイスと比較すると、オートゼロパルスの幅を精密に設定して、所定の表示デバイスのトランジスタの移動度の変化を補償することができる。
【００４４】
本発明を模範的な実施形態に関して説明したが、上述したように、添付の特許請求の範囲内で実施することができると考えられる。
【図面の簡単な説明】
【図１】本発明の一実施形態を含む組織的発光ダイオード（ＯＬＥＤ）マトリクス表示デバイスのブロック図である。
【図２】図１で示された表示デバイスでの使用に適したＯＬＥＤ画素構造の模式図である。
【図３】図１で示された表示デバイスで使用できる行選択回路の１つのセグメントのブロック図である。
【図４】図３で示された行選択回路の複数段のうちの１つの模式図である。
【図５】図３と図４で示された行選択回路のための、１回１行のスキャンモードの説明に役立つタイミング図である。
【図６】図３と図４に示された行選択のためのアレイオートゼロモードの説明に役立つタイミング図である。
【符号の説明】
１１２デマルチプレクサ
１１４タイミング回路
１１６組織的発光ダイオードディスプレイ
１１８行選択回路

Claims

複数の画素行を備える表示デバイスの行選択回路であって、
前記複数の画素行の各々に接続された段がその前段から画素行を選択するための選択信号を受信するように接続される一方、第１の段が画像フレームの先頭で前記選択信号を受信するように各段が直列接続された複数の段を備え、
前記各段は、
次の段に伝達されて該次の段のための前記選択信号となる次段用選択信号を生成する第１のゲート回路と、
前段から受信した前記次段用選択信号に応答し、オートゼロ処理を実行するための制御信号を選択された画素行の各画素に供給して新たなデータを取り込むために該各画素の設定を行う第２のゲート回路と、
を含む、行選択回路。
前記複数の画素行の各画素は、
ゲートが第１の制御信号線に接続され、ソースがデータ信号線に接続された第１のトランジスタと、
ソースが動作電源信号線に接続された第２のトランジスタと、
ゲートが第２の制御信号線に接続された第３のトランジスタと、
ゲートが第３の制御信号線に接続され、ソースが前記第２トランジスタのドレイン及び前記第３トランジスタのドレインに接続され、ドレインが有機発光ダイオード（ＯＬＥＤ）ディスプレイ要素に接続された第４のトランジスタと、
を備え、
前記第２のゲート回路は、
前記第３のトランジスタ及び前記第４のトランジスタをＯＮとし、次に前記第４のトランジスタをＯＦＦとし、次に前記第３のトランジスタをＯＦＦとして、新たなデータを取り込むために前記ＯＬＥＤディスプレイ要素のセットアップを行って前記オートゼロ処理を実行し、
前記オートゼロ処理の後、前記第１のトランジスタをＯＮとして、前記データ信号線を介して前記ＯＬＥＤディスプレイ要素に新たなデータをロードするデータロード処理を実行し、
前記データロード処理の後に、前記第１のトランジスタをＯＦＦとし、次に前記第４のトランジスタをＯＮとして、前記ＯＬＥＤディスプレイ要素を発光させる発光処理を実行する、
請求項１に記載の行選択回路。
前記第２ゲート回路は、前記オートゼロ処理の前に、前記第１のトランジスタ及び前記第４のトランジスタをＯＮとし、前記第３のトランジスタをＯＦＦとして、前記ＯＬＥＤディスプレイ要素の内部コンデンサを放電させるリセット処理を実行する、請求項２に記載の行選択回路。
前記リセット処理が実行される段は、前記複数の段における前記オートゼロ処理又はデータロード処理が実行される段の直後に続く段である、請求項３に記載の行選択回路。
前記リセット処理が実行される段は、少なくとも一つの段を挟んで、前記オートゼロ処理又は前記データロード処理が実行される段から離れている、請求項３に記載の行選択回路。
前記選択信号は、表示デバイスの全画素を選択するアレイ選択信号を含み、
前記アレイ選択信号に応答して、前記表示デバイスの全画素における前記第１の制御信号線、前記第２の制御信号線及び前記第３の制御信号線のうちの少なくとも一つに制御信号を供給する第３のゲート回路を含む、請求項２に記載の行選択回路。
前記アレイ選択信号は、前記表示デバイスの全画素に前記オートゼロ処理を実行させる信号であり、
前記第３のゲート回路は、前記アレイ選択信号に応答して前記表示デバイスの全画素に同時に前記オートゼロ処理を実行する、請求項６に記載の行選択回路。
前記第２ゲート回路は、前記選択された画素行の各画素に新たなデータがロードされる前に、複数のラインインターバルで画素行を選択して前記オートゼロ処理を実行するように構成されている、請求項１に記載の行選択回路。
ポリシリコン基板と、
前記ポリシリコン基板に実装された複数の画素行と、
前記複数の画素行の各々に接続された段がその前段から画素行を選択するための選択信号を受信するように接続される一方、第１の段が画像フレームの先頭で前記選択信号を受信するように各段が直列接続された複数の段を含み、前記ポリシリコン基板に実装された行選択回路と、
を備え、
前記複数の画素行における各画素は、
有機発光ダイオード（ＯＬＥＤ）ディスプレイ要素と、
ゲートが第１の制御信号線に接続され、ソースがデータ信号線に接続された第１のトランジスタと、
ソースが動作電源信号線に接続された第２のトランジスタと、
ゲートが第２の制御信号線に接続された第３のトランジスタと、
ゲートが第３の制御信号線に接続され、ソースが前記第２トランジスタのドレイン及び前記第３トランジスタのドレインに接続され、ドレインが前記ＯＬＥＤディスプレイ要素に接続された第４のトランジスタと、を含み、
前記行選択回路の各段は、
次の段に、該次の段のための次段用選択信号を出力する第１のゲート回路と、
受信した前記次段用選択信号とクロック信号とに応答して、該各段に接続されている画素行の全画素における前記第１の制御信号線、前記第２の制御信号線及び前記第３の制御信号線の少なくとも一つにトランジスタをＯＮ／ＯＦＦするための制御信号を供給するように構成され、複数のトランジスタをＯＮ又はＯＦＦして新たなデータを取り込むために前記ＯＬＥＤディスプレイ要素のセットアップを行うオートゼロ処理を実行する第２のゲート回路と、を含む、
表示デバイス。
前記第２のゲート回路は、前記第３のトランジスタ及び前記第４のトランジスタをＯＮとし、次に前記第４のトランジスタをＯＦＦとし、次に前記第３のトランジスタをＯＦＦとして、新たなデータを取り込むために前記ＯＬＥＤディスプレイ要素のセットアップを行って前記オートゼロ処理を実行する、請求項９に記載の表示デバイス。
前記選択信号は、表示デバイスの全画素に前記オートゼロ処理を実行させるアレイ選択信号を含み、
前記行選択回路は、前記アレイ選択信号に応答して、表示デバイスの全画素に同時に前記オートゼロ処理を実行する第３のゲート回路を含む、
請求項１０に記載の表示デバイス。