JPH01170989A - 液晶表示消去方法 - Google Patents
液晶表示消去方法Info
- Publication number
- JPH01170989A JPH01170989A JP33176487A JP33176487A JPH01170989A JP H01170989 A JPH01170989 A JP H01170989A JP 33176487 A JP33176487 A JP 33176487A JP 33176487 A JP33176487 A JP 33176487A JP H01170989 A JPH01170989 A JP H01170989A
- Authority
- JP
- Japan
- Prior art keywords
- display
- liquid crystal
- crystal display
- time
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 4
- 238000004140 cleaning Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
アクティブマトリクスタイプ液晶の如く、液晶表示パネ
ル内部に記憶機能をもった表示器の表示を、短時間でク
リアできるようにした液晶表示消去方法に関する。
ル内部に記憶機能をもった表示器の表示を、短時間でク
リアできるようにした液晶表示消去方法に関する。
「従来の技術」
初めに従来のアクティブマトリクスタイプ液晶の表示パ
ネルにつき簡単に説明する。第３図に示すように、液晶
表示素子１においては液晶画素２がマトリクス（ｍ行、
ｎ列とする）状に配列され、その表示電極２ａがＴＦＴ
（）ランジスタ）３のドレインに接続される。ＴＦＴ
３のソース（及びゲート）は互に直交するソースバス４
及びゲートバス５にそれぞれ接続される。液晶画素２に
は表示電極２ａと対向して対向電極（共通電極とも言う
）２ｂが形成されている。
ネルにつき簡単に説明する。第３図に示すように、液晶
表示素子１においては液晶画素２がマトリクス（ｍ行、
ｎ列とする）状に配列され、その表示電極２ａがＴＦＴ
（）ランジスタ）３のドレインに接続される。ＴＦＴ
３のソース（及びゲート）は互に直交するソースバス４
及びゲートバス５にそれぞれ接続される。液晶画素２に
は表示電極２ａと対向して対向電極（共通電極とも言う
）２ｂが形成されている。
ソースバス４を駆動するためにソースバス駆動回路６が
設けられる。同回路には、第４図に示すように水平画素
クロツクＣＰＨ１水平同期信号Ｈ３、交流化指令信号Ｍ
及び図呆していないが水平画素クロックＣＰＨと同期し
て、水平方向の画素データ（論理“１″又は“Ｏ″を表
わす２値符号）Ｄが液晶表示装置の本体側（図示せず）
より供給される。ソースバス駆動回路６においては、液
晶表示素子１の１行分の画素に表示させるべき信号Ｓｉ
（ｊ＝１〜ｎ）が１水平時間（ＩＨ）毎に各ソースバス
４ｊに一斉に出力される。この信号Ｓｊはソースバス駆
動信号とも言われ、第４図りに示す如く、画素データＤ
の“１”及び“０″に応じてそれぞれＥｏ及びＥｔａ（
Ｍ”１のフィールドの場合）又はＥ３ｍ及びＥｌ、（Ｍ
−０のフィールドの場合）の電圧をもつ信号である。こ
こでＥｔａ＝（Ｅｌ。
設けられる。同回路には、第４図に示すように水平画素
クロツクＣＰＨ１水平同期信号Ｈ３、交流化指令信号Ｍ
及び図呆していないが水平画素クロックＣＰＨと同期し
て、水平方向の画素データ（論理“１″又は“Ｏ″を表
わす２値符号）Ｄが液晶表示装置の本体側（図示せず）
より供給される。ソースバス駆動回路６においては、液
晶表示素子１の１行分の画素に表示させるべき信号Ｓｉ
（ｊ＝１〜ｎ）が１水平時間（ＩＨ）毎に各ソースバス
４ｊに一斉に出力される。この信号Ｓｊはソースバス駆
動信号とも言われ、第４図りに示す如く、画素データＤ
の“１”及び“０″に応じてそれぞれＥｏ及びＥｔａ（
Ｍ”１のフィールドの場合）又はＥ３ｍ及びＥｌ、（Ｍ
−０のフィールドの場合）の電圧をもつ信号である。こ
こでＥｔａ＝（Ｅｌ。
” Ｅ ｓａ） ／ ２とされる。
液晶表示素子ｌの対向電極２ｂには共通に上記電圧Ｅ。
に応じた電圧が与えられている。ゲートバス駆動回路７
は、ゲートバス５Ｉ〜５．を順次１水平時間 （ＩＨ）
の間、高レベルに駆動し、１行分のＴＦ’Ｔを第１行か
ら第ｍ行迄順次オンさせる。これによりソースバス駆動
信号Ｓ、＜ｊ＝１〜ｎ）は対応する画素に印加される。
は、ゲートバス５Ｉ〜５．を順次１水平時間 （ＩＨ）
の間、高レベルに駆動し、１行分のＴＦ’Ｔを第１行か
ら第ｍ行迄順次オンさせる。これによりソースバス駆動
信号Ｓ、＜ｊ＝１〜ｎ）は対応する画素に印加される。
同回路は主にｍ段のシフトレジスタ８とゲートバスドラ
イバ９とで構成される０表示装置本体より垂直同期信号
ＶＳ（第４図Ｅ）がスタート信号として第１−段のシフ
トレジスタのデータ端子りに供給され、また水平同期信
号Ｈ１が各段のクロック端子ＣＫに供給される。このス
タート信号が１水平時間づつ順次遅延されて作られたパ
ルスが各段の出力端子Ｑより出力されてゲートバスドラ
イバ９に与えられる。ゲートバスドライバ９では入力さ
れた上記パルスがレベル変換され、ゲートバス駆動信号
０１〜Ｇ、（第４図Ｆ）がゲートバス５１〜５．に出力
される。
イバ９とで構成される０表示装置本体より垂直同期信号
ＶＳ（第４図Ｅ）がスタート信号として第１−段のシフ
トレジスタのデータ端子りに供給され、また水平同期信
号Ｈ１が各段のクロック端子ＣＫに供給される。このス
タート信号が１水平時間づつ順次遅延されて作られたパ
ルスが各段の出力端子Ｑより出力されてゲートバスドラ
イバ９に与えられる。ゲートバスドライバ９では入力さ
れた上記パルスがレベル変換され、ゲートバス駆動信号
０１〜Ｇ、（第４図Ｆ）がゲートバス５１〜５．に出力
される。
ところで、任意の時点で表示画面をクリアするには装置
本体より各画素の表示を無くするための１画面分（ｍ行
分）の論理“０′の画素データが与えられ、ソースバス
駆動回路６より電圧レベルＬｍのｍ行分の信号が１水平
時間毎に順次各ソースバス４ｊに一斉に与えられ、一方
、ゲートバス駆動回路７により、各行のゲートバス５ム
が順次１水平時間づつ高レベルとされて、１画面（１フ
イールド）の表示がクリアされる。即ち画面表示をクリ
アするには少くともｍＨ（Ｈは１水平時間）の時間、つ
まり１フイールドの時間（例えば１６．６ｍ５）が必要
とされる。
本体より各画素の表示を無くするための１画面分（ｍ行
分）の論理“０′の画素データが与えられ、ソースバス
駆動回路６より電圧レベルＬｍのｍ行分の信号が１水平
時間毎に順次各ソースバス４ｊに一斉に与えられ、一方
、ゲートバス駆動回路７により、各行のゲートバス５ム
が順次１水平時間づつ高レベルとされて、１画面（１フ
イールド）の表示がクリアされる。即ち画面表示をクリ
アするには少くともｍＨ（Ｈは１水平時間）の時間、つ
まり１フイールドの時間（例えば１６．６ｍ５）が必要
とされる。
「発明が解決しようとする問題点」
液晶表示パネルをコンピュータの表示器に使用した場合
、表示をクリアする頻度がはげしいと、コンピュータを
拘束する時間がそれだけ長くなって好ましくない。
、表示をクリアする頻度がはげしいと、コンピュータを
拘束する時間がそれだけ長くなって好ましくない。
この発明の目的は液晶表示パネルの表示をクリアするに
要する時間を従来より１桁以上短縮しようとするもので
ある。
要する時間を従来より１桁以上短縮しようとするもので
ある。
「問題点を解決するための手段」
アクティブ液晶表示パネルの表示画像をクリアさせる場
合には、表示をクリアするための水平画素データが表示
素子の１行分ソースバス駆動回路に供給され、上記ソー
スバス駆動回路により全てのソースバスは所定時間同時
に上記水平画素データと対応する電圧レベルに駆動され
、上記所定時間の間ゲートバス駆動回路の出力は消去信
号によって同時にアクティブレベルに保持される。
合には、表示をクリアするための水平画素データが表示
素子の１行分ソースバス駆動回路に供給され、上記ソー
スバス駆動回路により全てのソースバスは所定時間同時
に上記水平画素データと対応する電圧レベルに駆動され
、上記所定時間の間ゲートバス駆動回路の出力は消去信
号によって同時にアクティブレベルに保持される。
「実施例」
この発明を適用した液晶表示パネルのゲートバス駆動回
路を第１図に第３図と対応する部分には同じ符号を付し
て示し、重複説明は省略する。なおソースバス駆動回路
６及び液晶表示素子ｌは第３図と同じである。この発明
では表示画像をクリアさせる場合、表示をクリアさせる
べき論理“０”の水平画素データＤが表示素子の１行分
ソースバス駆動回路６に供給され、ソースバス駆動回路
６より上記データと対応する電圧、つまり共通電極２ｂ
の電圧と等しい電圧Ｅ。をもつソースバス駆動信号Ｓ、
−Ｓ、が、ソースバス４．〜４．に１水平時間の間−斉
に出力される。その出力時間と同期して、消去信号ＣＬ
が第１図に示すように、シフトレジスタ８の各段のプリ
セット端子Ｐに与えられる。消去信号ＣＬの時間長Ｔは
１水平時間又はそれ以上であればよい。消去信号ＣＬに
よりシフトレジスタ８の各段のＱ出力は上記Ｔ時間の間
高レベルとされ、ゲートバスドライバ９の出力Ｇ１〜Ｇ
ＩＩも高レベルとされる。（このレベルは一般には液晶
表示素子１のＴＰＴをアクティブにするレベルであれば
よい。）これにより全てのＴＰＴはＴ時間の間−斉にオ
ンとされる。従って、表示をクリアすべき上記ソースバ
ス駆動信号Ｓ１〜Ｓ、がそれぞれ１〜ｎ列の全ての画素
に供給され、表示がＴ時間の間に一斉にクリアされる。
路を第１図に第３図と対応する部分には同じ符号を付し
て示し、重複説明は省略する。なおソースバス駆動回路
６及び液晶表示素子ｌは第３図と同じである。この発明
では表示画像をクリアさせる場合、表示をクリアさせる
べき論理“０”の水平画素データＤが表示素子の１行分
ソースバス駆動回路６に供給され、ソースバス駆動回路
６より上記データと対応する電圧、つまり共通電極２ｂ
の電圧と等しい電圧Ｅ。をもつソースバス駆動信号Ｓ、
−Ｓ、が、ソースバス４．〜４．に１水平時間の間−斉
に出力される。その出力時間と同期して、消去信号ＣＬ
が第１図に示すように、シフトレジスタ８の各段のプリ
セット端子Ｐに与えられる。消去信号ＣＬの時間長Ｔは
１水平時間又はそれ以上であればよい。消去信号ＣＬに
よりシフトレジスタ８の各段のＱ出力は上記Ｔ時間の間
高レベルとされ、ゲートバスドライバ９の出力Ｇ１〜Ｇ
ＩＩも高レベルとされる。（このレベルは一般には液晶
表示素子１のＴＰＴをアクティブにするレベルであれば
よい。）これにより全てのＴＰＴはＴ時間の間−斉にオ
ンとされる。従って、表示をクリアすべき上記ソースバ
ス駆動信号Ｓ１〜Ｓ、がそれぞれ１〜ｎ列の全ての画素
に供給され、表示がＴ時間の間に一斉にクリアされる。
第２図は他の実施例を示すもので、シフトレジスタ８と
ゲートバスドライバ９との間にオア回路２０を設け、オ
ア回路２０の各素子の一方の入力にシフトレジスタ８の
各段の出力を供給し、他方の入力に上記消去信号ＣＬを
供給し、各素子の出力をゲートバスドライバ９に供給す
るようにしている。ゲートバスドライバ９は入力ＣＬの
Ｔ時間のパルス幅の間、高レベルの信号０１〜Ｇ、を出
力する。
ゲートバスドライバ９との間にオア回路２０を設け、オ
ア回路２０の各素子の一方の入力にシフトレジスタ８の
各段の出力を供給し、他方の入力に上記消去信号ＣＬを
供給し、各素子の出力をゲートバスドライバ９に供給す
るようにしている。ゲートバスドライバ９は入力ＣＬの
Ｔ時間のパルス幅の間、高レベルの信号０１〜Ｇ、を出
力する。
「発明の効果」
この発明によれば、１水平時間の間に表示画像をクリア
させることができ、従来の１フイ一ルド時間の１／ｍ（
ｍは表示画面の行数）に短縮することができる。従って
コンピュータの表示器としてこの表示パネルを使用すれ
ば、コンピュータを拘束する時間をそれだけ短縮するこ
とができ、極めて有益である。
させることができ、従来の１フイ一ルド時間の１／ｍ（
ｍは表示画面の行数）に短縮することができる。従って
コンピュータの表示器としてこの表示パネルを使用すれ
ば、コンピュータを拘束する時間をそれだけ短縮するこ
とができ、極めて有益である。
第１図はこの発明に係わるアクティブ液晶表示パネルの
ゲートバス駆動回路の実施例を示す回路図、第２図はこ
の発明に係わるゲートバス駆動回路の他の実施例を示す
回路図、第３図は従来のアクティブ液晶表示パネルの回
路図、第４図は第３図の要部の信号波形図である。 特許出願人 星電器製造株式会社
ゲートバス駆動回路の実施例を示す回路図、第２図はこ
の発明に係わるゲートバス駆動回路の他の実施例を示す
回路図、第３図は従来のアクティブ液晶表示パネルの回
路図、第４図は第３図の要部の信号波形図である。 特許出願人 星電器製造株式会社
Claims (1)
- 【特許請求の範囲】 アクティブ液晶表示パネルの表示画像をクリアする方法
において、 表示をクリアするための水平画素データを表示素子の１
行分ソースバス駆動回路に供給し、そのソースバス駆動
回路は全てのソースバスを所定時間同時に上記水平画素
データと対応する電圧レベルに駆動し、 上記所定時間の間ゲートバス駆動回路の出力を消去信号
によって同時にアクティブレベルに保持させることを特
徴とする液晶表示消去方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33176487A JPH01170989A (ja) | 1987-12-25 | 1987-12-25 | 液晶表示消去方法 |
| EP89900891A EP0364590B1 (en) | 1987-12-25 | 1988-12-23 | Method of erasing liquid crystal display and an erasing circuit |
| DE3853998T DE3853998T2 (de) | 1987-12-25 | 1988-12-23 | Verfahren und schaltung zur löschung einer flüssigkeitskristallanzeige. |
| PCT/JP1988/001308 WO1989006416A1 (en) | 1987-12-25 | 1988-12-23 | Method of erasing liquid crystal display and an erasing circuit |
| US07/839,298 US5248963A (en) | 1987-12-25 | 1992-02-26 | Method and circuit for erasing a liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33176487A JPH01170989A (ja) | 1987-12-25 | 1987-12-25 | 液晶表示消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01170989A true JPH01170989A (ja) | 1989-07-06 |
Family
ID=18247357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33176487A Pending JPH01170989A (ja) | 1987-12-25 | 1987-12-25 | 液晶表示消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01170989A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503794A (ja) * | 1998-09-03 | 2004-02-05 | サーノフ コーポレイション | デュアルモードディスプレイ用ラインスキャン回路 |
| USRE41237E1 (en) | 2000-06-16 | 2010-04-20 | Panasonic Corporation | Active matrix type display apparatus, method for driving the same, and display element |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256387A (ja) * | 1985-05-10 | 1986-11-13 | 富士通株式会社 | 相転移型液晶表示装置 |
| JPS6224228A (ja) * | 1985-07-24 | 1987-02-02 | Sharp Corp | 液晶表示装置の駆動方法 |
| JPS62175714A (ja) * | 1986-01-30 | 1987-08-01 | Toshiba Corp | マトリクス形強誘電性液晶パネルの動作方式 |
-
1987
- 1987-12-25 JP JP33176487A patent/JPH01170989A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256387A (ja) * | 1985-05-10 | 1986-11-13 | 富士通株式会社 | 相転移型液晶表示装置 |
| JPS6224228A (ja) * | 1985-07-24 | 1987-02-02 | Sharp Corp | 液晶表示装置の駆動方法 |
| JPS62175714A (ja) * | 1986-01-30 | 1987-08-01 | Toshiba Corp | マトリクス形強誘電性液晶パネルの動作方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503794A (ja) * | 1998-09-03 | 2004-02-05 | サーノフ コーポレイション | デュアルモードディスプレイ用ラインスキャン回路 |
| USRE41237E1 (en) | 2000-06-16 | 2010-04-20 | Panasonic Corporation | Active matrix type display apparatus, method for driving the same, and display element |
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