TW583748B - The termination structure of DMOS device - Google Patents

Description

583748 五、發明說明（1) 發明所屬之技術領域： 本發明係關於一種終止結構，尤其是一種提供渠溝式 DMOS元件之終止結構。 先前技術： DMOS ( diffused MOS:擴散型金氧半電晶體）是一種很 重要的功率電晶體元件（P〇wer Transistor)，並廣泛應用 於電源供應器、電力控制裝置等大電壓之系統；而在眾多已 發表之功率電晶體架構中，渠溝式功率電晶體（Trenched Power Transistor)是一種受到矚目的設計；並且已有報導 指出渠溝式功率電晶體在效能上與積集度的改善上係優於平 面式功率電晶體。 圖一 A至圖一 F係一典型渠溝式])M 0S之製程；如圖一 A所 示’係在η +型石夕基板1上成長一 η型蠢晶層1 0，以高溫氧化於 該終止結構所在位置成長一初始氧化層2 〇，並利用該初始氧 化層20為遮罩植入一 ρ型雜質以產生一 ρ型主動區域12;如圖 一 Β所示，係於該ρ型主動區域1 2内蝕刻出複數個M〇s渠溝

13’該DMOS渠溝13係穿過該p型主動區域12並伸入了方之謹 磊晶層1 0，隨後整體氧化於該主動區域i 2生成一閘極氧化層 u，並使該初始氧化層20成長為—場氧化層22 ;如圖一 c所 不，係以化學氣相沉積整體多晶矽層，並蝕刻去除DM〇s渠溝 13以外位於蟲晶層10表面上方之多晶石夕層部分，以形成位於

583748 五、發明說明（2) ‘ 該DM0S渠溝1 3内之多晶矽閘極3〇 ;如圖一 d所示，微影定義-該源極4 0所在位置並形成光阻4 〇 pRa為罩幕，於該主動區域 1 2表面植入η型雜質以形成一包圍該DM〇s渠溝丨3之n+源極 4 0 ;如圖一 E所示’整體成長一隔離層5 0，並於該n+源極4 0 上方I虫刻出複數個主動區接觸窗5 1並植入該p型雜質以形成 一包圍該η +源極4 0之p +掺雜區4 1 ;如圖一 f所示，於該隔離 層5 0上方整體沉積一源極金屬接觸層6 〇，該源極金屬接觸層 6 0係藉由該主動區接觸窗5 1與該ρ型主動區域1 2連接且該源 極金屬接觸層6 0於該場氧化層2 2上方係開有一窗口使該隔離 層5 0裸露；此外，該η型矽基板1背面係覆蓋有一汲極金屬接 觸層6 1 ;該沒極金屬接觸層6 1與該源極金屬接觸層6 0間可外 加一驅動電壓，同時於該多晶矽閘極3 〇外加一控制電壓可以 決定該D Μ 0 S之源極與汲極是否導通。 雖然渠溝式功率電晶體係優於平面式功率電晶體，但是 由於渠溝式功率電晶體的結構較之平面式功率電晶體複雜， 往往必須使用更多次的微影製程，因而增加該電晶體製程的 複雜度；因此，如何減少微影製程之次數，也就成了製程改 良上的一個方向。 此外’由於功率電晶體往往必須承受高電壓，因此必須具備 一終止結構（Termination Structure)以防止電崩潰的提 早發生；傳統之終止結構有如下幾種··區域氧化法（local oxidation of silicon; LOCOS)、電場平板（field plate )與護環（g u a r d r i n g)等，其中，又以區域氧化法之製程 最為簡單；如圖一 F所示，在圖中右側係有一場氧化層2 2

第8頁 583748 五、發明說明（3) (Field Oxide; FOX)終止結構，該場氧化層22之厚度可達· 數百奈米；但是，為了形成該場氧化層22，在製程中需要一 特別之主動區域光罩；如圖一 A所示，藉由該主動區域光罩 以形成該初始氧化層2 0，隨後施以熱氧化使該初始氧化層2 0 成長為場氧化層2 2。 此外，配合該場氧化層2 2做為終止結構的主體，如圖一 A所示，形成該初始氧化層2 0後，利用該初始氧化層2 0做為 罩幕直接植入P型雜質以形成該P型主動區域1 2 ;因此該p型 主動區域1 2内的摻雜濃度無法達到均勻，而將影響該p型主 動區域1 2邊緣的電性，造成元件設計上的困難；而且該p型 主動區域1 2之邊緣將形成有圓柱型之ρ η接合面造成電場密 集，因而導致電崩潰提早發生。 由於區域氧化法之製程特性，該場氧化層2 2係具有一鳥 嘴23 ( bird beak)特徵伸入鄰近之主動區域12，不僅對於 電晶體元件尺寸之精確度產生影響，同時亦在鄰近區域造成 電場擁擠（e 1 e c t r i c f i e 1 d c r 〇 w d i n g)現象，導致該處漏 電流上升而惡化該主動區域1 2之性能。 為了改善上述的問題，已經有相關的設計提出，如圖二 所示係一習知之DM0S元件與其終止結構示意圖，請參考美國 專利號碼US 6 3 0 9 9 2 9，該發明係利用磊晶層形成該DM0S元件 之主動區域1 2，同時，利用一第一渠溝1 4做為該終止結構之 主體，隨後全面依序形成一閘極氧化層2 1以及一多晶矽層 (未圖示），該多晶矽層係回填該第一渠溝1 4與複數個DM0S 渠溝1 3，不利用微影技術直接回蝕去除多餘之該多晶矽層，

第9頁 583748 五、發明說明（4) 以形成該複數個多晶矽閘極3 0與該第一渠溝1 4中之多晶矽側-壁3 3 ;隨後全面去除裸露之該閘極氧化層2 1並重新沉積一介 電氧化層5 3，亦不利用微影技術直接回蝕去除多餘之該介電 氧化層5 3使該介電氧化層5 3僅覆蓋於上述多晶矽閘極3 0與該 多晶矽側壁33之表面；全面沉積一 TEOS氧化層54，並對該 TEOS氧化層54微影蝕刻以定義該源極40區域；隨後全面沉積 一源極金屬接觸層6 0，並對該源極金屬接觸層6 0微影蝕刻使 該源極金屬接觸層6 0僅覆蓋該主動區域1 2並往該終止結構延 伸一定距離。 上述發明同時亦減少一施加於該多晶矽層之微影製程與 一用以產生該場氧化層2 2之微影製程，然而，由於該製程之 特性，該介電氧化層5 3之厚度受到限制，因而影響對該多晶 矽閘極與該源極金屬接觸層之隔離效果。 此外，一般功率電晶體之設計中，為避免靜電放電的影 響，在晶片設計中往往必須引入一靜電釋放元件（Electro Static Discharge; ESD) 1 6之保護措施，如圖三所示係一 典型之ESD示意圖，為了形成一 ESD多晶矽層34，在製程中必 須具備一多晶矽微影製程以定義該ESD多晶矽層34之位置。 本發明之目的係提供一種新的終止結構取代傳統之場氧 化層，該終止結構不僅可以配合該功率電晶體之製程一併形 成，亦可避免該場氧化層鳥嘴現象所導致之電場擁擠，並且 改善離子植入法或熱擴散法形成該p型主動區域所衍生的問 題。

第10頁 583748 五、發明說明（5) 發明内容： 本發明係揭露一 作方法，該終止結構 一第一磊晶層及一第 形成一 DMOS溝渠、一 溝底部係位於該第一 分，該第二渠 型導電性雜質 溝底部 重摻雜 一閘極氧化層係 該第二 伸至相鄰接之 該DMOS溝渠， 極氧化層上， 氧化層上，其 一第 種提供 係包含 二蠢晶 第二渠 蠢晶層 係位於 區。 襯裡於 蠢晶層 多晶碎 溝渠DMOS元件之終止結構與其製 有一 ^夕基板，由下而上依序覆蓋 層；於該磊晶層中由内而外依序 溝及一第一渠溝，其中該第一渠 内，以做為該終止結構的主要部 該第二磊晶層内，並毗連一第二 有一窗 隔 層上 觸層 使該 接觸 金屬 氧化 該場 方及 係形 第二 層連 接觸 習知 層， 氧化 以隔 離層 該第 成於 蠢晶 接， 層連 技術 在製 層的 並延伸覆蓋該 中位於該第一 離成二不連續 係形成於該多 一渠溝底部之 該隔離層上； 層上表面上方 第二接 以及一 接。 係利用 程中必 區域， 該DMOS溝 表面；且 層係形成 第二蠢晶 渠溝底部 晶石夕層上 該閘極氧 該隔離層 之該第二 觸窗以使 渠與該第一渠溝，並延 一第一多晶矽層係填滿 於該第一渠溝襯裡之閘 層上表面之部分該閘極 之第二多晶矽層係形成 ，同時亦形成於該磊晶 化層上；一源極金屬接 包含有一第一接觸窗以 多晶矽層 該第二磊 與該源極金屬 晶層與該源極 場氧化層做為終止結構，為了形成該場 須有一主動區域微影製程特別用於定義 此外，習知技術中係利用離子植入法定

第11頁 583748 五、發明說明（6) 義該主動區域，惟，由於離子植入法之限制，該主動區域之-摻雜濃度無法完全一致。 與習知技術相比較，本發明利用一隔離渠溝取代該場氧 化層，該隔離渠溝可以於蝕刻閘極渠溝之製程同時產生，因 此可以省略該主動區域微影製程；同時，本發明係利用一磊 晶層形成該主動區域，可以獲致均勻一致的濃度分佈。 實施方式： 請參照圖四A至圖四F，係本發明渠溝式DMOS元件與該終 止結構之製作方法。 如圖四A所示，於該η +矽基板1 0 0 C表面由下而上依序成 長一第一磊晶層1 Ο Ο Β與一第二磊晶層1 0 0 A，該第一磊晶層 1 Ο Ο B係摻雜一 η型雜質，該第二磊晶層1 Ο Ο A係摻雜一 p型雜 質，因此該第一磊晶層1 Ο Ο B與該第二磊晶層1 Ο Ο A間係形成一 ρ η接面 。 如圖四Β所示，施以微影及蝕刻技術於該第一磊晶層 10 0Β與該第二磊晶層100Α中由内而外依序形成複數個DM0S渠 溝130與一第一渠溝131，該DMOS渠溝的寬度可以介於0. 15微 米至1 . 5微米之間，而該第一渠溝的寬度可以介於5微米至5 0 微米之間；在較佳實施例之情況下，所採用之該DMOS渠溝的 寬度介於0.如敖米至0. 6微米，而該第一渠溝的寬度介於1 5微 米至2 5微米。 隨後以高溫氧化整體成長一閘極氧化層1 1 0，該閘極氧

第12頁 583748 五、發明說明（7) 、 化層的厚度可以介於1 5奈米至1 〇 Q奈米，而在較佳實施例之· 情況下，所採用之該閘極氧化層厚度為3 0奈米至7 〇奈米；該 第一渠溝1 3 1之底部係位於該第一磊晶層丨〇 〇 b中以做為該終 止結構之主要部分，且該複數個DMOS渠溝1 3 0之底部亦係位 於該第一磊晶層100B中。 如圖四C所示，整體沉積一多晶矽層，且該多晶矽層係 填滿該複數個DMOS渠溝130並覆蓋該第一渠溝ι31内之問3極氧 化層1 1 0表面，隨後施以微影及蝕刻技術，以形成複數個第 一多晶矽層1 4 1與一第二多晶矽層1 4 2，該第一多晶矽層i 4工 係形成該多晶矽閘極，並與該第二磊晶層1 〇 〇 A、該閘極氧化 層11 0形成一 MOS結構；該第二多晶矽層係形成於該第一渠溝 1 3 1概裡之該閘極氧化層！丨〇上，並延伸覆蓋該第二磊晶$ / 1 0 0 A上表面之部分該閘極氧化層11 〇上，且該第二多晶石夕声 142位於該第一渠溝131底部之部分係形成有一窗^口以％曰 二不連續段。 取 如圖四D所不，施以微影技術於相鄰二DM〇s渠溝u 間之第二磊晶層100A表面，植入該n型雜質以形成n+摻雜f ° 16 0。 ^ ” 。口 如圖四E所示，整體形成一隔離層181，隨後施以微 一階段非等向性蝕刻技術’第一階段蝕刻係於“摻雜/ 上方之該隔離層1 8 1形成複數個主動區接觸 = ;M〇S渠溝13〇與該第一渠溝131間之該隔離層i8i形成^於^ 知溝171，同時於該第二磊晶層1〇〇A上表面上方之哼严: 181姓刻出一第一接觸窗18〇以使該第二多晶矽層露^

第13頁 583748 五、發明說明（8) 、隨後直接以該隔離層為罩幕進行第二階段蝕刻，去 裸露之Π+摻雜區160以形成該n+源極162，緊接著，全面植二 該P型雜質於該主動區域接觸窗i 7 〇底部與 部以形成P+摻雜區。 乂弟一木溝m底 石曰乂 1 00R二0S源極1 62、該P型第一磊晶層1 〇〇A與該n型第一 成日日層1 0 0B間形成一 npn雙載子電晶體架構，搭配由铉第二 ί :=A、；問極氧化層110與該第一多晶；層“；形一成 之DMfS閘極，可以形成一完整之DMOS電晶體。… 月為ΐ ί，如圖四F所示，整體沉積一金屬層，並施以微影 屬接=Ϊ tqf除該第一渠溝上方之該金屬層以形成一源極金 ^觸層191;該源極金屬接觸層觸經由該主動區接 =η型源極162連接並經由該主動區接觸窗1?〇底部之p 觸=Λ161與該第二“層1噴接’且該源極金屬接 _ :曰’、經由s亥第二渠溝1 7 1底部之Ρ型重摻雜區1 6 1與該第 二=曰曰層100A連接，同時該源極金屬接觸層.m亦經由該第 接觸窗1 8 0與該第二多晶矽層1 42連接。 極今ii所述，該n型源極162、p型第二蟲晶層100A與該源 ^妾觸層191之電位相等，藉由在該矽基板i〇〇c背面形 屬接觸層192並施以驅動電壓，同時由該第一多 曰曰石夕層iu施以控制電壓’可以控制該DM〇s元件作用。 接觸ΐϊ之隔離層可以採用石夕酸玻璃層，而上述之源極金屬 成。s β以由下而上依序為鈦、氮化鈦與鋁矽銅合金所構 上述實施例係建立於使用基板為底材之條件下，當

583748 五、發明說明（9) ^ 該底材更改為P+碎基板時，該實施例之_摻雜與p型摻雜必· 須互相取代。 如圖五所示係本發明DMOS元件與終止結構之等電位線模 擬圖’由於該第二多晶矽層1 4 2、該p型第二磊晶層1 Ο Ο A與其 間之問極氧化層1丨〇電位相等，因此，可以避免該第二磊晶 層100人鄰近該第—渠溝131處有電場梯度（voltage grad^nt)產生以防止漏電流產生。該第二磊晶層1〇〇A鄰近 第一渠溝^3 1處_之等電位線彎曲以防止電場密集。 如圖二所不係本發明龍⑽元件與終止結構之電場密度示 思圖’該南電場密序南 石曰厣、’:度處係位於該第一渠溝131底部之該第一 發生,同日寺，由J ;玄DM0S元件，目此可以避免電崩潰提早 部開·有一窗口以產ΐ多晶石夕層142係於該第一渠溝131底 以減少漏電流之產生〔〜止（channel stop)之效果，可 比較本發明與如 止結構，可以發現，習知技藝中利用場氧化層2 2以為終 影製裎；同時，利用本發明省略該主動區域光罩及相關之微 以避免鳥嘴2 3現象所第 乐溝1 3 1取代場氧化層2 2，因而可 合該場氧化層2 2做為^致之電場密集；在習知技藝中，為配 入或熱擴散形成，因、^結構，該主動區域1 2係利用離子植 合面，造成電場密集而5致主動區域1 2邊緣產生圓柱狀pn接 成該主動區域i 2，避务然而，本發明利用第二磊晶層1 〇 〇娜 一均勻~致之主動區/圓柱狀pn接合面的產生，同時提供 路设叶條件；此外，二1 2 ’以提供較佳之電性與較理想之電 弟一渠溝131取代該場氧化層22，

第15頁 583748 五、發明說明（ίο) 該終止結構由平面延伸至立體，不僅減少該終止結構所需之· 面積·，同時亦降低漏電流的產生，提高該電晶體之效率。 比較本發明與如圖二習知之DMOS元件及其終止結構可以 發現，該介電氧化層53與該TEOS氧化層54相當於本發明之隔 離層1 8 1 ;該介電氧化層5 3係沉積氧化層後不加微影直接蝕 刻形成，然而該TEOS氧化層54則在沉積後需微影定義並蝕刻 以形成；相比之下，本發明之隔離層1 8 1雖然亦需微影蝕刻 步驟，但僅需一次沉積即可；此外，該習知之DM0S元件及其 終止結構係不加微影技術而直接蝕刻該多晶矽層3 2與該介電 氧化層5 3，因此，為徹底去除不需要之多晶矽層3 2與介電氧 化層5 3，該蝕刻製程之實施較為困難，而且該終止結構之尺 寸亦受到限制；相比之下，本發明其中隔離層1 8 1之蝕刻並 沒有上述之限制，而且該用以隔離閘極與該源極金屬接觸層 1 9 1之隔離保護亦較為充足。 另外，該圖二中所示之習知DMOS元件及其終止結構中， 該多晶矽側壁3 3係與閘極相連，然而如圖四F所示，本發明 該相對應之第二多晶矽層1 4 2係與源極相連，因此，本發明 之設計中該第二多晶矽層1 4 2、該p型第二磊晶層1 0 0 A與該其 間之閘極氧化層1 1 0電位相等，因而可以避免該第二磊晶層 1 0 0 A鄰近第一渠溝1 3 1處之電場密集。 如圖七所示係本發明又一實施例，與如圖四E相較，可 以發現本實施例係採用單一階段之蝕刻技術，該主動區接觸 窗1 7 0與該第二渠溝1 71係利用該第二磊晶層1 0 0 A為蝕刻終 止，因此，隨後p型雜質之植入量必須足以中和該既存之η + 583748 五、發明說明（11) 型摻雜區1 6 0並形成一 P+摻雜區1 6 1。 以上所述係利用較佳實施例詳細說明本發明，而非限制 本發明之範圍，而且熟知此類技藝人士皆能明瞭，適當而作 些微的改變及調整，仍將不失本發明之要義所在，亦不脫離 本發明之精神和範圍。 參

第17頁 583748 圖式簡單說明 圖式簡單說明： · 圖一 A至圖一 F為典型之渠溝式DMOS以及其終止結構之製 程不意圖。 圖二為一習知之渠溝式DMOS以及其終止結構示意圖。 圖三為一典型之ESD設計示意圖。 圖四A至圖四F為本發明之渠溝式DMOS以及其終止結構之 製程示意圖。 圖五為本發明之渠溝式DMOS以及其終止結構之等電位線 模擬圖。 圖六為本發明之渠溝式DMOS以及其終止結構之電場強度 模擬圖。 圖七為本發明之渠溝式DMOS以及其終止結構又一實施例 示意圖。 圖號說明： 蠢晶層10，10A 第二磊晶層1 0 0 A 主動區域1 2 第一渠溝1 4，1 3 1 靜電釋放元件1 6 閘極氧化層2 1，1 1 0 鳥嘴23

矽基板1，1 0 0 C

第一磊晶層1 0 0 B 終止區域1 1 DMOS 渠溝 13, 130 pn接面之空乏區邊界15, 15’ 初始氧化層2 0 場氧化層2 2

第18頁 583748 圖式簡單說明 多晶矽閘極3 0 多晶矽層3 2 第一多晶矽層1 4 1 ESD多晶矽層34 DMOS源極 40, 1 62 n+摻雜區1 60 隔離層50, 181 TEOS氧化層54 第一接觸窗5 2，1 8 0 汲極金屬接觸層6 1，1 9 2 終止結構多晶矽層3 1 多晶矽側壁3 3 第二多晶矽層1 4 2 源極光阻4 0 P R 重摻雜接觸區4 1，1 6 1 第二渠溝1 7 1 介電氧化層5 3 主動區接觸窗51，170 源極金屬接觸層6 0，1 9 1 ESD金屬層62

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Claims (1)

1. 583748 六、申請專利範圍 申請專利範圍： 1. 一種提供溝渠 一碎基板， 蠢晶層’該^夕基 晶層係摻雜該第 二型導電性雜質 一 DMOS溝渠 一第二渠溝 DMOS元件之終止結構，至少包含： 由下而上依序覆蓋有一第一磊晶層及一第二 板係重摻雜一第一型導電性雜質，該第一磊 一型導電性雜質，該第二磊晶層係摻雜一第 形成於 列至接 蠢晶層 係位於 區； 一第一渠溝，該DMOS溝渠、該第二渠溝及該第一渠溝係 晶層及該第一磊晶層中，並由内而外依序排 板邊緣，其中該第一渠溝底部係位於該第一 為該終止結構的主要部分，該第二渠溝底部 晶層内，並毗連一第二型導電性雜質重摻雜 該第二磊 近該矽基 内，以做 該弟二蠢 層係襯裡於該DMOS溝渠並延伸至與該DMOS溝 磊晶層表面及襯裡於該第一渠溝並延伸至與 之该第一蠢晶層表面， 第一多晶矽層係填滿該DMOS溝渠，以形成該DMOS溝渠 一閘極氧化 渠鄰接之該第二 該第一渠溝鄰接 閘極； 一第二多晶 上，並延伸覆蓋 上，其中位於該 口以隔離成二不 一隔離層係 矽層係形成於該第一渠溝襯裡之閘極氧化層 該第二磊晶層上表面之部分該閘極氧化層 第一渠溝底部之第二多晶矽層係形成有一窗 連續段； 形成於該DMOS溝渠閘極及該第二多晶矽層

   第20頁 583748 六、申請專利範圍 上，同時亦形成於該第二磊晶層上方及該第一渠溝底部之該-閘極氧化層上，該隔離層並包含一第一接觸窗以裸露位於該 第二磊晶層上表面上方之該第二多晶矽層、及一第二接觸窗 以裸露該第二渠溝底部之該第二型導電性雜質重摻雜區；以 及 一源極金屬接觸層係形成於該隔離層上，該源極金屬接 觸層係接觸該DMOS源極並延伸連接該第二接觸窗及該第一接 觸窗，而中止於該第一接觸窗。 2. 如申請專利範圍第1項之DMOS終止結構，其中之矽基板背 面係覆蓋有一汲極金屬接觸層用以提供汲極電壓。 3. 如申請專利範圍第1項之DMOS終止結構，其中之源極金屬 接觸層係接地.。 4. 如申請專利範圍第1項之DMOS終止結構，其中之隔離層係 矽酸玻璃層。 5. 如申請專利範圍第1項之DMOS終止結構，其中之源極金屬 接觸層係由下而上依序為鈦、氮化鈦與紹石夕銅合金所構成。 6. 如申請專利範圍第1項之DMOS終止結構，其中之第一型導 電性雜質係η型雜質，且第二型導電性雜質係p型雜質。 7. 如申請專利範圍第1項之DMOS終止結構，其中之第一型導 電性雜質係P型雜質，且第二型導電性雜質係η型雜質。 8. —種同時形成DMOS元件及其終止結構的製作方法，該製作 方法至少包括下列步驟： 成長一摻雜有一第一型導電性雜質之第一磊晶層於一重 摻雜該第一型導電性雜質之矽基板表面；

   583748 六、申請專利範圍 成長一摻雜有一第二型導電性雜質之第二磊晶層於該第， 一蠢晶層表面； 施以微影及蝕刻技術，用以形成複數個DMOS渠溝與一第 一渠溝於該第一蠢晶層與該第二层晶層中，且該複數個DM 0S 渠溝與該第一渠溝之底部係位於該第一磊晶層中； 以高溫氧化整體成長一閘極氧化層於所有表面； 以化學氣相沉積形成一多晶矽層於所有表面，且該多晶 矽層係填滿該DMOS渠溝； 對該多晶石夕層施以微影及#刻技術，用以形成複數個多 晶矽閘極與一終止結構多晶矽層，其中該終止結構多晶矽層 係包括一窗口於該第一渠溝底部以及一延伸部覆蓋該鄰近第 一渠溝之第二磊晶層上表面； 以微影技術形成光阻圖案用以定義該DMOS第一型導電性 雜質摻雜區並施以離子佈植； 形成一隔離層於所有表面； 施以微影及蝕刻技術，於該第一型導電型雜質摻雜區上 方蝕刻出複數個主動區域接觸窗，並於該第一渠溝與該鄰近 DMOS渠溝間之第二磊晶層上方蝕刻出一第二接觸窗，同時於 該終止結構多晶矽層延伸部上方蝕刻出一第一接觸窗； 以該隔離層為罩幕，全面植入該第二型導電性雜質； 全面沉積一源極金屬接觸層，且該源極金屬接觸層係填 滿該複數個主動區域接觸窗、第一接觸窗與該第二接觸窗； 以微影蝕刻去除該終止結構上方之源極金屬接觸層； 施以蝕刻技術，以使該重掺雜該第一型導電性雜質之矽

   第22頁 583748 六、申請專利範圍 基板背面裸露；以及 其中之DMOS渠溝寬度約為 其中之第一渠溝寬度約為 其中之閘極氧化層厚度約 形成該隔離層後所施以之 全面沉積一汲極金屬接觸層於該矽基板背面 9 .如申請專利範圍第8項之方法 0 . 1 5微米〜1 . 5微米。 1 0 .如申請專利範圍第8項之方法 5微米〜5 0微米。 1 1.如申請專利範圍第8項之方法 為1 5奈米〜1 0 0奈米。 1 2 .如申請專利範圍第8項之方法 微影及非等向性蝕刻技術中，該非等向性蝕刻技術係一二階 段非等向性蝕刻技術，包括： 蝕刻去除該隔離層與該閘極氧化層；以及 蝕刻去除該裸露之終止結構多晶矽層、該裸露之第一型 導電性雜質摻雜區與位於其間之該閘極氧化層。 1 3 .如申請專利範圍第8項之方法，形成該隔離層後所施以之 微影及非等向性蝕刻技術中，該蝕刻係用以去除該隔離層與 該閘極氧化層，並以該終止結構多晶矽層與該第一型導電性 摻雜區為蝕刻終止層。 1 4 .如申請專利範圍第1 3項之方法，蝕刻去除該隔離層與該 閘極多晶矽層後，植入之第二型導電性雜質係足以使該裸露 之第一型導電性摻雜區電性轉變為第二型導電性。 1 5 .如申請專利範圍第8項之方法，其中以化學氣相沉積形成 之隔離層係矽酸玻璃層。 1 6 .如申請專利範圍第8項之方法，其中之第一接觸窗係位於

   第23頁 583748 六、申請專利範圍 該第一渠溝與相鄰之該DMOS渠溝間，並以該多晶矽層為蝕刻· 終止層。 1 7.如申請專利範圍第8項之方法，其中之源極金屬接觸層係 以該第一接觸窗為其沉積邊緣。

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