TW579529B - Semiconductor devices, circuits and methods for synchronizing the inputting and outputting data by internal clock signals derived from single feedback loop - Google Patents

Description

579529 ⑴ 玖、發明說明 内容、實施方式賴式簡單 (發明說明應敘明：-發明所屬之技術領域、先前技術 技術領域 慧財產局提出之韓 4以引用的方式將 本申請案係為聲明對2002.1.9向韓國智 國優先權文件第P2〇〇2-〇1251號之優先權， 其全文併入本文。 本發明與半導體記憶體元件領域有關，尤其與供控制資 料於此類記憶體元件輸入與輸出之時鐘延遲或相位之兩踗 有關。 先前技術 半導體元件，尤其是記憶體元件，均係供儲存資料之用。 資料位元係藉由輸入（“寫入，，）記憶體單元之一或多個陣列 中儲存之。而後並將自記憶體單元中輸出（“讀取，，）。 貝料係以同步位元群寫入與讀取於記憶體單元陣列。有 時將此一群資料稱之為構成一位元組。 利用一貫通於元件之時鐘信號達成這些操作之同步化。 才疋供一輸入時鐘信號CLK，並常係自輸入時鐘信號CLK另外 產生之内部時鐘intCLK。 k著對元憶體元件之速度需求日增，時鐘信號亦隨之縮 知：°使得同步化輸入與輸出一群資料時之誤差容許範圍益 減。 為解決此誤差容許範圍縮減問題，目前努力方向均在於 降低内部時鐘intCLK跳動。此跳動導致因素眾多，包括溫 度、電壓變動，及元件製造方法。將低跳動即可緊縮誤差 範圍，進而減少誤差。 須降低在資料輸出操作（讀取）及資料輸入操作（寫入）均 (2) (2))/9529 發明說明續頁 會發生之跳動。弈論4士 4丄 、 . 技藝在各記憶體元件中各針對資料之 寫入及讀取提供兩種兩 " 種兒路。稍後將利用圖丨-4描述這些電路 之實例。 一 現參閱圖1，描述在先前技藝中之元件1〇〇的一部份，立 具有供儲存資料用之記憶體單元陣列(MCA) 102。元件100 接收一輸入時鐘信號CLK。 一件〇 〃鎖住時釦^號延遲之電路丨14，俾以同步方式輸 出來自MAC 102之資料盤 ^ ^ _ 一十群。已知電路114為延遲鎖迴路（DLL) 電路。 各 匕含 了 ’又延遲電路122。可變延遲電路122接收 幸則入時4里仏唬CLK及碉整信號ADJ1。可變延遲電路122輸出 靖取#唬PCLKR，其係輸入時鐘信號CLK之延遲版本。延 遲係受控於調整信號ADJ1之可變量。 %路114尚包含一相位偵測器124。相位偵測器ι24接收輸 入時k號CLK及回授時鐘信號fclKI。自下述即可瞭解回 拍：時鐘信號FCLK1係自讀取信號pCLKR經過數個延遲後產 生。 相位偵測器124輸出調整信號ADJ1。調整信號ADJ1使得相 位偵測器124之輸入維持同相。換言之，調整信號adJI使得 回授時鐘信號FCLK1相位維持與輸入時鐘信號CLK之相位 同位。 讀取信號PCLKR輸出至元件1〇〇之資料輸出（D〇uT)時鐘樹 132中。當其接收來自記憶體單元陣列（mca) 102之輸出資料 DATA一OUT時，即自該處同步化一群D〇UT緩衝器134。接著 _ 7 - (3) 發明說明續頁 將輸出資料遞送至一群D〇UT驅動器136，並自該處至—群 DOUT墊 138 〇 元件1〇0一般均具複數個DOUT墊，對群中各資料位元各 一。實例包含X4、χ8、χ16、X32、X64。圖1顯示八資料位 元（X8)的情況。爰此，D〇UT墊138群包含個別〇〇1^墊、 138-2、…、138-8。 134-1、134_2、···、 8個別驅動器136-1 亦即DOUT緩衝器134群係由8個別緩衝器 134-8組成。此外，DOUT驅動器136群係由 、136_2、…、136-8組成。 將瞭解DOUT時鐘樹132、D〇UT緩衝器134群及D〇UT驅動器 136群各貢獻-延遲。這些延遲及其累積效應可能導致資料 輸出不同步。 回到電路114’進一步製作一回授迴路，其始於可變延遲 電路122且止於相位偵測器124。回授迴路接收内部時鐘信號 PCLKR，並輸出回授時鐘信號FCLK1。 回授迴路係為沿D0UT時鐘樹132、D〇UT緩衝器134群及 D〇UT驅動器136群之路徑複製延遲。爰此，纟圖1之具體實 施例中具有可為複製品之三延遲構件142、144、146。特別 T之，延遲構件142可充做複製D〇UT時鐘樹142 ;延遲構件 144可充做複製DOUT緩衝器144 ;及延遲構件146可充作複製 DOUT驅動器146 〇 現參閱圖2 ’顯示一計時圖，用以描述圖1電路之操作。 著可交延遲122之施加，内部時鐘信號pcLKR相對於輸入 時鐘信號CLK延遲時距TD1。pCLKR係對比於輸入時鐘信號 CLK之先&時备仏號。先前延遲量係各延遲構件Μ]、ία、 579529 (4) 發明說明續頁 146之延遲TD2、TD3、TD4總合。MCA 102之輸出資料 DATA_OUT與PCLKR2信號同步，並轉移至DOUT驅動器136 群，以輸出資料DOUT，其經調整至輸入時鐘信號CLK之次 一週期之一上升邊緣。 現參閱圖3，描述元件100之另一部分。再度顯示元件100 之部分構件，諸如MCA 102及輸入時鐘信號CLK。 元件100具用以鎖住一延遲之電路314,俾以同步方式將資 料群輸入MCA 102中。已知電路314為延遲鎖迴路（DLL)電路。 電路314包含與電路122類似之可變延遲電路322。可變延 遲電路322接收輸入時鐘信號CLK及一調整信號ADJ3。可變 延遲電路322輸出一寫入信號PCLKW，其係時鐘信號CLK之 一延遲版本。此延遲為受控於調整信號ADJ3之可變量。 電路314亦包含與相位偵測器124類似之相位偵測器324。 相位偵測器324接收時鐘信號CLK及一回授時鐘信號 FCLK3。自下述將瞭解回授時鐘信號FCLK3係寫入信號 PCLKW歷經部分延遲後產生。 相位偵測器324輸出調整信號ADJ3。調整信號ADJ3致使相 位偵測器324之輸入維持同相。換言之，調整信號ADJ3使得 回授時鐘信號FCLK3之相位維持與輸入時鐘信號CLK之相 位同位。 窝入信號PCLKW輸出至元件100之資料輸入（DIN)時鐘樹 362。可將DIN時鐘樹362製成與圖1之DOUT時鐘樹132類似。 自DIN時鐘樹362起，當DIN閂364群接收來自DIN墊368群之 輸入資料DIN時，利用窝入信號PCLKW使之同步。接著將所 579529 (5) 發明說明續頁 閂資料輸入MCA 102中。 如上述，圖1顯示X8位元之情況。亦即DIN閂364群係由8DIN 閂 364_1、364_2、...、364-8組成。 將瞭解DIN時鐘樹132貢獻一延遲。未經修正，此延遲可 能會導致資料輸入不同步。 回到電路3 14，進一步製做一回授迴路，其始於可變延遲 電路322，並止於相位偵測器324。回授迴路接收寫入信號 PCLKW，並輸出回授時鐘信號FCLK3。 回授迴路係為沿DIN時鐘樹362之路徑複製一延遲。爰 此，在圖3之具體實施例中具有可為一複製品之延遲構件 372。特別言之，延遲構件372可充做複製DIN時鐘樹372。 現參閱圖4，顯示一計時圖，用以描述圖3電路之操作。 電路3 14與電路114之操作類似。概言之，但此兩電路導致被 鎖住之相位延遲量相異。 隨著可變延遲322之施加，内部時鐘信號PCLKW相對於輸 入時鐘信號CLK延遲時距TD5。PCLKW係相對於輸入時鐘信 號CLK延遲之先前時鐘信號。先前延遲量係延遲構件372之 延遲TD6。在DIN閂364群之輸入資料DIN為PCLKW2信號同 步，俾轉移至MCA 102做為DATA_IN，調整至輸入時鐘信號 CLK之次一週期之一上升邊緣。 示例性鎖電路系統或DLL之詳細操作述如下列美國專 利：6，194,930、6,3 13,674 6卜6，150,856、6,229,363、5,663,665、 5,771，264及5,642,082,茲以引用的方式將其中所揭併入本文。 由於對元件體積縮減之需求日增，在電路系統上之經濟 -10- 579529 ⑹ 發明說明續頁 考量亦隨之而增。由於包含且禎 、 - ^ 氣笔路之兩回授迴路，妨 元件100所需空間較大。 故 發明内容 本發明可克服上述問題及先前 久尤則技藝之限制。 概言之，本發明提供佶鉍 使知入€憶體單元陣列及自元件輪 出之資料群同步之元件、雷路另、 曰兀彳千季則 二土、__ 宅路及万法。其中同步係藉由内 邰時鐘仏號施行，兩者均#來自 J你木自早一延遲回授迴路。 由於利用單一迴路取hΑ 取件兩内部時鐘信號，故得以節省半 導體記憶體元件之空間，並使得 仗仔便小。所需耗電亦較低。 自下列伴隨參考圖式所A g 4 ， 式所為之砰細描述，更易於瞭解本發 明。 又 如上述’本發明提供使輸抑- 丨文W八A 早兀陣列及自元件輸 出之資料群同步之元件、泰玫 干包路及万法。其中同步係藉由内 部時鐘信號施行，兩者均係來自 4 )你木目早—延遲回授迴路。現將 更詳細描述本發明。 現參閱圖5 ’顯示依本發明之一般具體實施例所製之記憶 體元件500。 - 兀件500包含供儲存資料用之記憶體單元陣列（MCA) 5〇2其亦接收供其操作計時用之輸入時鐘信號CLK。 元件500亦包含資料輸入（DIN)閂504群及DIN墊505群。於 土 〇5接收之賀料為DIN閂5〇4閂住，俾輸入MCA 5〇2中做 為 DATA—IN 〇 元件5〇0另包含資料輸出（DOUT)緩衝器507群及DOUT墊508 579529 發明說明續頁

⑺ 群。以來自MCA 502之資料做為DATA—OUT，其為D〇ut緩衝 器507接受及儲存，遞送至DOUT墊508做為DOUT。 本發明之所有具體實施例均包含元件，其中之資料群可 以任意數量資料製成，例如X4、X8、X16、X32、X64等。各 群將具適當數量構件。 元件500進一步包含其它未示於圖5之簡易方塊圖中之電 路系統。未納入圖5 (在其它圖式中亦然）之因係為更佳闡明 本發明之描述。其它供施行圖5元件之電路系統可自此文件 之其它部分及此技藝中之目前通行知識得知。 重要處在於元件500包含接收輸入時鐘信號CLK之鎖迴路 電路515。鎖迴路電路515輸出一寫入控制信號PGCLKW至DIN 閂504。寫入控制信號PGCLKW因而可用以同步化輸入資料 於 MCA 502 中。 鎖迴路電路515亦輸出一讀取控制信號PGCLKR至DOUT緩 衝器507。讀取控制信號PGCLKR因而可用以同步化緩衝自 MCA 502接收之資料。 在較佳具體實施例中，鎖迴路電路5 15包含一延遲控制電 路520及至少一複製延遲526，耦合如所示。 延遲控制電路520接收輸入時鐘信號CLK，並產生内部時 鐘信號PGCLK。延遲控制電路520亦接收回授時鐘信號 FGCLK。

内部時鐘信號PGCLK自輸入時鐘信號CLK延遲量係受控 於回授時鐘信號FGCLK。特別言之，電路520調整其本身延 遲，俾使回授時鐘信號FGCLK相位維持與輸入時鐘信號CLK -12- 579529 ⑻ 發明說明續頁 相同。 複製延遲526可自單一或數個延遲單位（如圖5所示）製 成。複製延遲526接收内部時鐘信號PGCLK，並將之延遲以 產生回授時鐘信號FGCLK。 重要處在於複製延遲526沿單一迴路528延遲内部時鐘信 號PGCLK，如鎖迴路電路515内之箭號所示。換言之，複製 延遲526界定與延遲控制電路520之迴路。該迴路始於延遲控 制電路520 (產生内部時鐘信號PGCLK處）輸出端，止於延遲 控制電路520輸入端（接收内部時鐘信號PGCLK處）。 本發明之一顯著特徵在於寫入控制信號PGCLKW及讀取 控制信號PGCLKR均係藉由單一迴路528之分接點A、B處之 分接產生。更特別言之，寫入控制信號PGCLKW係自迴路528 之第一分接點A接收之内部時鐘信號PGCLK。此外，讀取控 制信號PGCLKR係自迴路528之第二分接點B接收之内部時鐘 信號PGCLK。在讀取操作期間啟動讀取控制信號PGCLKR， 並於寫入操作期間啟動寫入控制信號PGCLKW。這些操作部 分可同時進行。 若分接點A、B相異，則寫入控制信號PGCLKW具來自内部 時鐘信號PGCLK之第一延遲，且讀取控制信號PGCLKR具來 自内部時鐘信號PGCLK之第二延遲。 第一及第二延遲一般各異。其一可為零。例如··圖5所示 分接點A完全位於迴路528中之複製延遲526之後，故寫入控 制信號PGCLKW與信號FGCLK同位。此外，所示分接點B完 全位於迴路528中之複製延遲526之前，故讀取控制信號 579529 (9) 發明說明續頁 PGCLKR與PGCLK同位。雖然該組合可行，對實行本發明非 屬必要。如後述，在複製延遲526之個別延遲構件間具其它 分接點亦可。 本發明之優點在於採用單一迴路528產生信號，包含讀取 控制信號及寫入控制信號。與先前技藝相較得以節省空間。 現參閱圖6，顯示依本發明之另一般具體實施例所製之記 憶體元件600。 元件600包含供儲存資料用之記憶體單元陣列（MCA) 602。其亦接收供其操作計時用之輸入時鐘信號CLK。 元件600亦包含資料輸入（DIN)閂604群及資料輸出（DOUT) 緩衝器607群。供資料之輸入與輸出於MCA 602。 元件600另包含DIN/DOUT墊609群。DIN/DOUT墊609係供輸 入資料（至DIN閂604)及輸出資料（自DOUT緩衝器607)之用。 換言之，記憶體元件600採用一組共用墊609，供其輸入與輸 出操作之用。當元件於讀取操作下運作時，DIN/DOUT墊609 可做為DOUT墊。當元件於寫入操作下運作時，DIN/DOUT墊 609可充做DIN墊。一般DRAM均共享DIN/DOUT墊。 重要處在於元件600包含鎖迴路電路615，其可與圖5之電 路515完全相同。換言之，本發明適用於未共用（圖5)或共享 (圖6)輸入/輸出塾之記憶體元件。 更特別言之，鎖迴路電路615包含延遲控制電路520及複製 延遲526，構成一迴路528。延遲控制電路520接收輸入時鐘 信號CLK。鎖迴路電路515輸出一寫入控制信號PGCLKW至 DIN閂604，並輸出一讀取控制信號PGCLKR至DOUT緩衝器 579529 (ίο) 發明說明續頁 607。這些信號同步化資料群之寫入與讀取操作。 可依本發明以多種方式製成延遲控制電路520。參閱圖7 與圖8描述兩種此類方式，電路520-A及520-B。 現參閱圖7，延遲控制電路520_A包含可變延遲電路730及 相位偵測電路740。由可變延遲電路730及相位偵測電路740 兩者接收輸入時鐘信號CLK。 可變延遲電路730接收一調整信號ADJ。因而藉由延遲響 應於調整信號ADJ之輸入時鐘信號CLK產生内部時鐘信號 PGCLK。可以此技藝中熟知之多種方式製成可變延遲電路 730。其中一種方式具η個延遲端子，而其中之一係由調整 信號ADJ所選。由延遲端子之預定數界定一可變延遲範圍。 相位偵測電路740接收回授時鐘信號FGCLK。接著藉由比 較輸入時鐘信號CLK與回授時鐘信號FGCLK而產生調整信 號ADJ。調整信號ADJ使得像位偵測器740之輸入維持同相。 換言之，調整信號ADJ使得回授時鐘信號FGCLK之相位維持 與輸入時鐘信號CLK之相位同位。 圖7之具體實施例對應於延遲鎖迴路（DLL)施行。即使由 DLL電路供應之内部時鐘信號相對於輸入時鐘信號CLK偏 移，内部時鐘信號之相位尚領先輸入時鐘信號CLK。 現參閱圖8，延遲控制電路520-B包含振盪器830及相位偵 測器電路840。 振盪器830接收同步信號SYNC。故其藉由延遲響應於同步 信號SYNC之輸入時鐘信號CLK產生内部時鐘信號PGCLK。可 以此技藝中熟知之多種方式製成振盪器830，諸如振盪器、 -15- 579529 (ii) 發明說明續頁 脈衝產生器等。 相位偵測器電路840接收輸入時鐘信號CLK與回授時鐘信 號FGCLK。接著其藉由比較輸入時鐘信號CLK與回授時鐘信 號FGCLK產生同步信號SYNC。 在一具體實施例中，同步信號SYNC使得相位偵測器840 之輸入維持同相。換言之，同步信號SYNC使得回授時鐘信 號FGCLK之相位維持與輸入時鐘信號CLK之相位同位。 現參閱圖9，記憶體元件900具依本發明之一具體實施例 製成之電路。元件900包含供儲存及檢索資料用之記憶體單 元陣列（MCA) 902。 元件900之電路亦包含一輸入分支，俾輸入資料於MCA 902 中，其係由DIN墊905群及DIN閂904群製成。 元件900之電路另包含一輸出分支，俾自MCA 902輸出資 料，其係由DOUT緩衝器907群、DOUT驅動器908群集DOUT墊 909群製成。 所施行之元件900之電路中之資料輸入/輸出墊可共享，如 此文件中其它部分所示。 元件900之電路另包含延遲控制電路920及複製延遲電 路。在圖9之具體實施例中，複製延遲電路係由一或多個元 件製成，配置形成回授迴路928。 延遲控制電路920接收輸入時鐘信號CLK，並產生内部時 鐘信號PCLKR3。接著沿迴路928延遲内部時鐘信號PCLKR3， 並回輸至電路920中，成為回授時鐘信號FCLK3。 以將延遲控制電路920製成例如圖7之電路520-A或圖8之 579529 (12) 發明說明續頁 電路520-A之任何方式製成延遲控制電路920皆可。延遲控制 電路920接收回授時鐘信號FCLK3，並依内部時鐘信號 PCLKR3自輸入時鐘信號CLK延遲之量調整之。 在迴路928中界定至少兩分接點A與B。分接點A係供資料 輸入分支用，分接點B則供資料輸出分支用。

在圖9之具體實施例中，在分接點A處，在迴路928上之中 間時鐘信號PCLKW3饋送至DIN時鐘樹932中。其自該處顯現 為寫入控制信號PCLKW4，並遞送至DIN閂904，俾同步化寫 入。爰此，寫入控制信號PCLKW4具有自内部時鐘信號 PCLKR3之第一延遲。 此外，在圖9之具體實施例中，分接點B與延遲控制電路 920之輸出同位。此非施行本發明之必要條件，其它具體實 施例亦可。 在分接點B處，在迴路928上之内部時鐘信號PCLKR3饋送 至DOUT時鐘樹932中。其自該處顯現為讀取控制信號 PCLKR4，並遞送至DOUT緩衝器907，俾同步化讀取。爰此， 讀取控制信號PCLKR4具有自内部時鐘信號PCLKR3之第二 延遲。 在圖9中，複製延遲電路係由三延遲元件950、960、970製 成。其配置形成回授迴路928。以下將詳細描述之。 延遲元件950係複製資料輸出緩衝器（所見為複製DOUT緩 衝器950)。其具由DOUT緩衝器907決定之延遲。 延遲元件960係複製資料輸出驅動器（所見為複製DOUT驅 動器960)。其在迴路928中位於複製DOUT緩衝器950之後。複 -17- 579529 發明說明續頁 (13) 製資料輸出驅動器960具由DOUT驅動器908決定之延遲。 延遲元件970係複製時鐘樹（所見為複製DIN/DOUT時鐘樹 970)。其在迴路928中位於複製資料輸出驅動器960之後。複 製時鐘樹970具由DIN時鐘樹932決定之延遲。 圖9之設計優點在於第一分接點A係複製資料輸出驅動器 960之一輸出。故可提供強度充分之信號PCLKW3，供輸入於 DIN時鐘樹932之用。 另一思考圖9設計之方式在於延遲元件950與延遲元件960 構成第一複製延遲電路，其接收内部時鐘信號PCLKR3，並 輸出中間時鐘信號PCLKW3。此外，延遲元件970構成第二複 製延遲電路，其接收中間時鐘信號PCLKW3，並輸出回授時 鐘信號FCLK9。 現參閱圖10，所示設計係供複製資料輸出驅動器960之 用。緩衝器自節點N1處之信號產生信號PCLKW3。藉由改變 圖10中之PMOS/NMOS電晶體大小，即得以調整延遲。 參閱圖11及圖12，闡釋圖9之電路操作。TD8係延遲控制電 路920之延遲。TD9係複製DOUT緩衝器950之延遲。TD10係複 製DOUT驅動器960之延遲。TD11係複製DIN/DOUT時鐘樹970 之延遲。 回到圖9，使得DIN時鐘樹932與DOUT時鐘樹933具相同延 遲係一大優點。在共享DIN墊與DOUT墊之具體實施例中， 可促進此點。 然若DIN時鐘樹932與DOUT時鐘樹933之延遲相異，則以其 它配置較佳。包含對第二複製延遲電路（延遲元件970)之延 -18- 579529 (14) 發明說明續頁 遲製做第一調整，並接著視需要藉由對第一複製延遲電路 (延遲元件950、960)之延遲製做第二調整而補償第一調整。 更特別言之，複製時鐘樹970包含第一可調補償延遲部 982。部982係供製做第一差分調整於複製時鐘樹970之内部 延遲用。第一差分調整使得複製時鐘樹970之延遲與DIN時 鐘樹932匹配。以DOUT時鐘樹933與DIN時鐘樹932間之延遲差 決定第一差分調整較佳。 在一具體實施例中，部982受控於外部可程式控制信號 MRS。其可為模式暫存組信號，進而控制時間延遲量。稍 後描述另一具體實施例。 此外，複製資料輸出緩衝器950或複製資料輸出驅動器960 均具第二可調補償延遲部984。部984係供製做第二差分調整 於其主元件之内部延遲用。第二可調補償延遲部984亦可受 控於外部可程式控制信號。 製做第二差分調整，以補償迴路928之總延遲中之第一差 分調整。第二差分調整可依資料輸出時鐘樹933之延遲為 之，並可視需要進一步依資料輸入時鐘樹932為之。 對第一實例而’言，若DOUT時鐘樹933之延遲時間為1.0奈 秒，複製DOUT緩衝器950之延遲時間為1.0奈秒，且DIN時鐘 樹932之延遲時間為0.8奈秒，則首先調整補償延遲982為0.8 奈秒延遲，接著須將補償延遲984加至1.2奈秒延遲。換言 之，最終設定複製DIN/DOUT時鐘樹970之延遲時間為0.8奈 秒，且最終設定複製DOUT緩衝器950之延遲時間為1.2奈秒。 在另一實例中，若DOUT時鐘樹933之延遲時間為1.0奈秒， 579529 (15) I發明說明績頁 複製DOUT緩衝器950之延遲時間為1.0奈秒，且DIN時鐘樹932 之延遲時間為1.2奈秒，則首先調整補償延遲982為1.2奈秒延 遲，接著須將補償延遲984降至0.8奈秒延遲。換言之，最終 設定複製DIN/DOUT時鐘樹970之延遲時間為1.2奈秒，且最終 設定複製DOUT緩衝器950之延遲時間為0.8奈秒。 現參閱圖13，顯示對第一可調補償延遲部982與第二可調 補償延遲部984之另一具體實施例。將瞭解圖13之具體實施 例不包含接收可程式控制信號。 圖13顯示複製DIN/DOUT時鐘樹970或複製DOUT緩衝器950 之一具體實施例。其包含一系列反相器1360、1370、...，以 接收信號PCLKR3並於節點N1產生信號（延遲元件950)，或接 收信號PCLKW3與產生信號FCLK9 (延遲元件970)。在這些反 相器中，具有多個電阻1361、13 63、...、多個電容1365、1368, 及多條熔絲1362、1364。藉由切割熔絲1362、1364，或加入 或減少延遲，可調整延遲量。 現參閱圖14,利用流程圖1400闡釋一本發明之一具體實施 例之方法。流程圖14 0 0之方法亦適用於半導體記憶體元件 或其它非記憶體半導體元件。 依一選用方塊1410，對迴路之總延遲製做一或多個差分 調整。第二差分調整可補償迴路之總延遲中之第一差分調 整。這些差分調整係藉由設定一或多個外部可程式控制信 號或切割一熔絲為之。 依次一方塊1420，接收具第一相位之輸入時鐘信號。 依次一方塊1430，以第一延遲量延遲輸入時鐘信號。產 -20- (16)579529 發明說明續頁 生内部時鐘信號。 依次一方塊144〇，沿單一迴路延遲内部時鐘信號。產生 具第二相位之回授時鐘信號。 二相位等於第一相 ’或利用延遲鎖迴 依次一方塊1445，感應内部時鐘信號 依次一方塊1450，控制第一量使得第 位。控制可自感測之回授時鐘信號施行 路或相位鎖迴路為之。 依次一方塊M60 ’自迴路之第一分接點接收内部時鐘信 號之第一延遲版本。 依次一方塊M70，依所接收之第一延遲版本同步化輸入 元件中之資料群’以寫入半導體元件(或半導體記憶體元件 之記憶體單元陣列）。 依次 "方塊 1 4 8 0，自愈 i# 1 4 ^ Π fh 曰/、万塊146〇相冋足迴路之第二分接點 接收内邵時鐘信號之第二延遲版本。 依次-選用方塊149〇,依所接收之第二延遲版本同步化 自半導體元件(或記憶體單元陣列)讀取之資料群 件輸出。 熟悉此技藝者，參閱此文件之 正肢撝逑即可應用本發 明。文中已提出諸多％銘，你机士々 夕、、，田印’俾對本發明通盤瞭解。在並它 貫例中，熟知部分之細部描述略之 评播k本發明之遂扞。 雖已以較佳型式揭示本發明， I仃 體實施例均未有限定之意。確實， 特疋八 .^ Μ - η .. …、，α此技藝者在參閱本 又描述後，應易於瞭解可以多種 乂 f太鉻昍> 士承 万式改艮本發明。本發明 人私本矣月之王要事項視為包含文 r尸斤揭各構件、部分、 -21 - 579529 (17) 發明說明續頁 功能及/或性質之所有組合與次組合。 下列申請專利範圍界定確切之組合及次組合，將之視為 新型與非顯著。可於本文或相關文件中顯現構件、部分、 功能及/或性質之所有組合與次組合之附加申請專利範圍。 圖式簡單說明 圖1係先前技藝元件的一部分（顯示讀取記憶體單元陣列 之輸出資料之電路）及延遲鎖迴路（用以控制供讀取資料用 之内部時鐘之一延遲）之方塊圖。 圖2係述圖1電路之讀取操作之計時圖。 圖3係先前技藝元件的另一部分圖1 (顯示寫入資料於記 憶體單元陣列之電路）及延遲鎖迴路（用以控制供寫入資料 用之内部時鐘之一延遲）之方塊圖。 圖4係描述圖3電路之寫入操作之計時圖。 圖5係依本發明之一具體實施例所製元件中之電路方塊 圖。 圖6係依本發明之一具體實施例所製另一元件中之電路 方塊圖。 圖7係依本發明之一延遲鎖迴路（DLL)具體實施例之圖5 或圖6之元件之電路中之延遲控制電路之方塊圖。 圖8係依本發明之一相位鎖迴路（PLL)具體實施例之圖5或 圖6之元件之電路中之延遲控制電路之方塊圖。 圖9係依本發明之一具體實施例所製元件中之電路之一 更細部方塊圖。 圖10係圖9電路之部件之電路圖。 -22- 579529 (18) 發明說明續頁 圖11係闡釋圖9電路之讀取操作之計時圖。 圖12係闡釋圖9電路之寫入操作之計時圖。 圖13係圖9電路之部件之電路圖。 圖14係闡釋依本發明之一具體實施例之方法之流程圖。 圖式代表符號說明 100, 500, 600, 900 元件 102, 502, 602, 902 記憶 體 單 元 陣 列 1 14 延遲 鎖 迴 路 122, 322, 730 可變 延 遲 電 路 124, 324 相位 偵 測 器 132, 932 資料 輸 出 時 鐘 樹 134, 507, 607, 907 資料 輸 出 緩 衝 器 136, 908 資料 輸 出 驅 動 器 138, 508, 909 資料 輸 出 墊 142, 144, 146, 372 延遲構件 3 14 電路 362 資料 輸 入 時 鐘 樹 364, 504, 604, 904 資料 輸 入 閂 505, 905 資料 輸 入 墊 515, 615 鎖迴 路 電 路 520, 920 延遲控 制 電 路 526 複製 延遲 528 單一 迴路 609 資料 輸 入 /資料輸出墊 -23- 579529 (19) 發明說明續頁 740, 840 相位偵測電路 830 振盪器 928 回授迴路 950, 960, 970 延遲元件 933 資料輸出時鐘樹 982, 984 部 1360， 1370，… 反相器 1361， 1363,… 電阻 1362， 1364 熔絲 1400 流程圖 -24-

Claims (1)

1. 579529 拾、申請專利範園 1. 一種在具有一記憶體單元陣列的半導體記憶體元件中之 ^ 電路，包括： 一延遲控制電路，俾產生一響應於一輸入時鐘信號及 一回授時鐘信號之内部時鐘信號； 至少一複製延遲電路，其界定一該延遲控制電路之迴 路，該複製延遲電路於一該迴路之啟始端接收該内部時 鐘信號，並於一該迴路之末端自接收之該内部時鐘信號 _ 產生該回授時鐘信號； 一群資料輸入閂，俾輸入資料於該記憶體單元陣列 中，並依據來自一該迴路之第一分接點一第一延遲之該 内部時鐘信號來同步輸入該資料；及 一群資料輸出緩衝器，俾緩衝自該記憶體單元陣列接 收之資料，並依據來自一該迴路之第二分接點一第二延 遲之該内部時鐘信號同步緩衝該接收之資料。 2. 如申請專利範圍第1項之電路，其中 0 該回授時鐘信號係具一來自該迴路之該第一分接點之 第一延遲之該’内部時鐘信號。 3. 如申請專利範圍第1項之電路，其中該延遲控制電路包 含： ： 一可變延遲電路，俾藉由響應於一調整信號而延遲該 ， 輸入時鐘信號來產生該内部時鐘信號；及 一相位偵測器，俾藉由比較該輸入時鐘信號與該回授 時鐘信號來產生該調整信號。 4. 如申請專利範圍第1項之電路，其中該延遲控制電路包 579529 申請專利範圍續頁 含： 一振盪器，俾產生響應於一同步信號之該内部時鐘信 號；及 一相位偵測器，俾藉由比較該輸入時鐘信號與該回授 時鐘信號來產生該同步信號。 5. 如申請專利範圍第1項之電路，進一步包括： 一耦合於該第二分接點與該資料輸出緩衝器間之資料 輸出時鐘樹； 一資料輸出驅動器；及 一耦合於該第一分接點與該資料輸入閃間之資料輸入 時鐘樹， 及其中該複製延遲電路包含： 一複製資料輸出緩衝器，其具一由該資料輸出緩衝器 決定之延遲， 一在該迴路中位於該複製資料輸出緩衝器之後之複製 資料輸出驅動器，該複製資料輸出驅動器具一由該資料 輸出驅動器決定之延遲，及 一在該迴路中位於該複製資料輸出驅動器之後之複製 時鐘樹，該複製時鐘樹具一由該資料輸入時鐘樹決定之 延遲， 及其中該第二分接點係一該複製資料輸出缓衝器之輸 入〇 6. 如申請專利範圍第5項之電路，進一步包括： 一直接耦合至該資料輸出驅動器與該資料輸入閂兩者 579529 申請專利範圍續頁 之資料輸入/輸出墊。 7. 如申請專利範圍第5項之電路，其中 該第一分接點係一該複製資料輸出驅動器之輸出。 8. 如申請專利範圍第5項之電路，其中 該複製時鐘樹包含一第一可調補償延遲邵，俾做一第 一差分調整，使該複製時鐘樹與該資料輸入時鐘樹之延 遲匹配。 9. 如申請專利範圍第8項之電路，其中 該第一差分調整係由一在該資料輸出時鐘樹與該資料 輸入時鐘樹間之延遲之差決定。 10. 如申請專利範圍第8項之電路，其中 該第一可調補償延遲部係受控於一外部可程式控制信 號。 11. 如申請專利範圍第8項之電路，其中 該第一可調補償延遲部包含一熔絲。 12. 如申請專利範圍第8項之電路，其中 該複製資料輸出緩衝器與該複製資料輸出驅動器之一 具一内部延遲，並包含一第二可調補償延遲部，俾對該 内部延遲施行一第二差分調整。 13. 如申請專利範圍第12項之電路，其中 該第二可調補償延遲部係受控於一外部可程式控制信 號0 14.如申請專利範圍第12項之電路，其中 該第二可調補償延遲部包含一熔絲。 579529 申請專利範圍績頁 15. 如申請專利範圍第12項之電路，其中 施行該第二差分調整，俾於一該迴路之總延遲中補償 該第一差分調整。 16. —種在一具一記憶體單元陣列之半導體記憶體元件中之 電路，包括： 一延遲控制電路，俾產生一響應於一輸入時鐘信號及 一回授時鐘信號之内部時鐘信號； 至少一複製延遲電路，其界定一該延遲控制電路之迴 路，該複製延遲電路於一該迴路之啟始端接收該内部時 鐘信號，並於一該迴路之末端自該已接收之該内部時鐘 信號來產生該回授時鐘信號； 一群資料輸入閂，俾輸入資料於該記憶體單元陣列 中，並依據一來自一該迴路之第一分接點之第一延遲之 該内部時鐘信號來同步輸入該資料；及 一群資料輸出緩衝器，俾緩衝自該記憶體單元陣列接 收之資料，並依據一來自一該迴路之第二分接點之第二 延遲之該内部時鐘信號來同步緩衝該接收之資料， 及其中該複製延遲電路包含 一熔絲，及 一補償延遲部，其具一藉由切割該熔絲即可調整之延 遲。 17. 如申請專利範圍第16項之電路，其中該延遲控制電路包 含： 一可變延遲電路，俾藉由響應於一調整信號而延遲該 579529 申請專利範圍續頁 輸入時鐘信號來產生該内部時鐘信號；及 一相位偵測器，俾藉由比較該輸入時鐘信號與該回授 時鐘信號來產生該調整信號。 18. 如申請專利範圍第16項之電路，其中該延遲控制電路包 含： 一振藍器，俾產生響應於一同步信號之該内部時鐘信 號；及 一相位偵測器，俾藉由比較該輸入時鐘信號與該回授 時鐘信號來產生該同步信號。 19. 如申請專利範圍第16項之電路，進一步包括： 一耦合於該第二分接點與該資料輸出緩衝器間之資料 輸出時鐘樹； 一資料輸出驅動器；及 一耦合於該第一分接點與該資料輸入閂間之資料輸入 時鐘樹， 及其中該複製延遲電路包含： 一複製資料輸出緩衝器，其具一由該資料輸出緩衝器 決定之延遲， 一在該迴路中位於該複製資料輸出緩衝器之後之複製 資料輸出驅動器，該複製資料輸出驅動器具一由該資料 輸出驅動器決定之延遲，及 一在該迴路中位於該複製資料輸出驅動器之後之複製 時鐘樹，該複製時鐘樹具一由該資料輸入時鐘樹決定之 延遲， 579529 申請專利範圍續頁 及其中該第二分接點係一該複製資料輸出緩衝器之輸 入〇 20. —種在一具一記憶體單元陣列之半導體記憶體元件中之 電路，包括： 一延遲控制電路，俾產生一響應於一輸入時鐘信號及 一回授時鐘信號之内部時鐘信號； 一複製延遲電路，俾輸入該内部時鐘信號，並輸出該 回授時鐘信號； 一群資料輸入閂，俾輸入資料於該記憶體單元陣列 中，並依該回授時鐘信號來同步輸入該資料；及 一群資料輸出緩衝器，俾緩衝自該記憶體單元陣列接 收之資料，並依該内部時鐘信號同步緩衝該接收之資料。 21. 如申請專利範圍第20項之電路，其中該延遲控制電路包 含： 一可變延遲電路，俾藉由響應於一調整信號而延遲該 輸入時鐘信號來產生該内部時鐘信號；及 一相位偵測器，俾藉由比較該輸入時鐘信號與該回授 時鐘信號來產生該調整信號。 22. 如申請專利範圍第20項之電路，其中該延遲控制電路包 含： 一振盪器，俾產生響應於一同步信號之該内部時鐘信 號；及 一相位偵測器，俾藉由比較該輸入時鐘信號與該回授 時鐘信號產生該同步信號。 579529 申請專利範圍續頁 23. —種在一杲一記憶體單元陣列之半導體記憶體元件中之 電路，包括： 一延遲控制電路，俾產生一響應於一輸入時鐘信號及 一回授時鐘信號之内部時鐘信號； 一第一複製延遲電路，俾輸入該内部時鐘信號，並輸 出一中間時鐘信號； 一第二複製延遲電路，俾輸入該中間時鐘信號，並輸 出該回授時鐘信號； 一群資料輸入閂，俾輸入資料於該記憶體單元陣列 中，並依該中間時鐘信號來同步輸入該資料；及 一群資料輸出緩衝器，俾緩衝自該記憶體單元陣列接 收之資料，並依該内部時鐘信號同步緩衝該接收之資料。 24. 如申請專利範圍第23項之電路，其中該延遲控制電路包 含： 一可變延遲電路，俾藉由響應於一調整信號而延遲該 輸入時鐘信號來產生該内部時鐘信號；及 一相位偵測·器，俾藉由比較該輸入時鐘信號與該回授 時鐘信號來產生該調整信號。 25. 如申請專利範圍第23項之電路，其中該延遲控制電路包 含： 一振盪器，俾產生響應於一同步信號之該内部時鐘信 號；及 一相位偵測器，俾藉由比較該輸入時鐘信號與該回授 579529 申請專利範圍續頁 時鐘信號來產生該同步信號。 26. 如申請專利範圍第23項之電路，其中該第一複製延遲電 路 具一内部延遲；及 包含一第一可調補償延遲部，俾對其内部延遲施行一 第一差分調整。 27. 如申請專利範圍第26項之電路，其中 該第一可調延遲部係受控於一外部可程式控制信號。 28. 如申請專利範圍第26項之電路，其中 該第一可調補償延遲部包含一溶絲。 29. 如申請專利範圍第26項之電路，其中該第二複製延遲電 路具一内部延遲；及 包含一第二可調補償延遲部，俾對其内部延遲施行一 第二差分調整。 30. 如申請專利範圍第29項之電路，其中 該第二可調延遲部係受控於一外部可程式控制信號。 31. 如申請專利範圍第29項之電路，其中 該第二可調補償延遲部包含一熔絲。 32. —種在一半導體元件中之電路，包括： 一延遲控制電路，俾產生一響應於一輸入時鐘信號及 一回授時鐘信號之内部時鐘信號； 一第一複製延遲電路，俾輸入該内部時鐘信號，並輸 出一中間時鐘信號； 一第二複製延遲電路，俾輸入該中間時鐘信號，並輸 579529 申請專利範圍續頁 出該回授時鐘信號； 一群資料輸入閂，俾輸入資料於一半導體元件中，並 依該中間時鐘信號來同步輸入該資料；及 一群資料輸出緩衝器，俾緩衝來自該半導體元件之輸 出資料，並依該内部時鐘信號來同步輸出該資料。 33. 如申請專利範圍第32項之電路，其中該複製延遲電路包 含： 一熔絲，及 一補償延遲部，其具一藉由切割該熔絲即可調整之延 遲。 34. 如申請專利範圍第32項之電路，其中該延遲控制電路包 含： 一可變延遲電路，俾藉由響應於一調整信號而延遲該 輸入時鐘信號來產生該内部時鐘信號；及 一相位偵測器，俾藉由比較該輸入時鐘信號與該回授 時鐘信號來產生該調整信號。 35. 如申請專利範圍第32項之電路，其中該延遲控制電路包 含： 一振盪器，俾產生響應於一同步信號之該内部時鐘信 號；及 一相位偵測器，俾藉由比較該輸入時鐘信號與該回授 時鐘信號來產生該同步信號。 36. —種半導體記憶體元件，包括： 產生一響應於一輸入時鐘信號及一回授時鐘信號之内 579529 申請專利範圍續頁 部時鐘信號之構件； 鐘信號，並於一該迴 來產生該回授時鏟信 於一迴路之啟始端接收該内部時 路之末端自接收之讀内部時鐘信號 號之構件； 輸入資料於一記憶體單元陣列之構件； 依據一來自一該迴路之第一分接 无·、、、占惑弟一延遲之該户 部時鐘信號來同步輪入該資料之構件；

   輸出自該記憶體單元陣列所接收之資料之構件及 依據一來自一該迴路之第二分接點之第二延遲之該户 邵時鐘信號來同步輸出該接收之資料之構件。 37· —種半導體元件，包括： 產生一響應於一輸入時鐘信號及—回授時鐘信號之卢 部時鐘信號之構件； 於一迴路之啟始端接收該内部時鐘信號，並於一該迴 路之末端自該已接收之該内部時鐘信號來產生該回授時 鐘信號之構件； _ 輸入資料於一半導體元件之構件； 依據一來自一該迴路之第一分接點之第一延遲之該内 部時鐘信號來同步輸入該資料之構件； ： 輸出來自該半導體元件之資料之構件；及 · 依據一來自一該迴路之第二分接點之第二延遲之該内 部時叙"ί吕號來同步輸出該食料之構件。 38.如申請專利範圍第37項之元件，其中產生該内部時鐘信 號之該構件包含： -10 - 579529 申請專利範圍續頁 藉由響應於一調整信號而延遲該輸入時鐘信號來產生 該内部時鐘信號之構件；及 藉由比較該輸入時鐘信號與該回授時鐘信號來產生該 調整信號之構件。 39. 如申請專利範圍第37項之元件，其中產生該内部時鐘信 號之該構件包含： 產生響應於一同步信號之該内部時鐘信號之構件；及 藉由比較該輸入時鐘信號與該回授時鐘信號來產生該 同步信號之構件。 40. 如申請專利範圍第37項之元件，進一步包括·· 施行一第一差分調整於一該迴路之總延遲之構件。 41. 如申請專利範圍第40項之元件，其中 施行該第一差分調整之該構件包含一熔絲。 42. 如申請專利範圍第40項之元件，進一步包括： 施行一第二差分調整於一該迴路之總延遲之構件。 43. 如申請專利範圍第42項之元件，其中 施行該第二差分調整之該構件包含一熔絲。 44. 一種供一具有一記憶體單元陣列之半導體記憶體元件用 之方法，包括： 接收一具一第一相位之輸入時鐘信號； 以一第一量延遲接收之該輸入時鐘信號來產生一内部 時鐘信號； 沿一單一迴路延遲該内部時鐘信號，俾產生一具有一 第二相位之回授時鐘信號； 579529 申請專利範调續頁 控制該第一量使得該第二相位等於該第一相位； 自一該迴路之第一分接點接收一該内部時鐘信號之第 一延遲版本； > 依據該第一延遲版本同步化在該元件中輸入之一群資 料，俾輸入於該記憶體單元陣列中； 自一該迴路之第二分接點接收一該内部時鐘信號之第 二延遲版本；及 依據該第二延遲版本同步自該記憶體單元陣列輸出之 _ 一群資料，俾自該元件輸出。 45. —種供一半導體元件用之方法，包括： 接收一具有一第一相位之輸入時鐘信號； 以一第一量延遲該已接收之該輸入時鐘信號來產生一 内部時鐘信號； 沿一單一迴路來延遲該内部時鐘信號，俾產生一具有 一第二相位之回授時鐘信號； 控制該第一量使得該第二相位等於該第一相位； 馨 自一該迴路之第一分接點接收一該内部時鐘信號之第 一延遲版本； 依據該第一延遲版本同步化在該元件中輸入之一群資 料，俾輸入於一半導體元件中； 自一該迴路之第二分接點接收一該内部時鐘信號之第 二延遲版本；及 依據該第二延遲版本同步化自該記憶體單元陣列輸出 之一群資料，俾自該半導體元件輸出。 -12 - 579529 申請專利範圍續頁 46. 如申請專利範圍第45項之方法，進一步包括： 感應該回授時鐘信號，俾控制該第一量。 47. 如申請專利範圍第45項之方法，進一步包括： > 施行一第一差分調整於一該迴路之總延遲。 48. 如申請專利範圍第47項之方法，其中 藉由切割一熔絲來施行該第一差分調整。 49. 如申請專利範圍第47項之方法，其中 藉由設定一外部可程式控制信號來施行該第一可調補 鲁 償延遲部。 50. 如申請專利範圍第47項之方法，進一步包括： 施行一第二差分調整於一該迴路之總延遲。 51. 如申請專利範圍第50項之方法，其中 藉由切割一熔絲來施行該第二差分調整。 52. 如申請專利範圍第50項之方法，其中 藉由設定一外部可程式控制信號來施行該第二可調補 償延遲部。 · 53. 如申請專利範圍第50項之方法，其中 施行該第二可調補償延遲部，俾於一該迴路之總延遲 補償該第一差分調整。 -13 -