TWI423264B - 應用於記憶體讀取路徑之自我回授控制的管線架構及控制與同步一記憶體讀取操作之方法 - Google Patents

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Description

應用於記憶體讀取路徑之自我回授控制的管線架構及控制與同步一記憶體讀取操作之方法
本發明係有關於一種電子記憶體裝置，尤指一種係由一電子記憶體中取或讀出數位資料之電路。
目前電子記憶體裝置，一位址係被解碼成列位址及行位址。列位址係啟動一記憶晶胞陣列中一列之字組線，此時該列的全部記憶晶胞被啟動，並且儲存於記憶晶胞中之數位資料經由位元線傳送至所連接之感測放大器，以回復該數位資料。行位址用以選擇啟動位元線開關，而將位元線上之回復資料傳輸至一資料線感測放大器，以進一步調節及放大該回復資料。資料線感測放大器之輸出實施於一資料線閂鎖器，以同步於一外部時脈。資料線閂鎖器之輸出傳輸出一資料輸出閂鎖，且經由一輸出驅動電路傳輸至外部電路系統。此讀取路徑被建構成一三階層管線。第一階層係從字組線存取至位元線開關的選擇。第二階層從資料線感測放大器至資料線感測放大閂鎖器，以及第三階層係為資料輸出閂鎖器。
一資料存取的延遲係由一位址提出直到該驅動電路之輸出端出現資料之時間所決定。第二管線階層之結構需考慮縮短其階層之執行時間，以改善資料存取的速度。假如各管線階層之執行時間(尤其是第二管線階層)未被縮短，則資料存取的最小延遲時間將藉由連續地存取個別字組線的資料而其所應用之長週期執行時間來決定。然而，假如各管線階層執行時間係縮短的，則從位元線的感測至第三管線階層的資料輸出閂鎖之資料傳輸時間將被最大外部時脈速率所限制。
請參閱第1圖，係為習用技術記憶體資料讀取路徑之架構圖。記憶晶胞5係設置於行與列所形成之子陣列10a、…10n。一位址係被解碼成字組線位址15及位元線位址45，以用於選擇所要求之記憶體子陣列10a、…10n的行與列。一被選擇之字組線位址15其上之各記憶晶胞5將被啟動的，且記憶晶胞內之數位資料將傳送至位元線(BL00、、…、BLmn、)。位元線感測放大器22a、…、22n係用於取得、放大以及確認該數位資料。位元線開關32a、…、32n係連接至位元線BL00、、…、BLmn、的末端以從位元線感測放大器22a、…、22n接收該數位資料。每一位元線開關32a、…、32n係由一對金屬氧化物半導體(MOS)之電晶體(M1及M2)所形成。金屬氧化物半導體電晶體(M1及M2)之閘極係連接至行解碼器50，以接收位元線選擇訊號BS 55。行解碼器50係連接至行解碼器控制電路40，而行解碼器控制電路40接收一位元線感測放大器之就緒訊號35，其係指示目前在位元線BL00、、…、BLmn、上之數位資料已被感測、放大以及有條件的從記憶體陣列25中傳輸。行位址45係被解碼的，以啟動所要求之位元線開關32a、…、32n，並透過該啟動之位元線開關將記憶體陣列25中之數位資料傳輸至資料線感測放大器60。資料線感測放大器60係用於進一步放大且確認該數位資料。
資料線感測放大器60之輸出端係連接至資料線感測放大閂鎖器65之輸入端。資料線感測放大閂鎖器65係為一資料儲存元件，以用於將數位資料傳輸至外部電路系統時與外部時脈同步。
資料線感測放大閂鎖器65之輸出係傳輸至資料輸出閂鎖器70之輸入端。資料輸出閂鎖器70係為一第二資料儲存元件，以用於透過一離線驅動調校器75傳輸數位資料至一資料輸出端DQ 80及一外部電路系統時，該資料輸出閂鎖器70係保持該數位資料。
位元線開關32a、…、32n形成第一管線階層之分界30。資料線感測放大閂鎖器65形成第二管線階層之分界，而資料輸出閂鎖器形成第三管線階層之分界。如上所述，第二管線階層係可將第一次從記憶體中存取之數位資料之延遲縮短至最小。因此，記憶體系統之效能將被第一次存取所限制。假如管線傳輸時間減少的，則記憶體系統之效能係由最大時脈頻率所決定。最大時脈頻率可決定從位元線感測放大器22a、…、22n至資料輸出端DQ 80之最小傳輸時間。
“A 9 Ns 16 Mb CMOS SRAM with Offset Reduced Current Sense Amplifier.”Seno,et al.,科技文件文摘：第40屆ISSCC IEEE國際固態電路會議,1993,pp.:248-249,297係描述一4Mb×4 SRAM(static random access memory；靜態隨機存取記憶體)具有一非均等讀取資料路徑之電流模式。此讀取資料路徑包括有一具有降低偏移量與穩定回授功能之電流感測放大器及一扇型組織結構。
美國專利U. S. Patent 5,959,900(Matsubara)係說明一具有一輸入閘及一輸出閘之暫存器的同步之半導體記憶體，暫存器用以保持介於輸入閘及輸出閘間之讀出資料。一輸入閘控制電路係控制輸入閘之開＼關，與一輸出閘控制電路係產生單一脈衝所形成之一輸出開關回授訓號，以控制一輸出閘之開＼關。開＼關係與輸出閘開關訊號同時發生，以至於只有在資料保持於暫存器中之後，將資料傳輸至暫存器外部，從讀＼寫匯流排依序地傳輸下一筆資料至暫存器，以確實地將資料閂鎖在暫存器中。
美國專利U. S. Patent 6,452,865(Wolford)係提供一單共對稱雙倍資料速率(DDR;double data rate)同步隨機存取記憶體(synchronous random access memory)之讀取資料路徑結構及對應之儲存定址架構。讀取資料路徑構造係於DDR記憶體中執行一N-bit及一(N/2)-bit兩種介面。讀取資料路徑結構使用一較低資料路徑至一較高資料路徑之迴授迴圈，且係與儲存於記憶體中之資料實體位址的轉換連接。迴授迴圈及位址轉換機制係可對於(N/2)-bit模式致能，而對於N-bit模式停止。美國專利Patent 6,539,454(Mes)描述一非同步管線SDRAM。非同步管線SDRAM具有非同步訊號所控制之個別獨立的管線階層，一非同步訊號係用於每一階層中閂鎖資料，以同步每一階層之資料訊號。非同步控制訊號係於晶片內產生且對於不同之延遲階層有效地進行最佳化。資料係由晶片中讀出之前，需同步於讀取資料路徑末端之時脈。
本發明之主要目的在於提供一資料讀取裝置，以傳輸記憶體陣列中之數位資料，其係有獨立的外部時脈速率。
本發明之次要目的在於提供一資料讀取裝置，以傳輸記憶體陣列中之數位資料，其資料傳輸時間係不受外部時脈執行週期所限制。
本發明之又一目的在於提供一資料讀取裝置，以傳輸記憶體陣列中之數位資料，如此為了控制內部時序係可允許彈性選擇行，且在外部時脈訊號與內部位元線感測就緒訊號間無時序上的衝突。
為達成上述至少一目的，一記憶體系統內之一記憶體讀取裝置係與記憶晶胞陣列連接，以傳輸從記憶體中讀取所選擇之資料；記憶體讀取裝置具有一資料讀取路徑電路及一記憶體讀取控制裝置；資料讀取路徑電路係與記憶體連接，以取得從記憶體讀取所選擇之資料，同步化所選擇之資料，且傳輸從記憶體中所選擇之資料；記憶體讀取控制裝置係與資料讀取路徑電路連接，以從記憶體中選擇所讀取之資料，並提供自我迴授訊號，以同步傳輸記憶體中所選擇之資料。
資料讀取路徑包括複數個位元線開關，其係與記憶晶胞陣列中之位元線感測放大器連接，以從所選擇之記憶晶胞選擇性的傳輸資料；一資料線感測放大器，其係與複數個位元線開關連接，以從所選擇之記憶晶胞接收資料；一資料線感測放大閂鎖器，其係與資料線感測放大器連接，以取得同步之資料；及一資料輸出閂鎖器，其係與資料線感測放大閂鎖器連接，以同步地傳輸記憶體中之資料。
記憶體讀取控制裝置具有接收一外部時序訊號之一資料輸出閂鎖控制電路，以提供一時序訊號至資料輸出閂鎖器訊號，依此同步化傳輸記憶體中所選擇之資料；一感測放大器閂鎖控制電路係與資料輸出閂鎖控制電路連接，以接收一感測放大器閂鎖清除訊號，並提供一感測放大器閂鎖控制訊號至資料線感測放大閂鎖器，以同步從記憶體中所讀取選擇之資料；一感測放大器控制電路，其係與資料線感測放大器連接，以提供一資料線感測放大器之致能訊號至資料線感測放大器，且另與感測放大器閂鎖控制電路連接，以提供資料線路感測放大器之致能訊號至感測放大器閂鎖控制電路，而從感測放大器閂鎖控制電路接收感測放大器閂鎖訊號，以指示資料線感測放大器係被停止的。
記憶體讀取路徑裝置尚具有一行控制電路，其係與感測放大器控制電路連接，以接收一讀取同步訊號；行控制電路進一步與記憶體連接，以接收一位元線感測就緒訊號，而產生一位元線開關之致能訊號，且又與記憶體中之一行位址解碼器連接，以提供一位元線開關之啟動訊號而傳輸從記憶體中選擇之一要求資料。
記憶體陣列可為一虛擬靜態隨機存取記憶體、靜態隨機存取記憶體、唯讀記憶體或動態隨機存取記憶體。
本發明之一記憶體系統中之資料讀取路徑電路系統係控制與同步一記憶體讀取操作，以傳輸從記憶體中所讀取選擇之資料。資料讀取路徑電路系統接收一外部時序或時脈訊號並從外部時序訊號中產生一資料輸出閂鎖時序訊號。資料輸出閂鎖時序訊號被傳輸至資料輸出閂鎖器，以同步化傳輸記憶體中所選擇之資料。外部時序或時脈訊號係用以產生一感測放大器之閂鎖清除訊號，然後感測放大器之閂鎖清除訊號係與一感測放大器之致能訊號結合，以產生一感測放大器之閂鎖控制訊號。感測放大器之閂鎖控制訊號被傳輸至記憶體之一感測放大閂鎖器，而閘控從記憶體中所讀取選擇之資料。
行解碼電路接收及解碼一行位址，以產生一位元開關啟動訊號，致使啟動記憶晶胞陣列中每一行之位元開關，使得選擇其中之一位元線感測放大器，以將其位元線上之數位資料輸出至一資料線感測放大器。位元開關致能訊號係用以產生一資料線感測放大器之致能訊號。感測放大器之閂鎖控制訊號則用以停止資料線感測放大器之致能訊號，致使資料線感測放大器將無法啟動。
一讀取同步訊號係由位元線開關之致能訊號與感測放大器之閂鎖控制訊號之結合所產生。當感測放大器回復位元線上之數位資料時，則記憶晶胞陣列係接收一位元線感測就緒訊號。讀取同步訊號與位元線感測就緒訊號係結合而產生一位元開關啟動訊號，以用於傳輸從記憶體中選擇一要求資料。
請參照第2圖，係為本發明一較佳實施例之一記憶體裝置之資料讀取路徑。本實施例係相似於第1圖之結構，記憶晶胞105係設置於列與行所形成之子陣列110a、…、110n。一位址係被解碼成字組線位址115及位元線位址145，以用於選擇所要求之記憶體子陣列110a、…、110n的列與行。一所選擇之字組線115其上之各記憶晶胞105將被啟動的，且將記憶晶胞內之數位資料傳輸至位元線(BL00、、…、BLmn、)。位元線感測放大器122a、…、122n係用於取得、放大以及確認該數位資料。位元線開關132a、…、132n係連接至位元線BL00、、…、BLmn、之末端以從位元線感測放大器122a、…、122n接收該數位訊號。每一位元線開關132a、…、132n係由一對金屬氧化物半導體(MOS)之電晶體(M1及M2)所形成。金屬氧化物半導體電晶體(M1及M2)之閘極係連接至行解碼器150，以接收位元線開關之致能訊號BS 155。行解碼器150係連接至行控制電路140，而行控制電路接收一位元線感測就緒訊號135，其係指示目前在位元線BL00、、…、BLmn、上之數位資料已被感測、放大以及有條件的從記憶陣列125中傳輸。行位址145係被解碼的，以啟動所要求之位元線開關132a、…、132n，並透過該啟動之位元線開關132a、…、132n將記憶體陣列25中之數位資料傳輸至資料線感測放大器160。資料線感測放大器160係用於進一步放大且確認該數位資料。
資料線感測放大器160之輸出端係連接至資料線感測放大閂鎖器165之輸入端。資料線感測放大閂鎖器165係為一資料儲存元件，以用於將數位資料傳輸至外部電路系統時與外部時脈同步。
資料線感測放大閂鎖器165之輸出係傳輸至資料輸出閂鎖器170之輸入端。資料輸出閂鎖器170係為一第二資料儲存元件，以用於透過一離線驅動調校器175傳輸數位資料至一資料輸出端DQ 180與外部電路系統間時，該資料輸出閂鎖器170係保持該數位資料。
位元線開關132a、…、132n形成第一管線階層之分界130。資料線感測放大閂鎖器165形成第二管線階層之分界，而資料輸出閂鎖器形成第三管線接層之分界。外部時脈185被提供至一資料輸出控制電路190，以產生資料輸出閂鎖時序訊號195。資料輸出閂鎖時序訊號195係可控制資料輸出閂鎖器170之啟動，以將資料輸出閂鎖器170內之資料傳輸至離線驅動調校器175與資料輸出端DQ 180。資料輸出控制電路190進一步產生一資料線感測放大器之閂鎖清除訊號200。資料線感測放大器之閂鎖清除訊號200及一資料線感測放大器之致能訊號220係於感測放大器閂鎖控制電路205中結合，以產生資料線感測放大器之閂鎖控制訊號210。
資料線感測放大器之閂鎖控制訊號210係傳輸至資料線感測放大器之控制電路215。資料線感測放大器之閂鎖控制訊號210係與位元線開關之致能訊號155結合，以產生資料線感測放大器之致能訊號220。資料線感測放大器之閂鎖控制訊號210係進一步與位元線開關之致能訊號230結合，以產生提供於一行控制電路140之一讀取同步訊號225。
位元線感測就緒訊號135係為一行控制電路140之輸入，且與讀取同步訊號225結合，以產生位元線開關之致能訊號230。位元線開關之致能訊號係與位元線位址145結合，以於適當時間啟動適當的位元線開關之致能訊號155。
如第3圖所示，係為本發明記憶體裝置之資料讀取路徑結構，且加以強調資料讀取路徑之管線的自我迴授控制路徑。第一迴授控制路徑250同步於位元線開關之致能訊號155，如此以至於根據外部時脈185及位元線感測就緒訊號135以最終啟動。第二迴授控制訊號255提供時序於資料線感測放大器之致能訊號220及資料線感測放大器之閂鎖控制訊號210。此基本控制路徑(控制路徑3)260提供時序於第三管線階層。當資料線感測放大閂鎖器165提出目前的資料DT2，而閂鎖於資料輸出閂鎖器170時，資料線感測放大閂鎖器165可釋出(DT2)，且準備好(閂鎖)來自資料線感測放大器160之下一個資料DT1。
請參閱第4圖，係為第一迴授控制路徑250、第二迴授控制路徑255及基本控制路徑260之功能討論。在外部時脈185每次時脈狀態轉變後，位元線感測就緒訊號135係處於一主動狀態，如同藉由記憶體陣列之存取延遲所決定一般。位元開關之致能訊號230基於位元線感測就緒訊號135之轉變而啟動，其位元線感測就緒訊號135係依次作用於啟動所選擇之位元線開關之致能訊號155之其中之一，以開啟第2圖及第3圖中之其中一位元線開關132a、…、132n。第3圖中之第一迴授控制路徑250對於位元線開關32a、…、32n提供主動地控制位元線開關開啟時間，以傳輸所選擇之數位資料至第2圖及第3圖中之資料線感測放大器160。迴授控制路徑250之第一區段(＊a)啟動資料線感測放大器之致能訊號220，以將所選擇之資料訊號傳輸至資料線路感測放大器160。第一區段(＊a)之期間係可追蹤由資料線感測放大器160之輸出端所形成數位資料DT1其所取得之時間。係在所選擇位元線開關132a、…、132n被啟動後，可決定資料線感測放大器之致能訊號220係為主動之時間量，以有效地將所選擇之位元線BL00、、…、BLmn、連接至資料線感測放大器160。第二區段(＊b)及第三區段(＊c)用於決定讀取同步訊號225至位元線開關致能訊號230之啟動時間，依此位元線開關132a,…,132n將不允許快速地啟動。第二迴授控制路徑255係從資料線感測放大器之致能訊號220開始，第二回授控制路徑255用於決定從資料線感測放大器之閂鎖控制訊號210之啟動至資料(DT1)進入第2圖及第3圖中之資料線感測放大閂鎖器165之時間。
在習用技術中，如第1圖所示之資料線感測放大器60係無法直接藉由外部時脈85啟動或重置的。如此迫使資料線感測放大閂鎖器65所輸出的資料被保持到資料輸出閂鎖器70被啟動或設定為止。
資料線感測放大器之閂鎖控制訊號210係決定資料線感測放大器之致能訊號220無法啟動之時間，以於第二區段(＊e)期間時無法致能資料線感測放大器160。如此依序決定下一個讀取週期開始的時間。在第三區段(＊f)中，讀取同步訊號225係設定一準位，以允許位元線開關之致能訊號230啟動，且下一個位元線開關132a、…、132n係可再次啟動。
第三管線包括有區段＊g及＊h，以控制獲得資料線感測放大閂鎖器165內之數位資料DT2及資料線路感測放大閂鎖器165之重置或釋放其閂鎖之資料。在區段＊g中，外部時脈係觸發資料線感測放大器之閂鎖清除訊號200。
資料輸出閂鎖時序訊號195係被資料輸出控制電路190所校準，以產生記憶延遲。模式暫存器編碼191提供一使用者定義碼，以校準資料輸出閂鎖時序訊號195之延遲週期。
資料線感測放大器之閂鎖清除訊號200係用於決定資料線感測放大閂鎖器165其無法啟動或重置的時間。如此允許下一個資料DT2被資料線感測放大閂鎖器165所獲得。
本發明讀取資料路徑控制電路系統之自我迴授結構係提供一內部時序，其不受外部時脈185之頻率影響。再者，本發明之結構提供一相對簡單且容易實施於積體電路中之解決辦法，而習用技術中每一階層之資料傳輸時間係被外部時脈185執行週期所限制，其相較之下本發明更具彈性的。
此結構適用於靜態隨機存取記憶體、唯讀記憶體或動態隨機存取記憶體。然而，此結構尤其適合使用於虛擬靜態隨機存取記憶體，因其在每一讀取週期係缺少一清除行讀取指令。如此於資料存取之分界調校時避免產生外部時脈185及位元線感測就緒訊號135同時發生的問題。
以上所述者，僅為本發明之一較佳實施例而已，並非用來限定本發明實施之範圍，即凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
5．．．記憶晶胞
10a~10n．．．子陣列
15．．．字組線位址
22a~22n．．．位元線感測放大器
25．．．記憶體陣列
30．．．第一管線階層之分界
32a~32n．．．位元線開關
35．．．位元線感測放大器就緒訊號
40．．．行解碼器控制電路
45．．．行位址
50．．．行解碼器
55．．．位元線選擇訊號
60．．．資料線感測放大器
65．．．資料線感測放大閂鎖器
70．．．資料輸出閂鎖器
75．．．離線驅動調校器
80．．．資料輸出端
85．．．外部時脈
105．．．記憶晶胞
110a~110n．．．子陣列
115．．．字組線位址
122a~122n．．．位元線感測放大器
125．．．記憶體陣列
130．．．第一管線階層之分界
132a~132n．．．位元線開關
135．．．位元線感測就緒訊號
140．．．行控制電路
145．．．行位址
150．．．行解碼器
155．．．位元線開關之啟動訊號
160．．．資料線感測放大器
165．．．資料線感測放大閂鎖器
170．．．資料輸出閂鎖器
175．．．離線驅動調校器
180．．．資料輸出端
185．．．外部時脈
190．．．資料輸出控制電路
191．．．模式暫存器編碼
195．．．資料輸出閂鎖時序訊號
200．．．資料線感測放大器之閂鎖清除訊號
205．．．感測放大器閂鎖控制電路
210．．．資料線感測放大器之閂鎖控制訊號
215．．．資料線感測放大器控制電路
220．．．資料線感測放大器之致能訊號
225．．．讀取同步訊號
230．．．位元線開關之致能訊號
250．．．第一迴授控制路徑
255．．．第二迴授控制路徑
260．．．基本控制路徑
第1圖：係為習用技術記憶體裝置之資料讀取路徑電路系統之架構圖。
第2圖：係為本發明一較佳實施例記憶體裝置之資料讀取路徑電路系統之架構圖。
第3圖：係為本發明一強調記憶體裝置中之資料讀取路徑電路系統之自我迴授控制路徑之部分架構圖。
第4圖：係本發明具有資料讀取路徑電路系統之記憶體裝置之操作時序圖。
105．．．記憶晶胞
110a~110n．．．子陣列
115．．．字組線位址
122a~122n．．．位元線感測放大器
125．．．記憶體陣列
130．．．第一管線階層之分界
132a~132n．．．位元線開關
135．．．位元線感測就緒訊號
140．．．行控制電路
145．．．行位址
150．．．行解碼器
155．．．位元線開關之啟動訊號
160．．．資料線感測放大器
165．．．資料線感測放大閂鎖器
170．．．資料輸出閂鎖器
175．．．離線驅動調校器
180．．．資料輸出端
185．．．外部時脈
190．．．資料輸出控制電路
191．．．模式暫存器編碼
195．．．資料輸出閂鎖時序訊號
200．．．資料線感測放大器之閂鎖清除訊號
205．．．感測放大器之閂鎖控制電路
210．．．資料線感測放大器之閂鎖控制訊號
215．．．資料線感測放大器控制電路
220．．．資料線感測放大器之致能訊號
225．．．讀取同步訊號
230．．．位元線開關之致能訊號
250．．．第一迴授控制路徑
255．．．第二迴授控制路徑
260．．．基本控制路徑

Claims (12)

  1. 一種應用於記憶體讀取路徑之自我回授控制的管線架構，以傳輸從記憶體中所讀取選擇之資料，其係包括有：一資料輸出控制電路，其係接收一外部時序訊號，以提供一時序訊號至該記憶體中之一資料輸出閂鎖器，以同步傳輸該記憶體中所選擇之資料；一感測放大器閂鎖控制電路，其係連接至該資料輸出控制電路，以接收一感測放大器閂鎖清除訊號；該感測放大器之閂鎖清除訊號係結合一資料線感測放大器致能訊號，以產生一感測放大器之閂鎖控制訊號，而傳遞至該記憶體之一感測放大閂鎖器，依此閘控從該記憶體中所讀取選擇之資料；及一感測放大器控制電路，其係連接該感測放大器閂鎖控制電路，以提供該資料線感測放大器之致能訊號至該感測放大器閂鎖控制電路，並從該感測放大器閂鎖控制電路接收該感測放大器閂鎖控制訊號，且連接至該記憶體中之一資料線感測放大器，以提供該資料線感測放大器之致能訊號至該資料感測放大器與該感測放大器閂鎖控制電路，而從該感測放大器閂鎖控制電路接收該感測放大器之閂鎖訊號，以指示停止該記憶體中之該資料線感測放大器。
  2. 如申請專利範圍第1項所述之自我回授控制的管線架構，尚包括有一行控制電路，其係連接至該感測放大器控制電路，以接收一讀取同步訊號，並連接該記憶體， 以接收一位元線感測就緒訊號，而產生一位元線開關之致能訊號，且連接至該記憶體中之一行位址解碼器，以提供一位元線開關之啟動訊號，而從該記憶體中選擇欲傳輸之一要求資料。
  3. 如申請專利範圍第2項所述之自我回授控制的管線架構，其中該感測放大器控制電路係從該位址控制電路接收該位元線開關之致能訊號，且該位元線開關之致能訊號係與該感測放大器閂鎖控制訊號結合，以產生該資料線感測放大器之致能訊號。
  4. 如申請專利範圍第1項所述之自我回授控制的管線架構，其中該記憶體係可選擇為一虛擬靜態隨機存取記憶體、靜態隨機存取記憶體、唯讀記憶體及動態隨機存取記憶體之其中之一者。
  5. 一種從記憶體中傳輸所選擇之資料之控制與同步一記憶體讀取操作之方法，其步驟包括有：接收一外部時序訊號；該外部時序訊號產生一資料輸出閂鎖時序訊號；傳輸該資料輸出閂鎖時序訊號至該記憶體中之一資料輸出閂鎖器，以同步傳輸該記憶體中所選擇之資料；該外部時序訊號產生一感測放大器閂鎖清除訊號；該感測放大器閂鎖清除訊號產生一感測放大器閂鎖控制訊號；傳輸該感測放大器閂鎖控制訊號至該記憶體中之一感測放大閂鎖器，以閘控從該記憶體中所讀取選擇之資料；接收複數個位元開關之啟動訊號；及該複數個位元開關啟動訊號與該感測放大器閂鎖控制訊號產生一資料線感測放大器之啟動訊號，以致能該記憶體之一資料線之感測放大器。
  6. 如申請專利範圍第5項所述之控制與同步一記憶體讀取操作之方法，其中產生該感測放大器閂鎖控制訊號之步驟，係包括有結合該感測放大器閂鎖清除訊號與該感測放大器啟動訊號之步驟，以產生該感測放大器閂鎖控制訊號。
  7. 如申請專利範圍第6項所述之控制與同步一記憶體讀取操作之方法，尚包括有以下步驟：該複數個位元開關之啟動訊號與該感測放大器之閂鎖控制訊號產生一讀取同步訊號；接收從該記憶體中之一位元線開關就緒訊號；及結合該讀取同步訊號與該位元線開關就緒訊號產生一位元開關之致能訊號，以傳輸從該記憶體中選擇之一要求資料。
  8. 如申請專利範圍第5項所述之控制與同步記憶體讀取操作之方法，其中該記憶體係可選擇為一虛擬靜態隨機存取記憶體、靜態隨機存取記憶體、唯讀記憶體及動態隨機存取記憶體其中之一者。
  9. 一種從記憶體中傳輸所選擇之資料之控制與同步一記憶體讀取操作之裝置，其係包括有：一用於接收一外部時序訊號之工具；一用於從該外部時序訊號產生一資料輸出閂鎖時序訊號之工具；一用於傳輸該資料輸出閂鎖時序訊號至該記憶體中之一資料輸出閂鎖之工具，以同步傳輸該記憶體中所選擇之資料；一用於從該外部時序訊號產生該感測放大器閂鎖清除訊號之工具；一用於從該感測放大器閂鎖清除訊號產生一感測放大器閂鎖控制訊號之工具；一用於傳輸該感測放大器閂鎖控制訊號至該記憶體中之一感測放大閂鎖器之工具，以閘控從該記憶體讀取之所選擇資料；一用於接收複數個位元開關啟動訊號之工具；及一用於從該複數個位元開關之啟動訊號與感測放大器之閂鎖控制訊號產生之一資料線感測放大器之啟動訊號，以致能該記憶體之一資料線感測放大器。
  10. 如申請專利範圍第9項所述之控制與同步記憶體讀取操作之裝置，其中產生該感測放大器閂鎖控制訊號之工具，係包括有結合該感測放大器閂鎖清除訊號與該感測放大器啟動訊號之工具，以產生該感測放大器閂鎖控制訊號。
  11. 如申請專利範圍第10項所述之控制與同步記憶體讀取操作之裝置，尚包括有：一用於從該複數個位元開關之啟動訊號與該感測放大器閂鎖控制訊號產生一讀取同步訊號之工具；一用於從該記憶體中接收一位元線開關之就緒訊號之工具；及一用於結合該讀取同步訊號與該位元線開關之就緒訊號之工具，以產生一位元開關之致能訊號而從該記憶體中傳輸選擇之一要求資料。
  12. 如申請專利範圍第9項所述之控制與同步記憶體讀取操作之裝置，其中該記憶體係可選擇為一虛擬靜態隨機存取記憶體、靜態隨機存取記憶體、唯讀記憶體及動態隨機存取記憶體其中之一者。
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