TW565843B - Semiconductor memory device - Google Patents

Description

565843 五、發明說明（1) 【發明之背景】 【發明之領域】 本發明係關於一種與基準週期訊號同步而進行 出輸入之半導體記憶裝置’特別a，本發明係關於二：輸 藏用以測定在内部所產生之週期訊號之週期之 3 體記憶裝置。 略的半導 【背景技術之說明】 成為習知半導體記憶裝置之SDRAM(Synchr⑽叫s Dynamic Random Access Mem 電路。接著，SDRAM係與由外部所輸入之 j守 之半導體記憶體，因此，在每一個一定卜之：PAM，揮發性 再新動作，在成ASDRAM夕宜加丄必須進行 Π “成為SDRAM某一個功能之自再新動作中， 進订再新動作之時間係根據由中 而決定。 1 了电格所輸出之週期訊號 ^、樣’週期訊號係決定SDRAM中之再新動 因此’成為對於動作用雷、、六望、庄 守3 ’ 參數。 勁作用電-專造成影響之非常重要之一個 行半導體記憶裝"，必須進 號之週期成為既i:由所内藏之計時電路而輸出之週期訊 =示在曰本特開平 Μ —進位计數益而計數在一定時間所輸

五、發明說明（2) __ 訊號2時=唬藉由其計數值和輸出成為4# 參昭圖1 fi B，而測定週期訊號之週期之C :數對本之週期 …、圖1 6，計數器係 =之方法。也就是說， ，輸出之週期訊號之 仃设，並計數由振盪器 數），在時間t2，Λ Λ ........Sn、i、sn(n為自然 而決定週期訊號之：It之時間T間所計數之計數值， $外’利用進行SDRAM之 方式，使用計數用摆斜望* ^動乍τ動作用電流變大的 之電流，以冑於決定爯^ ff用不波器來監視再新動作時 期訊號同步之時門 4動作之間隔。再新動作係在與週 週，，號之；：間進仃’因此，將所決定之間隔決定成； 作時，藉= =週期的方法中，於再新動 有所Κίί:声Γ於決定週期訊號之週期，因此^ :不谷易精度良好地決定週期之問題發生。 法中，由：ϊίίΓ本特開平9 — 1 7 1 68 2號公報所揭示之方 所谓不容易精度良好地決定週期 U f也會有 成為進行計數動作之期間是說’ 時：:/ 取得同步，因此，在以進行計數動作之 寺間了而除以計數值來算出週期之 好地決定週期。 小谷易精度良 【發明之概要】 C:\2D-CODE\91·]1\91120024.ptd $ 6頁 565843 五、發明說明（3) 定=昧ί!明…係提供一種内藏用以精度良靡 憶裝置。’ ^所輪出之週期訊號之週期之電路的半導體記 期：ί 31本發明的話’則半導體記憶裝置，係與基準週 期：ί =而對:己憶體單ί進行資料之輸出輸入，並與週 有：二二:乂 ？仃記憶體單兀之再新動作者，其係具備 路、盥I、、隹记憶體單元、產生週期訊號之週期訊號產生電 r次^ 土'週期訊號同步而對複數個記憶體單元之各個進 :二二之輸出輸入並且與來自週期訊號產生電路之週期訊 v f進行再新動作之週邊電路、以及使用具有比週期 士 =之第1週期更紐之第2週期的基準週期訊號以測定週期 訊號之週期的週期測定電路。 苴，，具有週期更短於週期訊號之週期的訊號，以測定週 广：：ϋ期。因*匕，如果藉由本發明的話，則能夠精度 二ή s ’貝1疋在半導體記憶裝置之内部中所生成之週期訊號 的週期。 【較佳實施形態之說明】 ，照圖式詳細說明本發明之實施形態。此外，在圖式中 =:同或相當之部分上，附加相同之元件編號，不重複其 况明。 [實施形態1 ] (1參照/圖1，藉由本發明之實施形態1之半導體記憶裝置 ’係具備·控制訊號緩衝器10、控制訊號閂鎖電路. 、指令解碼器30、自計時器40、週期測定電路50、行控

第7頁 565843 五、發明說明（4) 制電路60 :行位址預解碼器7〇、行位址解碼器/哭 、位址綾衝器90、位址閂鎖電路n〇、 雷。 120、列位址計數器〗3。、列控制電路14。、列路 1/0、列位—址預解碼器160、列位址解碼器/驅動器、 记憶體早兀陣列180、資料匯流排181和輸出電路 控制訊號緩衝器1()係對於由控制訊號接聊所輸人 =選通訊唬/CAS、列位址選通訊號/RAS、寫入 <WE和測試模式訊號TM等之控制訊號，進行緩衝，而將： d 通訊號/CAS等之控制訊號，輪出至控、制 几號閃鎖電路20。此外，測試模式訊號^係用以 圮憶裝置1 〇 〇轉移至測試模式之訊號，通常在行位址 訊號/CAS等之控制訊號之邏輯位準和位址之邏輯位 為既定之組合時，半導體記憶裝置丨〇 〇係轉移至測試模 式，但是，在本發明中，係歸納使半導體記憶裴置丨0 0轉 移至測試模式用之控制訊號和位址之邏輯位 為測試模式訊號TM。 千]、，且口以作 控制訊號閂鎖電路2 0係對於由控制訊號緩衝器丨〇所輸入 之行位址選通訊號/CAS等之控制訊號進行閂鎖，將琴問 鎖之行位址選通訊號/CAS等之控制訊號輸出至指令^碼 器30。 指令解碼器3 0係對於由控制訊號閂鎖電路2 〇所輸入之行 位址選通訊號/ C A S等之控制訊號進行解碼。接著，指令 解碼器3 0係分別將解碼之各種指令訊號輸出至需要之^^制 電路群。此外’ L令解碼器3 0係在輸入η位準之測試模式 C:\2D-CODE\91-11\91120024.ptd 第8頁 565843

訊號TM時’生位準之開關訊 ! =在輸入L位準之測試模式訊號tm輪出，至輸，電路 開關汛唬SW並輸出至輸出電路i 9〇。 成L位準之 容易看到圖式’而省略由指令解碼器3。卜’在圖』中，為了 訊號線。 至輸出電路1 9 0之 自計時器40係環形振盪器而構成。 產生具有一定週期之脈衝訊號PHY，將其所產/時器40係 號MY ’輸出至週期測定電路5。和自再新 =訊 週期測定電路5〇係接受由自計時器mi20。 pm和來自外部接腳之時脈訊 Κ /Λ 訊號PHY相鄰接之二個成分間之時脈 汛唬CLI(之成为個數，其計數結果成為n(n為自然數）位元 之計數值Q<〇 :N>輸出至輸出電路19〇。

Awt Ϊ I Ϊ 係對於由位址接腳所輸入之位址訊號A0〜

Ak(k為自然數）進行緩衝，將其緩衝之位址訊號a〇〜μ輸 出至位址閂鎖電路π 0。 位址閂鎖電路1 1 〇係對於由位址緩衝器9〇所輸入之位址 訊號A0〜Ak進行閃鎖，其閃鎖之位址訊號剝〜赴成為行位 址A d d < j > ( j為自然數），^輸出至行位址預解碼器7 〇， 位址訊號A0〜Ak成為列位址Add<i >(1為自然數）並輸出 至列位址開關1 5 0。 自再新控制電路1 2 0，係在由指令解碼器3 〇輸入自再新 活性化说號時’與由自計時器4 〇所輸入之脈衝訊號pHY同 步而使彳寸列位址計數器1 3 0成為活性化，同時，將用以進

C:\2D-O0DE\9Ml\91120024.ptd 565843 五、發明說明（6) ___ ^包含在記憶體單元陣列180中之記憶體單 私不訊號輸出至列控制電路。 目冉新之 =址”器130係在藉由自再新控制電 侧位址，並將其計數之列位址輸出至^ 自』新時也/广說，列位址計數器13()係在記憶體單元Ϊ ^ '產生列位址並輸出至列位址開關1 5 0。 列控制電路“。係根據由指令解碼 ：5° :於而控制位址開關15。，以便於選擇由上 入扣-ώ 1 1 >，在由自再新控制電路120而於 ^日不自再新動作之指*訊號日夺， =輸 :於選擇由列位址計數器13。所輸入之列:立：二關5〇以 二制電路1 4 0係使得列位 卜，列 驅動器η。成為活性化。 “160和列位址解碼器/ ，位址開關1 50係根據來自列 擇由位址閂鎖電路11〇所p屮> 电硌i4(J之控制，而選 位址計數器13〇所二列位址Add<1>或者由列 至列位址預解碼器列位址’將其選擇之列位址輸出 列位址預解碼器丨6〇係在藉由 化時’對於由列位址開關15〇所輸而成為活性 碼，將其預解碼之列位χ 之列位址進仃預解 址解碼器/驅動器17〇。 Q (Q為自然數）輸出至列位 列位址解碼器/驅動# 為活性化時，對於由j 糟由列控制電路140而成

<q >進行解碼Λy =解碼咖列位址X 精由其解碼之列位址而使得所指定之字 第10頁 C:\2D-CODE\91-11 \91120024.ptd 565843

第11頁 565843 五、發明說明（8) 解碼器30、行控制電路6〇 碼器/驅動器80、位址緩播哭Qn址預解碼器7〇、行位址解 控制電路140、列位址開關15:、列電路11。、 位址解碼器/驅動器〗7〇 址預解碼器1 60和列 中之所包含之記憶體單元進行 子於記憶體單元陣列1 80 憶體單元之自再新動作的「週邊^輸出輸入同時進行記 參照圖2，週期測定電路5〇係包」刑 相器 502 〜504、50 6、NAND 閘 _Ti 正反益501、反 τ型正反器5〇1係接受二 m，根#其所接受之脈 pD ^出之脈衝訊號 ^ ^ ^ u ^ ^ 衡汛號PHY與脈衝訊號PHY之邏輯 #之上升同步以輸出轉換邏輯位準之訊號QP。

Qd反Ϊ Γ〇2二5〇4係使得由丁型正反器501所輸出之訊號 Qp，延遲一疋k間，而輸出至NAND閘5〇5之另一邊 ΝΑΟ閘5 0 5係在某-邊端子，接受由工型正反器5〇1所輸 出，訊號Qy，在另一邊端子，接受來自反相器5〇4之輸出 成唬，演算其接受之二個訊號之邏輯加，反轉其演算結果 而輸出至反相器5 0 6。反相器506係反轉NAND閘5 05之輸出 訊號，以其反轉之訊號作為重設訊號並輸出至二進 器 5 07。 像這樣，反相器5 0 2〜5 04、5 0 6和NAND閘5 0 5，係構成根 據由T型正反器5 〇 1所輸出之訊號QP而生成重設訊號之重設 訊號生成電路。 二進制計數器50 7，係在CLK端子接受由外部接腳所輪入 之時脈訊號CLK，在CLKEN端子接受由T型正反器501所輸出

1 C:\2D-CODE\91-ll\9ll20024.ptd 第12頁 ^65843

號。，在咖口端子接受由反相器50 6所輸出之重設訊

QpU成為Η位準—時If數數在^^在叫龍端子所接受之訊號 成分個數以直計數Λ H 受之時脈訊號CLK之 行輸出。此外，：η乍為n位元之計數值Q<° :0>進 重設1隹Γ制計數器507係在RESET端子所接受之 ° ° 位準時重設計數值Q <0 : n >。 ρ 4卜f泊述中，用以生成重設訊號之反相器係成為三 ^，但疋，並不僅限定於此，一般也可以是奇數段。 乡，圖3，就週期測定電路5〇之動作進行說明。在由自 2時器4〇而輸出脈衝訊號PHY時，T型正反器50 1係接受脈 =號phy，在脈衝訊號ΡΗΥ之邏輯位準由^立準而切ς=Η ^準之時間’也就是與上升同步而輸出切換邏輯位準之訊 Qp^l接著，由反相器502〜504、50 6和NAND閘50 5所構成 ，重e又汛號生成電路，係根據由τ型正反器5 〇}所輸出之訊 號Qp ’而生成同步於訊號Qp上升之重設訊號“丁。 進制計數器50 7，係在同步於訊號叶之上升而輸入重 叹汛#URST時進行重設，然後，在訊號如成為H位準之期 間，计數由CLK端子所輸入之時脈訊號CLK之成分，並將其 計數結果當作計數值q < 〇 : η >而進行輸出。 八 在該狀態下，訊號qp係在由脈衝訊號ρΗγ之成分ριη之上 升=始而一直到成分ΡΗ2之上升為止之期間，或者是在由 成分3之上升開始而一直到成分ρΗ4之上升為止之期間保持 3位準。接著，二進制計數器5 0 7，係在重設訊號RST成為Η 位準時停止計數動作並重設計數值，因此，訊號Qp係在由

C: \2D-OODE\9M ] \91120024 .ptd 第13頁 565843 五、發明說明（10) f =位準之期間而扣除重設訊號RST成為Η位準之期間之 :間Τ1(或顺，計數時脈訊號CLK之成分個； 個計數存 成刀間（成刀ΡΗ1和成分ρΗ2間或成分ΡΗ :=」之成分個數。此外，準之訊號㈣ 預先知道由外部接腳所輸入之時脈訊號CLK之週期，因 此如果在由輸出輸入端子DQ所輸出之計數值Q〈 〇 : n > 而乘以時脈訊號CLK之週期的話，則能夠得到脈衝訊發ρΗτ 之週期。因此，計數存在於脈衝訊號ρΗγ相鄰接之二個 =間之時脈訊號CLK之成分個數，係相當於測定脈衝訊 尸Η 1之週期。 像這樣，在本發明中，其特徵為：藉由計數具有週期更 口紐於脈衝訊號ΡΗΤ之週期之時脈訊號CLK之成分個數，而 f定脈衝訊號PHT之週期。接著，本發明係具有這樣之特 徵，結果，能夠精度良好地測定脈衝訊號pHT之週期。 f照圖4，輸出電路19〇係包含：反相器19〇1、p通道 電晶體1 9 0 2、1 904、N通道MOS電晶體1 90 3、1 905和輸出緩 衝器1 9 0 6。 反相器1901係反轉由指令解碼器3〇所輸入之開關訊號 SW ’而輸出至p通道M〇s電晶體19〇2 通道M〇s電晶體19〇5 之2極端子。p通道M0S電晶體19〇2，係在閘極端子接受反 相裔1 901之輸出訊號。N通道MOS電晶體1 903，係在閘極端 子接受來自指令解碼器30之開關訊號sw。p通道M〇s電晶體

第〗4頁 565843 五、發明說明（11) 1 9 0 2 ’係將其源極端子連接N通道M0S電晶體1 9 03之源極端 子’而將其汲極端子連接Ν通道MOS電晶體1 90 3之汲極端 子。接著’Ρ通道MOS電晶體1902和Ν通道MOS電晶體1903係 構成傳輸閘。Ρ通道MOS電晶體1 90 2和Ν通道MOS電晶體 1 9 0 3，係在源極端子接受二進制計數器5 〇 7之計數值^ < 〇 · η >’在由才曰令解碼裔3 0而輸入Η位準之開關訊號s界 時’將計數值Q < 0 ·· η >輸出至輸出緩衝器j 9 〇 6。 Ρ通道MOS電晶體1 9 04，係在閘極端子接受來自指令解碼 器30之開關訊號SW。Ν通道MOS電晶體1 90 5，係在閘極端^ 接受反相器1 901之輸出訊號。ρ通道m〇s電晶體1 9〇4，係將 其源極端子連接Ν通道MOS電晶體1 9 0 5之源極端子，而將其 沒極端子連接Ν通道MOS電晶體1 90 5之汲極端子。接著，ρ、 通道MOS電晶體1 9 04和Ν通道MOS電晶體1 9 0 5係構成傳輸 閘。Ρ通道MOS電晶體1 904和Ν通道MOS電晶體1 9 0 5，係&在源 極端子接受來自資料匯流排丨8 1之讀出資料〇 < 〇 : η >，^ 由指令解碼器3 0而輸入L位準之開關訊號sw時，將讀出資 料D <0 : η >輸出至輸出緩衝器19〇6。輸出緩衝器19〇6， 係對於計數值Q < 〇 ·· η >或讀出資料D < 〇 ·· η >進行緩衝， 並將其緩衝之計數值Q < 〇 : η >或讀出資料1) < 〇 : η 至輸出入端子DQ。 在半導體記憶裝置1 〇〇轉移至測試模式時，Η位準之 拉式訊號ΤΜ係輸入至半導體記憶裝置丨〇 〇，因此，指令" 碼器30係根據Η位準之測試模式訊號ΤΜ而生成Η位曰\ 訊號SW並輸出至輸出電路19〇。接著，在輸出電路19〇 4 =

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據Η位準之開關讯^sw而使得p通道觀電晶體1⑽2和n通道 MOS電晶體1 9 0 3成為導通，p通道M〇s電晶體i9〇4*n通道 MOS電晶體1905成為截止狀能 4士里 , 乂巧戳止狀悲。結果，由二進制計數器507 所輸出之計數值Q<0 :n>，係透過13通道M〇s電晶體19〇2 和N通道MOS電晶體1 9 0 3，而輸入至輸出緩衝器19〇6，由輸 出緩衝為'1906而輸出至輸出入端子dq。 在通常動作時，L位準之測試模式訊號^係輸入至半導 ^記憶裝置1GG，因此，指令解碼器3()係根據L位準之測試 杈式訊號TM，而生成l位準之開關訊號sw並輸出至輸出電 路190。接著’在輸出電路19〇，根據[位準之開關訊號 SW，而使得P通道M0S電晶體19〇^〇n通道M〇s電晶體^“成 為截止狀態，P通道MOS電晶體丨9 04 通道M〇s電晶體19〇5 成為導通。結果，資料匯流排181上之讀出資料D<〇 :n >，係透過P通道MOS電晶體1 904和N通道MOS電晶體1 905， 而輸入至輸出缓衝器19〇6並由輸出緩衝器19〇6而輸出至輸 出入端子DQ。 像這樣，輪出電路190，係在半導體記憶裝置1QQ轉移至 測試模式時，將由二進制計數器5〇7所輸出之計數值〇< 〇 · η >輸出至輸出入端子DQ，在半導體記憶裴置工〇〇之通 常動作時，將由記憶體單元所讀出之讀出資料〇 < 〇 ·· η > 輸出至輸出入端子D Q。 再一次地參照圖1，就半導體記憶裝置100中之各種動作 進行說明。在對於包含在記憶體單元陣〇 單元寫入資料之狀態下，L位準之行位址選通訊號二-

565843 五、發明說明（13) 、L位準之寫入致能訊號/ ίο。。像：m 係輸入至半導體記憶裝置 係對於行位址選通訊號 號八ASi=進行緩衝，將其緩衝之行位址選通訊 著°，栌制 工制讯7虎輸出至控制訊號閂鎖電路20。接 等之路20，係閃鎖行位址選通訊號部 σ，將其閂鎖之行位址選通訊辦/ ρ Α ς笙 k 制訊號輸出至指令解碼器3〇。 …唬/CAS寻之栓 ，私：Ϊ Γ益3 〇係解碼行位址選通訊號/CAS等之控制訊 號之一部分輸出至行控制電路：將其 示)，將其解碼之訊號 輸出至自再新控制電^ 解碼之訊號之一部分 味m 生成^立準之開關訊號sw，將其 ^ '之開關讯號SW，輸出至輸出電路1 90。八 一接著，位址緩衝器9〇係對於所輸入之位址訊號a〇〜隹 =緩衝，將其緩衝之位址訊。〜Ak輸 為订位址Add<j >和列位址Add<i >，並分別輸出 址預解碼器7 0和列位址開關〗5 〇。 订 像這樣，自再新控制電路〗2〇，係接受 訊號phy，使得用以不進行記憶體 之"R y 號，與脈衝訊號m同步而輸出至列控制電=之 第17頁 C:\2D-OODE\91-ll\9I]20024.ptd 565843 五、發明說明（14) 列位址計數器130成為非活性化。 係接夸凌白4匕八w 列徑制電路1 4 0， σ。要耒自礼々解碼器30之指令訊號，使得列 广1 60和列位址解碼器/驅動器1 70成為活性化，並栌制列 位址開關1 5 0以便於接受來自自 並&制列 號，έ ;自自再新控制電路1 2〇之指示訊 拉ί ί 閃鎖電路110之列位址_<ί>。 制，:、S搂t t開關1 50 ’係根據來自列控制電路1 40之控 :=來自位址閃鎖電路u。之列位址Add<i〉，將 ，、k擇之列位址Add < j >於ψ 5石I丨a , :==二 一預解碼之列位址X < q〉輸出至列位址 1 7 0。列位址解碼器 / ^ ^ ^ ^ ·’、、°σ ·，、、動淼 尸益士甘姑庄’态/驅動裔170係解碼列位址X <q >，使 :、解碼$列位址所指定之字元線成為活性化。 令訊號方：r : 5制電路6〇係接受來自指令解碼器3°之指 〇n唬使付仃位址預解碼器70和行位址解碼哭/驅動哭 8 0成為活性化。 胛3时/驅動态 行位址預解碼器7〇係對於所輸入 預解碼’將其預解碼之行位W<p> 了 杰/驅動益80仃位址解碼器，驅動器8 Y < P >進行解碼，使撂拉由並銥m + y 了趴仃位址 擇線，成為活性化。接J，：：屮位址所指定之行選 資料，係透過輸入電H干U 2 :dq所輸入之寫入 包格〈禾圚不）冩入至資料藤声姑]Q ] 透過資料匯流排181，蕻A s 4 /匯机排181 ^ ^ ^ ^ ^ ,藉由呈/性化之行選擇線和字元線 0 S 。己憶體單元中。藉此而結束對於q ,f«體 單元之資料寫入動作。 不对於》己匕μ

565843 五、發明說明（15) 態下’指令解碼器3〇係將用以 訊號輸出至輸出電路19〇，, 0唬之扣令 輸出緩衝器簡係成為非活性化。=在輸出電=中之 係並無輸出資料至輸出入 、出電路190， 係根據由自計時器4〇所^ ^ 1 ^外，週期測定電路50 所輸入之時脈訊號CLK所輪正出Λ 號m和由外部接腳 CLk，將其計數值Q<0 數時脈訊號 τ、丄、 n>輸出至輪出電路190，伯s 〇刖敘述，輸出緩衝器1 9 0 6係成為非活性化一疋， 並；r;:Q<°:n^出至輸出入^ 接者，就由記憶體單元而讀出 憶裝置100之動作進行說明。 了下之+導體記 /CAS、L位準之列位址選，1準之行位址選通訊號 置1〇°開始而-直到藉由行位址所指定之；If己憶裝 列位址所指定之字元線成為活：二广線和藉由 前述動作。此外，在該妝能 2止之動作，係相同於 準之測試模式訊謂，解碼㈣係根據L位 所生成之L i > μ ^ 生成L位準之開關訊號SW，將其 V；；V ；06； ^ ^1 由錯由成為活性化之行選擇線和 單元而讀出之讀出資料，係透 =線所扎疋之記憶體 出至資料匯流排181，並由資料匯？二對和感測放大器輸 路190。在輪出電路】90 、’ £抓排181而輸出至輸出電

㈣出電路】9。’根據由指令解碼器3〇所輸入之L 565843 五、發明說明（16) 位準之開關訊號SW，將讀出資料D < 〇 : η >輸入至輪出緩 衝為1 9 0 6輸出緩衝器1 9 0 6係將讀出資料D < 0 : η >輪出至 輪出入端子DQ。藉此而使得由記憶體單元所讀出之讀出資 料輪出至輸出入端子DQ。在該狀態下，週期測定電路5〇係 也正如前面敘述，將計數值q < 〇 ·· η >輸出至輸出電路’、 1 9 0，但是，在輸出電路丨9 〇，根據乙位準之開關訊號μ， 而使得Ρ通道MOS電晶體1 902和Ν通道MOS電晶體1 903成為截 止狀態，因此，並無將計數值Q < 〇 : η〉輸出至輸出入、、 子DQ。 炎而 就在半導體圮憶裝置1 〇 〇進行自再新時之動作進行說 明。在該狀態下，由既定之邏輯位準之組合而組成之 新活性化訊號係輸入至半導體記憶裝置1〇〇。像這樣，再 2讯唬緩衝器1 〇、控制訊號閂鎖電路2〇和指令解工 相同於前述動作之動作。接著，行控制電路6。；3: 使得行位址預解碼器7°和行位址解碼器父Ϊ 為8 0成為非活性化。 / .¾動 Γ Ϊ面、，自再新控制電路120係接受來自指令解碼哭 ρ 新活性化訊號和來自自計時器4 0之脈衝訊號、°° 性化Λ列位址^數器1 3〇同步於脈衝訊號取^成為活 訊？卢ΡΗγ5而日於，屮使付用以進行自再新之指示訊號同步於、脈衝 Λ唬ΡΗΥ而輸出至列控制電路14〇。 少於脈衝 像這樣，列控制電路丨4 〇， 址預解碼器160和列位址解碼哭二々號而使得列位 同時，根據來自自驅動器170成為活性化， 康末自自再新控制電路120之指示訊號，而控制

C:\2D-CODE\9Ml\9H20024.ptd 第20頁 咖843 五、發明說明（17) 址。止開關1 5 〇以便於選擇來自列位址計數器1 3 0之列位 位2 2出口 5址計數器1 30係計數列位址，將其計數之列 控制電路I4f/i位址開關15〇。列位址開關150係根據來自列 址，將苴、堡挥控制’選擇來自列位址計數器130之列位 後，按二^ Ϊ之列位址輸出至列位址預解碼器1 60。然 為活性：I進ί 而使得藉由列位址所指定之字元線成 輪入電路（並未仃圖再1動作。在該狀態了’輸出電路19〇和 於半導體2,^^ 成為非活性化，因此，並無進行對 裳置_之資料之輸入輸出。 模式訊號以；至測試模式時’ H位準之㈣ 測試握々技主- + ¥肢記憶裝置1 〇 〇。在本發明中， PHY°i而收示：測定由自計時器40所輸出之脈衝訊號 行對於$情e :輪出至輸出入端子DQ;並非表示進 丁 H。己隐體早凡之資料之輸入輸出之測試。 30得1诚^輸入H位準之測試模式訊號以時，指令解碼器 號SW，輪A 式矾號ΤΜ，而生成11位準之開關訊 輸出至輸出電路190。 個：:〔：疋1路5〇係計數存在於脈衝訊號PHY相鄰接之二 >輸1二日:Ϊ訊號CLK之成分個數’將其計數值Q<0 :n 位準之門h Ϊ路190 °像這樣’在輸出電路190，根據Η 二;ΪΓ選擇計數值Q<〇:…透過輸出緩 = <。、出至輪出入端侧。接著，根據所輸出之 n ’而精度良好地決定脈衝訊號PHY之週

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此外，在前面敘述中，雖鈇 訊號緩衝器1 〇、控制訊_ 二φ .、、、、，提到，但是，控制 控制電糊、行位二指令解㈣ 80、位址緩衝器90、位址閃鎖電路址广碼益/驅動器 列位址開關1 5 0、别办上 列控制電路1 4 0、 “立址開關150、列位址預解碼器以 :器170，係同步於由外部所輪入之時脈二== 作。也就是說，對於包含在唬cu而進灯動 邮留- #次u 3在5己丨思體早兀陣列1 8 0中之記佾 =…料之輸入輸出動作，係同步於時脈訊號CL 乂 時(由具實有的話’則半導體記憶褒置具備使用 號之週期^ 4赵户产加小於由自計時器所輸出之脈衝訊 I"週^而计數存在於脈衝訊號相鄰接之二個成分間之 日寸脈訊號之成分個數的週期測 好地決定脈衝訊號之週期。 此夠精度良 [實施形態2 ] “參照圖5，藉由實施形態2之半導體記憶裝置丨〇 }，係將 半導體記憶裝置1〇〇之週期測定電路5〇取代成為週期測定 電路51 ’其他係相同於半導體記憶裝置丨〇 〇。 參照圖6，週期測定電路5丨係包含：τ型正反器5 〇 1、二 進制 δ十數裔 507、反相 |§ 511 〜514、517、518、NOR 閘 515 和NAND閘516。就T型正反器501而言，係正如前面敘述。

反相器511〜513係使得由T型正反器501所輸出之訊號Qp 延遲一定時間’而輸出至NAND閘516之某一邊端子。NAND

C:\2D-OODE\91-ll\91120024.ptd 第22頁 565843 五、發明說明（19) 閘5 1 6係在另一邊端子接受由τ型正反器5 0 1所輸出之訊號 Q p ’演算訊號q p和來自反相器5 1 3之輸出訊號間之邏輯 加’並反轉其演算結果而輸出至反相器5〗8。接著，反相 器5 18係反轉nAND閘516之輸出訊號，將重設訊號RST輸出 至二進制計數器507之RESET端子。因此，反相器51 1〜 513、518和NAND閘516，係構成用以生成重設訊號之重設 訊號生成電路。 反相器5 1 4係反轉反相器5 1 3之輸出訊號而輸出至NOR閘 515之另一邊端子。n〇r閘515係在某一邊端子，接受由T型 正反器501所輸出之訊號Qp，演算訊號Qp和來自反相器51 4 之輸出訊號間之邏輯或，並反轉其演算結果而輸出至反相 器51 7。接著，反相器517係反轉N〇R閘515之輸出訊號並輸 出至二進制計數器5 0 7之CLKEN端子。 二進制計數器507係在由反相器5 1 7所接受之訊號成為Η 位準之期間’計數由外部接腳所輸入之時脈訊號CLK，將 計數值Q<〇 :1!>輸出至輸出電路，在由反相器518所 接文之重設訊號成為Η位準之期間，停止計數動作，而重 设计數值Q < 〇 : η >。 參照圖7 ’就週期測定電路5丨中之動作進行說明。τ型正 反器5 0 1係根據由自計時器4 〇所輸入之脈衝訊號ρΗγ，正如 前面敛述’生成訊號qp並將其生成之訊號Qp輸出至N〇R閘 515之某一邊端子、反相·5η *NAND閘516之其他邊端 子。反相器5 1 1〜5 1 3係使得訊號Qp，延遲一定時間而輸出 至NAND閘516之某一邊端子。NAND閘51^系演算來自反相器

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513之輸出訊號和訊號Qp間之邏輯加，並反轉其演管結果 而輸出至反相5 1 8。接著，反相哭c； 1 β c 、 七认t ^ 久相為518係反轉NAND閘516 之輸出訊號，將重設訊號RST，輸出5 …，a nr7 RESET端子。 翰出至一進制計數器507之

另一方面，反相器514係反轉反相器513之輸出訊.， NOR閘51 5係演算來自反相器514之輪出訊號和由丁型正°反哭 501所輸出之訊號Qp間之邏輯或，並反轉其演算結果而輸° 出至反相器517。接著，反相器517係反轉肋^閘515之輸出 訊號，將訊號CLKEN，輸出至二進制計數器5〇7之以](口端 子。在該狀態下，NOR閘515係演算訊號Qp和訊號Qp延遲一 定時間之訊號間之邏輯或’因此，訊號CLKEN，係在期間 更加長於訊號Qp成為Η位準之期間保持η位準，在期間更加 短於訊號Qp成為L位準之期間保持L位準。 ' S 像這樣，二進制計數器5〇7，係在訊號以}(_成為L位準 並且重設訊號RST成為L·位準之期間，計數時脈訊號CLK之 成为個數’將δ十數值Q<〇 ·η>輸出至輸出電路“ο。 由於反相器514係反轉及輸出藉由3個之反相器511〜513 而進行延遲之訊號Qp，因此，NOR閘515係藉由邏輯或之演 算，而得到使得訊號Qp成為Η位準之期間僅延長由於反相 器5 11〜5 1 3所造成之延遲時間之訊號。此外，藉由反相器 5 11〜5 1 3而進行延遲之訊號Q ρ ’係使用在重設訊號r $ τ之 生成上，由於反相器5 11〜5 1 3所造成之延遲時間係相當於 重設訊號RST成為Η位準之期間。因此，NOR閘5 1 5係藉由邏 輯或之演算，而得到使得訊號Qp成為Η位準之期間僅9延長

C:\2D-00DE\91-ll\91120024.ptd 第24頁 565843 五、發明說明（21) 重設訊號RST成為Η位準之期間之訊號。 成為Η位準之期間僅延長重設訊號‘成： ==之訊號咖，輸出至二進制計數謂之 訊號Qp係在相當於脈衝訊號ΡΗγ週期 準，訊號CLKEN係使得訊號Qp成為Η位準期^僅延 ^ ^ ^ ^ ^st ^ ；L ,λ 間Τ3 (或Τ4 )，計數時脈訊飢κ之成分個數。因 :，二進制計數器507係在相當於 間，進行時脈訊細之計數動作。結果，可以藉由Λ 為計數動作之期間可進之計數之期間，成 週期。 更力正確地測定脈衝訊號ΡΗΥ之 之此^clken係指檢測窗訊號」。此外，使得延 遲-定時間之反相器係不限定Α」_使：，唬⑽八 數段。 疋為二#又式，一般也可以是奇 其他係相同於實施形態1。 實施形態2的話’則半導體記憶裝置係且備： 電路所輪出之脈衝訊號之週期之期間，進 正確地測定脈衝訊號期測定電路；因此’能夠更加 [實施形態3 ] 565843 五、發明說明（22) 參照圖8，藉由實施形態3之半導體記憶裝置102，係將 半導體記憶裝置1 0 0之週期測定電路5 〇，取代成為週期測 定電路5 2，其他係相同於半導體記憶裝置1 〇 〇。 參照圖9，週期測定電路5 2係包含：T型正反器5 0 1、反 相器502 〜504 、 506 、 521 〜523 、 525 、 526 、 529 〜531 、 NAND閘505、二進制計數器5 0 7、NOR閘524、P通道MOS電晶 體527和N通道MOS電晶體528。就T型正反器501而言，係正 如前面敘述。此外，反相器5 0 2〜5 0 4、5 0 6和NAND閘5 0 5係 正如在實施形態1所說明的，構成用以生成重設訊號之 重設訊號生成電路。 反相器521〜523係使得由T型正反器501所輸出之訊號 Qp，延遲一定時間，而輸出至NOR閘524之另一邊端子。 NOR閘524係在某一邊端子，接受來自T型正反器501之訊號 Qp，演算訊號Qp和反相器5 2 3之輸出訊號間之邏輯或，並 反轉其演算結果。反相器52 5係反轉NOR閘524之輸出訊 ϊ虎’使付其反轉之訊號成為訊號/ L A T E，而輸出至反相器 502、526、NAND閘505之某一邊端子和P通道m〇s電晶體527 之閘極端子。反相器5 26係將反轉訊號/LATE之訊號 LATE，輸出至N通道M0S電晶體5 28之閘極端子。 反相器5 0 2〜5 0 4、5 0 6和N A N D閘5 0 5，係根據訊號/ LATE，按照在實施形態1所說明之動作，生成重設訊號 RST，將其生成之重設訊號RST，輸出至二進制計數器507 之RESET端子。 二進制計數器50 7係在由T型正反器501所輸出之訊號qp

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成為Η位準之期間，計數由外部接腳所輸入之時脈訊號πκ =成分/固數以輸出計數值Q < 〇 ·· η >。此外，二進制計數 裔5 07係在由反相器5〇6所輸入之重設訊號rst成為η位準之 期間重設計數值Q < 〇 : η >。 曰Ρ通道MOS電晶體527，係將其源極端子連接Ν通道仰3電 ，體528之源極端子，而將其汲極端子係連接Ν通道m〇s電 晶體528之汲極端子。接著，p通道M〇s電晶體527係在閘極 端子接受來自反相器525之訊號/UTE，N通道M〇s電晶體 528係在閘極端子接受來自反相器5 2 6之訊號/late通

道MOS電晶體5 2 7和N通道MOS電晶體528係構成傳輸閘，在 訊號LATE成為Η位準（訊號/LATE成為L位準）之期間，將由 二進制計數器5 0 7所輸出之計數值<3 <〇 ·· n >輸出至反相器 5 2 9。 σσ 反相器5 2 9、5 3 0係構成閂鎖電路，對於透過ρ通道μ 〇 $電 晶體527和Ν通道MOS電晶體528所輸入之計數值(5<〇 : η> 進行閂鎖，而輸出至反相器5 3 j。反相器5 3 j係反轉反相器 531之輸出成號，將計數值q<〇 :〇>輸出至輸出 190 〇 參照圖1 0 ’就週期測定電路52之動作進行說明。Τ型正 反器5 0 1係根據由自計時器4 〇所輸入之脈衝訊號ρΗγ，正如 前面敘述，生成訊號Qp，將其生成之訊號qp，輪出至二進 制計數器50 7之CLKEN端子、反相器521和NOR閘524之另一 邊知子。反相為5 2 1〜5 2 3係使得訊號Q p，延遲一定時間， 而輸出至NOR閘524之某一邊端子。N0R閘524係演算來自反

565843 五、發明說明（24) 相器52 3之輸出訊號和訊號QP間之邏輯或’並反轉其演算 結果而輸出至反相器5 2 5。接著，反相器5 2 5係反轉N閘 5 24之輸出訊號，並將訊號/LATE ’而輸出至反相器502、 526、NAND閘50 5之某一邊端子和P通道M0S電晶體5 2 7之閘 極端子。此外，反相器5 2 6係反轉反相器5 2 5之輸出訊號， 並將訊號LATE輸出至N通道M0S電晶體528之閘極端子。 藉由NOR閘5 24演算使得訊號Qp延遲一定時間之訊號和訊 號Qp間之邏輯或，以便於生成訊號/LATE，因此，在上升 訊號Qp之邏輯位準之時間，並無切換邏輯位準，而與降低 訊號Qp之邏輯位準之時間同步以使邏輯位準由Η位準切換 成為L位準。訊號LATE係反轉訊號/LATE之訊號，因此， 在相同於訊號/LATE之時間切換邏輯位準。 反相器5 0 2〜5 04、5 0 6和NAND閘505，係按照前述動作， 根據訊號/LATE而生成重設訊號“了，並將其生成之重設 訊號RST輸出至二進制計數器5〇7 2RESET端子。也就是 說，反相器5 0 2〜5 04、5 0 6和NAND閘50 5，係生成使得訊號 /LATE僅延遲由於反相器5〇2〜5〇4所造成之延遲量之重設 訊號RST。接著’二進制計數器5〇7係在由τ型正反器5〇ι所 輸入之訊號Qp成為Η位準之期間，計數由外部接腳所輸入 之呀脈訊號CLK之成分個數，將計數值Q〈 〇 : η >輸出至ρ 通道^電晶體如和㈣道職電晶體似之源極端子。 別ϊ ϊ 二通電晶體527㈣通道M0S電晶體528係分 之時；。:位準之訊號/LATE和11位準之訊號LATE 夺 進制計數器507所輸出之計數值Q<〇 :n>

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輸出至反相為' 5 2 9。反相器5 2 9、5 3 0係在閃鎖計數值q < Ο · η >而保存一定時間後，將計數值儿<〇 :11>輸出至反 相器531。接著，反相器531係反轉計數值QL : η >，將 計數值QL<0 :η>輸出至輸出電路190。 。正如前面敘述，訊號LATE、/LATE係與降低訊號qp之邏 輯位準之時間同步而切換邏輯位準（成分L a 1、[ a 2、/ LAI、/LA2)，重設訊號係延遲訊號/LATE而生成，因 此’重設訊號RST係必定在訊號Qp成為L位準之期間中，具 有成為Η位準之成分RST1、RST2。也就是說，在訊號Qp成' 為Η位準之期間呈結束後，重設訊號RST係成為η位準。結 果’二進制計數器5 〇 7係在訊號Qp由L位準切換成為η位準 時’同時開始進行時脈訊號CLK之計數，並與訊號Qp由η位 準切換成為L位準之時間同步而停止時脈訊號之計數， 以將計數值Q <0 : η >輸出至Ρ通道MOS電晶體527和Ν通道 MOS電晶體528之源極端子。接著，二進制計數器5〇7係在 輸出計數值Q < 0 : η >後，接受Η位準之重設訊號Τ，以 重設計數值Q < 0 : η >。因此，二進制計數器5 〇 7係可以在 相當於脈衝訊號ΡΗΥ週期之期間Τ5(或Τ6)，進行時脈訊號 CLK之計數動作。 化 此外，P通道MOS電晶體527和N通道MOS電晶體528係在二 進制計數器5 0 7結束時脈訊號CLK之計數而輸出計數值^ < 〇 ·η〉時，藉由訊號/ LATE、LATE而成為導通，將計數值 Q<〇 :n>輸出至反相器529。 像這樣’週期測定電路5 2係在相當於脈衝訊號ρ η γ週期

C: \2D-C0DE\91 -11 \91120024.ptd "" 第 29 頁 *"" " ----* 565843 五、發明說明（26) 之期間進行時脈訊號CL1(夕& Λ 數德，益± 计數’在結束時脈訊號CLK之計 b士 μ认l广土入 對於計數值Q < 〇 : n〉，保存一定 ::輸出至輪出電路190，同時，重設計數值Q<0 :η>。 少^以除去由於二進制計數器5 0 7中之重設動作所造 在相當於脈衝訊號PHY週期之期間進行時脈訊 就C L K之計數。 $外，使付訊號Qp延遲一定時間之反相器係不限定為三 又，，一般也可以是奇數段。此外，使得訊號/LATE延 f -定時間之反相器係不限定為三段式，一般也可 數段。 其他係相同於實施形態1。 如果藉由實施形態3的話，則半導體記憶裝置係具備： 在相當於由計時電路所輸出之脈衝訊號之週期之期間，進 行計數作而輸出計數值的週期測定電路；因此，能夠更加 正確地測定脈衝訊號之週期。 [實施形態4 ] 參照圖11，藉由實施形態4之半導體記憶裝置〗〇 3，係將 半導體記憶裝置1 0 0之週期測定電路5 0，取代成為週期測 定電路5 3，其他係相同於半導體記憶裝置1 〇 〇。 參照圖1 2，週期測定電路5 3係包含：T型正反器5 0 1、二 進制計數器507、反相器531〜534、540〜545、NAND閘 535、53 6、538、53 9、547 〜549 和 NOR 閘 537、546。就丁型 正反器5 0 1而言，係正如前面敘述。 反相器5 3 1〜5 3 3，反相器5 11〜5 1 3係使得由T型正反器

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565843 五、發明說明（27) 50 1所輸出之訊號Qp，延遲一定時間，而輸出至反相器 5 34、NAND閘53 6之另一邊端子和NOR閘537之某一邊端子。 NOR閘537係演算藉由反相器531〜5 33而延遲一定時間之訊 號Qp和由T型正反器501所輸出之訊號Qp間之邏輯或，並反 轉其演算結果而輸出至反相器542。接著，反相器542係反 轉NOR閘53 7之輸出訊號，將訊號/C0R輸出至NAND閘549之 另一邊端子。 反相器5 34係反轉反相器533之輸出訊號，輸出至NAND閘 535之另一邊端子。NAND閘5 3 5係演算反相器534之輸出訊 號和由T型正反器5 0 1所輸出之訊號QP間之邏輯加，並反轉 其演算結果而輸出至反相器54 1。接著，反相器54 1係反轉 NAND閘53 5之輸出訊號，並將訊號⑶^；輸出至NAND閘547之 另一邊端子。 N A N D閘5 3 6係演算藉由反相器5 3 1〜5 3 3而延遲一定時間 之訊號Qp和由T型正反器501所輸出之訊號Qp間之邏輯加， 並反轉其演算結果而輸出至NAND閘539之另一邊端子。 反相器54 3〜545係在由二進制計數器507所輸出之計數 值Q < 0 · η >中，使得最上階位元q n延遲一定時間並輸出 至NOR閘5 4 6之另一邊端子。n〇R閘5 4 6係演算藉由反相器 543〜545而進行延遲之最上階位元Qn和由二進制計數器 5 0 7所輸出之最上階位元如間之邏輯或，並反轉其演算結 果而輸出至NAND閘547之某一邊端子。ΝΑ〇閘547係演算 NpR閘546之輸出訊號和由反相器541所輸出之訊號c〇E之邏 輯加，並反轉其演算結果而將訊號/c〇s輸出至NAND閘548

C:\2D-C0DE\91-ll\91120024.ptd 第31頁 565843 五、發明說明（28) 之某一邊端子。 NAND閘548、549係構成正反器，輸入由naND閘547所輸 出之號/ C 0 S和由反相器5 4 2所輸出之訊號/ (； 〇 r，將訊 號/C0輸出至NAND閘538之另一邊端子和NAND閘539之某一 邊端子。 NAND閘538係演算由T型正反器501所輸出之訊號qp和訊 號/CO間之邏輯加，並反轉其演算結果，而輸出至反相器 540。接著，反相器540係反轉NAND閘538之輸出訊號，輸 出至二進制計數器5 0 7之CLKEN端子。NAND閘53 9 #演瞀 麵閉536之輸出訊號和訊號趣，之邏 演算結果而將重設訊號RST輸出至二進制計數器5〇7之 :進制計數器507係在由反相器54〇所輸入之訊號成為h ϋ 計數由外部接腳所輸入之時脈訊號CLK之成 :=將計數_<0:η>輸出至輪出電㈣ ΝΑΪ= ρΛ 子°此外，二進制計數11507係在由 NAND閘5 3 9所輸入之重設訊號RST成 計數值。此外，在該實施形J，成改 =二之期間，重設 之時脈訊號CLK之頻率，二進制計數器。^接腳所輸入 能計數之頻率之時脈訊號CLK時成Α ^ ，仏⑥入具有不 成為「〇」之計數_<〇:η>。成為溢位’輪出全部位元 參照圖1 3，就週期測定電路53 進制計數器5 07係在開始計數動動作，進行說明。二 乍則’輸出由全部位元成

565843 五、發明說明（29) m所組ΐ之計數值'〈° :n>，因此，間546係輸 位準之訊號，.〇閘547係不限於訊號coe之邏輯位 =J出Η位準之訊號/C0S。接著，τ型正反器5〇1係根據 ^自計”40戶斤輸入之脈衝訊號ΡΗγ而輸出訊號如，反 1 31二533係使得訊號Qp延遲一定時間’而輸出至n〇r 37之某一邊端子。N〇R閑537係演算延遲一定時間之訊號 Qp和讯唬Qp間之邏輯或，反轉其演算結果，因此，盥 =號Qp之邏輯位準之時間同步而輪出由L位準切換成為^立 準之訊號COR ^接著，反相器542係將反轉訊號c〇R之訊號 /COR，輸出至NAND閘549之另一邊端子。 接者，由NAND閘548、549所構成之正反器，係根據訊號 /COS和訊號/COR，而將訊號/⑶輸出至難〇閘538之另 一邊端子和NAND閘53 9之某一邊端子。在動作之初期，由 於訊號/COS、/C0R係成為Η位準，因此，由NAND閘548、 5 4 9所構成之正反裔，係輸出η位準之訊號/ [ 〇。 因此，NAND閘538係輸出配合由τ型正反器5〇][所輸入之 訊號Qp之邏輯位準之訊號至反相器54〇，反相器54〇係反轉 N A N D間5 3 8之輸出訊號而將訊號c l K E N輸出至二進制計數器 5 0 7 之CLKEN 端子。 u ^ 此外，NAND閘536係演算由τ型正反器501所輸入之訊號 Qp和藉由反相器531〜533而延遲一定時間之訊號Qp間之邏 輯加，將反轉其演算結果之訊號，輸出sNAND閘539之另 一邊端子。NAND閘539係演算由NAND閘53 6所輸入之訊號和 訊號/C0間之邏輯加’將反轉其演算結果之重設訊號

第33頁 565843 五、發明說明（30) RS；L +輪出-至二進制計數器50 7 2RESET端子。 AH # 1，一進制計數器50 7係同步於訊號Qp由L位準切^ 間重設計數值，在重設訊_由《 成為L位準時，開始進行 +切換 之計數。接著，二進制 ° 7 )之成分個數 器507係在正常地計數時脈訊號cV二 H ，中，輸出成為計數值Q < 0 : η >最上階位_ 之最上階位元Qn。接著，在時m3而使得二進^ 叶數器5 0 7發咮％仞眭 1丁一運制 L位準。 m 、’最上階位元Qn係由Η位準切換成為 f ^ ^ ^ ^ ^ i ^ itQn ^ ^ ^ ^ /畏白立兀如間之邏輯或，反轉其演算結果，因^， 在最上階位元Q n之邏輯位準 NOR閘546之輸出訊沪，传由I仂m /刀換成為L位準時， mu 虎係由1^位準而切換成為H位準。訊辦 Γ而Λ 延遲—定時間之職QP和訊·ρ間之邏輯u : 成，因此，在開始二進制計數器507中之計數動作 ^蛭Γ ΪΗ位準。像這樣，NAND開547係不限於訊號C0E之 ^位準，按謂U 546之輸出訊號，而輸出切換邏輯位 ίΪΓίΑ〇δ。目此，在時間士3，NAND閘547係輸出由Η 位準切換成為L位準之訊號/c〇s。在最上階位元如由“立 準切換成為L位準後，於僅經過由於反相器543〜545所造 成之延遲時間時，N0R閘546係接受L位準之最上階位元如 和Η位準之訊號，因此，輸出L位準之訊號，“肋閘547係 輸出Η位準之訊號/c〇S。 C:\2D-CODE\9Ml\91120024.ptd 第34頁 565843 五、發明說明（31) NA: ^’:”二時㈣之二進制計數器…發生溢位之 此，反相器54;〜545H位二 ==D準之訊號八。S。因 ^ ^，, , 507 t . ：：Γ；：ΓΛ54： " ^ " 吼號/COR係藉由演算透過3個之 -定時間之訊號Qp和並無延遲之二°;531二533 :延^ 的，因此，訊號QP之邏輯位準係由；1QP隹間之邏輯或來生成 +，权## 係由H位準切換成為L位準為 J "NAND"548 夂σσ係在時間13，將由Η位準切換，. ^ C〇，輸出至NAND閘538、539。接著、，WAMn準之/號/ 準之訊號/C0和H位準之訊號qd， 閘538係根據L位 相器540係輸出位準之訊號〜至二進/出11位準之訊號，反 子。此外，麵問539係根據心：==7之麵端 準之重設訊號RST，輸出至-谁制4 4〜/C0，而將Η位 德：I 7 ? 係停止計數動作。 像廷樣，在糟由實施形態4之週 制計數器50 7係在發生溢位時止1+ =電路53中，二進 值。 T止计數動作並重設計數 在實施形態4中，時脈訊號cu係 成為高頻率，由外部接腳輸入至蘧ς，率由低頻率改變 著，在提高時脈訊號CLK之頻率昉-5己憶裝置1 03。接 生溢位，正如前面敘述，停止計’ 一進制計數器507係發 計數器5 0 7係透過輸出電路丨9 〇， 2像這樣，二進制 之計數值Q<0 :η>，輸出至輸夺王^由1位準所組成 出入、子DQ，因此，測試

I 第35頁 C:\2D-C0DE\91-ll\91120024.ptd 565843 五、發明說明（32) 裝置m者’係可以知道發生溢位之時脈訊號 :夕卜於測試半導體記憶裝置1〇3者，係預先 號CLK之頻率，因此’將不引起溢位 二入至半導體記憶裝置103，測定脈衝訊號 P己Λϋηΐί樣，將頻率高之時脈訊號CLK輸入至半導 且。己U竑置1 03者，係由於可以隨著頻率變高而使得 週期變短，能夠縮短用以測定脈衝訊號PHY週期 ^ 4長度，因此，週期之測定精度變高之緣故。 其他係相同於實施形態1。 計施形態4的話’則半導體記憶裳置係具備在 ΐ ΐit 時而停止計數動作的週期測定電路，因 i: 寻知計數動作呈溢位之時脈訊號之頻率。結 果此夠使用具有計數動作不發生溢位之頻率中之最 「率_之時脈:訊號，精度良好地測定脈衝訊號之週期。 [貫施形態5 ] 半ί=,藉由實施，態5之半導體記憶裝置m，係將 m裳置100之自計時器40，取代成為自計時器 41，其他係相同於半導體記憶裝置1〇〇。此 =置10二中’指令解碼器3。係輪出開關訊綱至輸出 電路190，輸出開關訊號SW2至自計時器41。 參照圖15，自計時器41係包含：計時電路41()、411 ==' p at道廳電晶體413 ' 415 w通道M〇s電晶體 414 、 416 〇

565843

五、發明說明（33) 計時電路41 0係生成脈衝訊號phy 1，輸出至p通道jjQs電 晶體4 1 3和N通道MOS電晶體4 1 4。計時電路4 11係生成具有 週期不同於脈衝訊號PHY1週期之脈衝訊號PHY2，輸出至p 通道MOS電晶體415和N通道MOS電晶體416。 反相器4 1 2係由指令解碼器3 〇，接受開關訊號SW2，反轉 其接受之開關訊號SW2，輸出至p通道m〇s電晶體41 3和N通 道MOS電晶體416之閘極端子。 P通道MOS電晶體413、其源極端子係連接N通道M〇s電晶 體414之源極端子，其汲極端子係連接1^通道|^〇3電晶體 之汲極端子。N通道MOS電晶體414係在閘極端子，接受來 自指令解碼器30之開關訊號SW2。p通道M〇s電晶體4i3 通賴S電晶體4U係構成傳輸閘，在由指令解碼器3〇 Η位準之開關訊號SW2輸入至自計時器41時，將由叶時電路 410所輸出之脈衝訊號ΡΗΥ1，輸出至週期測定電路5〇 正反器501。 1 此外’P通道MOS電晶體415、其源極端子係連接n通道 M0S電晶體41 6之源極端子，其汲極端子係 晶體41 6之沒極端子。P通道職電晶體4 15係在閑極^子^ 接受來自指令解碼器30之開關訊號SW2。p 415*N通道M0S電晶體416係構成傳輪開， $ 30而將L位準之開關訊號SW2輸入至自計時器41時^由\ 時電路411所輸出之脈衝訊號ΡΗΥ2，輸出 路 5 0之Τ型正反器5 0 1。 成I疋電路 像這樣’在實施形態5中’自計時器“係呈選擇性地輸

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第37頁 565843 五、發明說明（34) 出不同週期之二個週期訊號至週期測定電路Μ。 電路5〇係按照前述動作而測定由自計時器4】=剛定 訊號ΡΗΥ1或ΡΗΥ2之週期。 出之脈衝 計時電路410係生成成為基準之脈衝訊號ρΗγι。 週期測定電路50係呈選擇性地測定脈衝訊號ρΗ 11 ， 脈衝訊號ΡΗΥ2之週期，透過輸出電路 之週期和 週期’輸出至輸出人端子DQ。結果，可^定之 41 1所輸出之脈衝訊號ρΗγ2之週吏"所^電路 而m:述：：包含二個計時電路，作為自計時器41， 個計時電路，以便於 细也了 =包含複數 號。 风及叛出不同週期之複數個週期訊 路二 = = 也可以使用前述週期測定電 其他:系相同W二來取代週期測定電路5〇。 如果糟由實施形態5的話， 備：生成不同週期 牛導體圯fe裝置，係具 出之自計時器以及測一 J =期：號而呈選擇性地進行輪 期之週期測定電路，^ ，時器所輸出之週期訊號之週 個週期訊號，成為其1^、’能夠進行調整，以便於決定一 之週期，符合成為：本訊號，使得其他之週期訊號 應該認為：這-欠所：週期矾號之週期。 斤揭不之實施形態僅是例舉而非 C:\2D-roDE\9Ml\91120024.ptd 第38頁 565843 五、發明說明（35) 意思是說本發明之範圍係並非前述實施形態之說明，而是 藉由申請專利範圍所揭示，其涵蓋相同於申請專利範圍之 意義以及在範圍内之全部變更。 【元件編號之說明】 A0 〜Ak 位址訊號 Add<j> 列位址 Add 行位址 BLr 位元線對 /CAS 行位址選通訊號 CLK 時脈訊號 CO 訊號 COE 訊號 COR 訊號 COS 訊號 D 讀出資料 DQ 輸出入端子 LAI 成分 LA2 成分 LATE 訊號 PHI 成分 PH2 成分 PH3 成分 PH4 成分 PHY 脈衝訊號

C:\2D-C0DE\91-11\91120024.ptd 第39頁 565843

五、發明說明（36) PHY1 脈 衝 訊 號 PHY2 脈 衝 訊 號 Q 計 數 值 QL 計 數 值 Qn 最 上 階 位 元 Qp 訊 號 /RAS 列 位 址 選 通 訊 號 RST 重 設 訊 號 RST1 成 分 RST2 成 分 SI 週 期 訊 號 之 成 分 Sn 週 期 訊 號 之 成 分 Sn_ 1 週 期 訊 號 之 成 分 SW 開 關 訊 號 SW2 開 關 訊 號 T 時 間 TO 週 期 訊 號 之 週 期 T1 期 間 T2 期 間 T3 期 間 丁 4 期 間 T5 期 間 T6 期 間 tl 時 間 C:\2D-O0DE\9Ml\91120024.ptd 第40頁 565843 五、發明說明（37) t2 時間 TM 測試模式訊號 /WE 寫入致能訊號 X 列位址 Y 行位址 10 控制訊號緩衝器 20 控制訊號閂鎖電路 30 指令解碼器 40 自計時器 41 自計時器 50 週期測定電路 51 週期測定電路 52 週期測定電路 53 週期測定電路 60 行控制電路 70 行位址預解碼器 80 行位址解碼器/驅動器 90 位址緩衝器 100 半導體記憶裝置 101 半導體記憶裝置 102 半導體記憶裝置 103 半導體記憶裝置 104 半導體記憶裝置 110 位址問鎖電路 ill 第41頁 C:\2D-C0DE\91-ll\91120024.ptd 565843 五、發明說明< 〔38) 120 自再新控 制 電 路 130 列位址計 數 器 140 列控制電 路 150 列位址開 關 160 列位址預 解 碼 器 170 列位址解 碼 器 /驅動器 180 記憶體早 元 陣 列 181 貧料匯流 排 190 輸出電路 410 計時電路 411 計時電路 412 反相器 413 ^ 415 P通道MOS 電 晶 體 414 、416 N通道MOS 電 晶 體 501 T型正反器 502 〜5 0 4 〜506〜521〜523 ^ 525 ^ 526 〜529 〜534 、 540 〜545 505 NAND 閘 507 二進制計 數 器 511 〜514 、517 、 518 515 NOR閘 516 NAND 閘 524 NOR閘 527 P通道M0S 電 晶 體 反相器 反相器

C:\2D-C0DE\91-ll\91120024.ptd 第42頁 565843 五、發明說明（39) 5 28 N通道MOS電晶體 535 、 536 、 538 、 539 、547 〜549 NAND 閘 537 、 546 NOR 閘 1901 反相器 1 9 0 2 P通道M0S電晶體 1 9 0 3 N通道M0S電晶體 1 9 0 4 P通道M0S電晶體 1 9 0 5 N通道M0S電晶體 1 9 0 6 輸出緩衝器

C:\2D-CODE\91-ll\91120024.ptd 第43頁 565843

圖式簡單說明 圖1係藉由本發明實施形態1 概略方塊圖。 之半導體記憶裝置的 圖2係圖1所示之週期測定電路之 圖3係用以說明圖2所示週期：則〜電路圖。 序。 …、叱電路之動作訊號的時 圖4係圖1所示之輸出電路之電路 圖5係藉由實施形態2所構成之半邋 塊圖。 豆e己憶裝置的概略方 圖6係圖5所示之週期测定電路之 __ _ v 电 圖。 圖7係用以說明圖6所示之週期測 序圖。 逼路之動作訊號的時 圖8係藉由實施形態3所構成之半 塊圖。 肢°己隐破置的概略方 圖9係圖8所示之週期測定電路之電路圖。 圖1 0係用以說明圖9所示之週期测 時序圖。 j疋電路之動作訊號的 圖11係藉由實施形態4所構成之半導體 方塊圖。 導體记憶裝置的概略 圖1 2係圖1 1所示之週期測定電路之電路固 圖13係用以說明圖12所示之週期測定電二動作訊號的 時序圖。 圖14係藉由實施形態5所構成之半導體記憶裝置的概略 方塊圖。 路圖 圖1 5係圖1 4所示之週期測定電路之電

C:\2D-00DE\91-11\91120024.ptd 第44頁 565843

C:\2D-CX)DE\9Ml\91120024.ptd 第45頁

Claims (1)

1. 565843

   六、申請專利範圍 1 · 一種半導體記憶裝置， 憶體單元進行資料之輸出輸 前述記憶體單元之再新動作 複數個記憶體單元； 係與基準週期訊號同步而對記 入’亚與週期訊號同步以進行 者’其具備： 週期訊號產生電路 %上q ㉝朋til缺 · 週邊電路，與前述基準週期 儿， 單元之各個進行前述眘袓★ ^ v而對前述複數個記 憶體單元之各個進行前述資料 ^ Z步而對前述複數個記 週期訊號產生電路之前述週期=出輸入，並與來自前述 作；以及 迥期^虎同步以進行前述再新動 週期測定電路，使用具有 短之第2週期的前述基準调 迷週期訊號之第1週期更 週期。 ° Λ戒以測定前述週期訊號之 2·如申請專利範圍第！項之半 備； 千导肢兄憶裝置，其更具 輸出入端子；以及 輸出電路，將由前述週 號的週期輸出至前述輪出/ 1疋電路所測定之前述週期訊 3.如申請專利範圍第1項之而：： 述週期測定電路，係藉由:牛¥脰記憶裝置，其中，前 之二個成分間之前述^準2數存在於前述週期訊號相鄰接 週期訊號之週期。 °期訊號的成分個數以測定前述 4 ·如申請專利範圍第3 “、 述週期測定電路，係包人、之半導體記憶裝置，其中，前 檢測訊號生成電路^ 3姑 \象來自前述週期訊號產生電路之

   565843 六、申請專利範圍 前述週期訊號，而生成 接之二個成分間之前述美〗知測存在於前述週期訊號相鄰 訊號；以及 】土準週期訊號之成分個數的檢測窗 計數電路，按照前述檢“ 輸出其計數結果。 、崮矾號計數前述成分個數，並 5 ·如申晴專利範圊坌q 述週期測定電路，係盼、之半導體記憶裝置，其中，前 的重設動作所造成之二塑重設前述成分個數之計數結果 6.如申請專利範圍’之後計數前述成分個數。 述週期測定電路，係、之半導體記憶裝置，其中，前 前述成分個數之計數。充進行前述重設動作之期間以進行 7 ·如申請專利簕圖楚β 、 述週期測定電路，係包含工、之半導體記憶褒置，其中，前 第1才双/則訊號生成電 ， a 之前述週期訊號 且、末自刖述週期机號產生電路 ^ ^ ^ ^ ^ ^ ^ 並且，生成具有相當於前述週期訊 Ϊ: 幅幅寬的預備檢測窗訊號； 并 ^生成電路，與前述預備檢測窗訊號之邏輯位準 咕· 生成具有既定之振幅幅寬的重設訊 就， 位^2之\測:^虎半生成電路，與前述預備檢測窗訊號之邏輯 μ >、+、 5 乂 ’並且，生成將前述重設訊號之振幅幅寬 加上前述預備檢測窑—… m ^r 的檢測窗訊號Jr之振幅幅寬的幅宽當作振幅幅寬 計數電路，按照前述檢測窗訊號計數前述成分個數，ϋ

   第47頁 565843

   申請專利範圍 2以：计數結果’同時，按照前述重設訊號重設前述計數 诫8周：申專利範圍第5項之半導體記憶裝置，其中，^ 述週J測定電路，#^ m 重設動作。 係在則述成分個數之非計數中進行前述 述迥期二：ί利乾圍第8項之半導體記憶裝置，其中 述週期測定電路，係包含： /、τ，前 計數電路，計數前述成分個數； 保持電路，在一定期間保 結果；以及 于卫輸出别述計數電路之計數 重設訊號生成電路，在前沭 後，生成用以重設前述計數輪出前述計數結果 計數電路。 重6又訊號並輪出5 ^ 10·如申請專利範圍第3項之 述週期測定電路，係使用具有=租記憶裝置，其中，前 數動作呈溢位之前述基準週期=小於前述成分個數之計 來計數前述成分個數。 ° ^之頻率的基準週期訊號 11 ·如申請專利範圍第丨〇項之 前述週期測定電路，係在前述千¥體記憶裝置，其中， 於重δ又值之值以作為前述計數纟士果乍呈溢位時輪出相同 1 2·如中請專利範圍第J J項之° °邮二 前述週期測定電路，係包含： 體記憶裝置，其中， 計數電路，計數前述成分個數· 溢位檢測電路’檢測前述計數動 呈凌位情形；以及

   C:\2D-roDE\9Ml\9ll20024.ptd 第48頁 565843 六、申請專利範圍 重設訊號生成電路，按照來自前述溢位檢測電路之溢位 檢測訊號，生成用以重設前述計數電路之重設訊號，並將 其生成之重設訊號輸出至前述計數電路。 1 3.如申請專利範圍第1項之半導體記憶裝置，其中，前 述週期訊號產生電路，係選擇性地將具有第1週期之第1週 期訊號、和具有不同於前述第1週期之第2週期的第2週期 訊號輸出至前述週期測定電路。 1 4.如申請專利範圍第1 3項之半導體記憶裝置，其中， 前述週期訊號產生電路，係包含： 第1產生電路，產生前述第1週期訊號； 第2產生電路，產生前述第2週期訊號；以及 閘電路，選擇性地輸出前述第1和第2週期訊號。 1 5.如申請專利範圍第1 4項之半導體記憶裝置，其中，前 述第2週期訊號之週期，係根據由前述週期測定電路所測 定之前述第1週期訊號之週期，而進行調整。

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