KR20030060750A

KR20030060750A - 내부에서 발생된 주기 신호의 주기를 측정할 수 있는반도체 기억 장치

Info

Publication number: KR20030060750A
Application number: KR1020020054404A
Authority: KR
Inventors: 아리키다쿠야
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2002-01-08
Filing date: 2002-09-10
Publication date: 2003-07-16
Also published as: US20030128613A1; DE10240077A1; JP2003203497A; TW565843B

Abstract

본 발명에 있어서, 반도체 기억 장치(100)는 주기 측정 회로(50)를 구비하되, 주기 측정 회로(50)는 셀프타이머(40)로부터 출력된 펄스 신호 PHY와, 외부핀으로부터 입력된 클럭 신호 CLK를 받고, 주기 측정 회로(50)는 펄스 신호 PHY의 인접하는 두 개의 성분 사이에 존재하는 클럭 신호 CLK의 성분 개수를 카운팅하고, 그 카운트값 Q<0:n>을 출력 회로(190)로 출력하며, 출력 회로(190)는 카운트값 Q<0:n>을 입출력 단자 DQ로 출력하고, 그 결과, 타이머 회로로부터 출력되는 주기 신호의 주기를 정밀하게 측정할 수 있다.

Description

내부에서 발생된 주기 신호의 주기를 측정할 수 있는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF MEASURING A PERIOD OF AN INTERNALLY PRODUCED PERIODIC SIGNAL}

본 발명은 기준 주기 신호에 동기하여 데이터의 입출력을 행하는 반도체 기억 장치에 관한 것으로, 특히, 내부에서 발생된 주기 신호의 주기를 측정하는 회로를 내장한 반도체 기억 장치에 관한 것이다.

종래의 반도체 기억 장치인 SDRAM(Synchronous Dynamic Random Access Memory)은 일정한 주파수를 갖는 주기 신호를 발생하는 타이머 회로를 내장하고 있다. 그리고, SDRAM은 외부로부터 입력된 기준 주기 신호(CLK)에 동기하여 데이터의 입출력을 행한다. 또한, SDRAM은 휘발성 반도체 메모리이기 때문에, 일정한 타이밍마다 리프레시 동작을 해야 하고, SDRAM의 기능의 하나인 셀프리프레시 동작에 있어서 리프레시 동작을 행하는 타이밍은 타이머 회로로부터 출력되는 주기 신호에 근거하여 결정된다.

이와 같이, 주기 신호는 SDRAM에서의 리프레시 동작의 타이밍을 결정하기 때문에 동작 전류 등에도 영향을 미치는 매우 중요한 파라미터의 하나이다.

따라서, SDRAM과 같은 반도체 기억 장치를 출시할 때는, 내장된 타이머 회로로부터 출력되는 주기 신호의 주기가 소정의 값이 되도록 조정해야 한다.

주기 신호의 주기를 측정하는 방법으로서, 일본 특허 공개 평성 제9-171682호 공보에는, 일정 시간에 출력된 주기 신호를 2진 카운터로 카운팅하고, 그 카운트값과 카운트 대상으로 된 주기 신호가 출력된 시간에 의해 주기 신호의 주기를 측정하는 방법이 개시되어 있다. 즉, 도 16을 참조하면, 카운터는 타이밍 t1에서 리세트되고, 발진기로부터 출력된 주기 신호의 성분 S1, …, Sn-1, Sn(n은 자연수)을 카운팅하며, 타이밍 t2에서 카운트 동작을 종료한다. 그리고, 타이밍 t1에서 타이밍 t2까지의 시간 T의 사이에 카운트된 카운트값으로 시간 T를 제산함으로써 주기 신호의 주기 T0을 결정한다.

또한, SDRAM의 리프레시 동작을 행할 때는 동작 전류가 커지는 것을 이용해서, 리프레시 동작 시의 전류를 커런트 프로브 등을 이용하여 오실로스코프로 모니터링함으로써 리프레시 동작의 간격을 결정한다. 리프레시 동작은 주기 신호에 동기한 타이밍으로 실행되므로, 결정된 간격을 주기 신호의 주기로 결정하고 있었다.

그러나, 종래의 주기 신호의 주기를 결정하는 방법에서는, 리프레시 동작 시에 동작 전류가 커지는 간격을 커런트 프로브 등을 이용하여 오실로스코프로 검출함으로써 주기 신호의 주기를 결정하고 있었기 때문에, 주기를 정밀하게 결정하기 어렵다는 문제가 있었다.

또한, 일본 특허 공개 평성 제9-171682호 공보에 개시된 방법에서도, 주기 신호 자체를 카운팅하여 주기를 결정하고 있었기 때문에, 주기를 정밀하게 결정하기 어렵다는 문제가 있었다. 즉, 카운트 동작을 행하는 기간인 시간 T의 시작과 끝이 주기 신호의 성분과 동기되어 있는 것은 아니기 때문에, 카운트 동작을 행하는 시간 T를 카운트값으로 제산하여 주기를 구하는 방법으로는 주기를 정밀하게 결정하기 어렵다.

그와 같은 이유로, 본 발명의 목적은 타이머 회로로부터 출력되는 주기 신호의 주기를 정밀하게 측정하는 회로를 내장하는 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 개략 블록도,

도 2는 도 1에 나타내는 주기 측정 회로의 회로도,

도 3은 도 2에 나타내는 주기 측정 회로의 동작을 설명하기 위한 신호의 타이밍차트,

도 4는 도 1에 나타내는 출력 회로의 회로도,

도 5는 실시예 2에 따른 반도체 기억 장치의 개략 블록도,

도 6은 도 5에 나타내는 주기 측정 회로의 회로도,

도 7은 도 6에 나타내는 주기 측정 회로의 동작을 설명하기 위한 신호의 타이밍차트,

도 8은 실시예 3에 따른 반도체 기억 장치의 개략 블록도,

도 9는 도 8에 나타내는 주기 측정 회로의 회로도,

도 10은 도 9에 나타내는 주기 측정 회로의 동작을 설명하기 위한 신호의 타이밍차트,

도 11은 실시예 4에 따른 반도체 기억 장치의 개략 블록도,

도 12는 도 11에 나타내는 주기 측정 회로의 회로도,

도 13은 도 12에 나타내는 주기 측정 회로의 동작을 설명하기 위한 신호의 타이밍차트,

도 14는 실시예 5에 따른 반도체 기억 장치의 개략 블록도,

도 15는 도 14에 나타내는 주기 측정 회로의 회로도,

도 16은 주기 신호의 주기를 측정하는 종래 방법을 설명하기 위한 신호의 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

10 : 제어 신호 버퍼20 : 제어 신호 래치 회로

30 : 커맨드 디코더40, 41 : 셀프타이머

50∼53 : 주기 측정 회로60 : 컬럼 제어 회로

70 : 컬럼 어드레스 프리디코더80 : 컬럼 어드레스 디코더/드라이버

90 : 어드레스 버퍼100∼104 : 반도체 기억 장치

110 : 어드레스 래치 회로 120 : 셀프리프레시 제어 회로

130 : 로우 어드레스 카운터140 : 로우 제어 회로

150 : 로우 어드레스 스위치160 : 로우 어드레스 프리디코더

170 : 로우 어드레스 디코더/드라이버

180 : 메모리 셀 어레이181 : 데이터 버스

190 : 출력 회로410, 411 : 타이머 회로

50l : T형 플립플롭

412, 502∼504, 506, 511∼514, 517, 518, 521∼523, 525, 526, 529∼534, 540∼545, 1901 : 인버터

505, 516, 535, 536, 538, 539, 547∼549 : NAND 게이트

507 : 2진 카운터515, 524, 537, 546 : NOR 게이트

413, 415, 527, 1902, 1904 : P 채널 MOS 트랜지스터

414, 416, 528, 1903, 1905 : N 채널 MOS 트랜지스터

1906 : 출력 버퍼

본 발명에 의하면, 반도체 기억 장치는 기준 주기 신호에 동기하여 메모리 셀에 데이터를 입출력하고, 주기 신호에 동기하여 메모리 셀의 리프레시 동작을 행하는 반도체 기억 장치로서, 복수의 메모리 셀과, 주기 신호를 발생하는 주기 신호 발생 회로와, 기준 주기 신호에 동기하여 복수의 메모리 셀의 각각에 데이터를 입출력하고 주기 신호 발생 회로로부터의 주기 신호에 동기하여 리프레시 동작을 행하는 주변 회로와, 주기 신호의 제 1 주기보다도 짧은 제 2 주기를 갖는 기준 주기 신호를 이용하여 주기 신호의 주기를 측정하는 주기 측정 회로를 구비한다.

주기 신호의 주기보다도 짧은 주기를 갖는 신호를 이용하여 주기 신호의 주기가 측정된다. 따라서, 본 발명에 따르면, 반도체 기억 장치의 내부에서 생성된 주기 신호의 주기를 정밀하게 측정할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

본 발명의 실시예에 대하여 도면을 참조하면서 상세하게 설명한다. 또, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.

(실시예 1)

도 1을 참조하면, 본 발명의 실시예 1에 따른 반도체 기억 장치(100)는 제어 신호 버퍼(10)와, 제어 신호 래치 회로(20)와, 커맨드 디코더(30)와, 셀프타이머(40)와, 주기 측정 회로(50)와, 컬럼 제어 회로(60)와, 컬럼 어드레스 프리디코더(70)와, 컬럼 어드레스 디코더/드라이버(80)와, 어드레스 버퍼(90)와, 어드레스 래치 회로(110)와, 셀프리프레시 제어 회로(120)와, 로우 어드레스 카운터(130)와, 로우 제어 회로(140)와, 로우 어드레스 스위치(150)와, 로우 어드레스 프리디코더(160)와, 로우 어드레스 디코더/드라이버(170)와, 메모리 셀어레이(180)와, 데이터 버스(181)와, 출력 회로(190)를 구비한다.

제어 신호 버퍼(10)는 제어 신호핀으로부터 입력된 컬럼 어드레스 스트로브 신호 /CAS, 로우 어드레스 스트로브 신호 /RAS, 기록 인에이블 신호 /WE 및 테스트 모드 신호 TM 등의 제어 신호를 버퍼링하고, 그 버퍼링한 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호를 제어 신호 래치 회로(20)로 출력한다. 또, 테스트 모드 신호 TM은 반도체 기억 장치(100)를 테스트 모드로 이행시키기 위한 신호이며, 통상은, 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호의 논리 레벨 및 어드레스의 논리 레벨이 소정의 조합으로 이루어졌을 때, 반도체 기억 장치(100)는 테스트 모드로 이행되지만, 본 발명에서는, 반도체 기억 장치(100)를 테스트 모드로 이행시키기 위한 제어 신호 및 어드레스의 논리 레벨의 조합을 통합하여 테스트 모드 신호 TM으로 했다.

제어 신호 래치 회로(20)는 제어 신호 버퍼(10)로부터 입력된 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호를 래치하고, 그 래치한 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호를 커맨드 디코더(30)로 출력한다.

커맨드 디코더(30)는 제어 신호 래치 회로(20)로부터 입력된 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호를 디코딩한다. 그리고, 커맨드 디코더(30)는 디코딩한 여러 가지 커맨드 신호를 각각 필요한 제어 회로 그룹으로 출력한다. 또한, 커맨드 디코더(30)는 H 레벨의 테스트 모드 신호 TM이 입력되면 H 레벨의 스위치 신호 SW를 생성하여 출력 회로(190)로 출력하고, L 레벨의 테스트 모드 신호 TM이 입력되면 L 레벨의 스위치 신호 SW를 생성하여 출력 회로(190)로 출력한다.또, 도 1에서는, 도면을 보기 쉽게 하기 위해서 커맨드 디코더(30)로부터 출력 회로(190)로의 신호선은 생략되어 있다.

셀프타이머(40)는 링 발진기로 이루어진다. 그리고, 셀프타이머(40)는 일정 주기를 갖는 펄스 신호 PHY를 발생시키고, 그 발생시킨 펄스 신호 PHY를 주기 측정 회로(50) 및 셀프리프레시 제어 회로(120)로 출력한다.

주기 측정 회로(50)는 셀프타이머(40)로부터 출력된 펄스 신호 PHY와, 외부핀으로부터의 클럭 신호 CLK를 받아, 펄스 신호 PHY의 인접하는 두 개의 성분 사이에 존재하는 클럭 신호 CLK의 성분 개수를 후술하는 방법에 의해 카운팅하고, 그 카운트 결과를 n(n은 자연수)비트의 카운트값 Q<0:n>으로서 출력 회로(190)로 출력한다.

어드레스 버퍼(90)는 어드레스핀으로부터 입력된 어드레스 신호 A0∼Ak(k는 자연수)를 버퍼링하고, 그 버퍼링한 어드레스 신호 A0∼Ak를 어드레스 래치 회로(110)로 출력한다.

어드레스 래치 회로(110)는 어드레스 버퍼(90)로부터 입력된 어드레스 신호 A0∼Ak를 래치하고, 그 래치한 어드레스 신호 A0∼Ak를 컬럼 어드레스 Add<j>(j는 자연수)로서 컬럼 어드레스 프리디코더(70)로 출력하고, 어드레스 신호 A0∼Ak를 로우 어드레스 Add(i는 자연수)로서 로우 어드레스 스위치(150)로 출력한다.

셀프리프레시 제어 회로(120)는 커맨드 디코더(30)로부터 셀프리프레시 활성화 신호가 입력되면, 셀프타이머(40)로부터 입력된 펄스 신호 PHY에 동기하여 로우 어드레스 카운터(130)를 활성화하고, 또한, 메모리 셀 어레이(180)에 포함되는 메모리 셀의 셀프리프레시를 실행하기 위한 지시 신호를 로우 제어 회로(140)로 출력한다.

로우 어드레스 카운터(130)는 셀프리프레시 제어 회로(120)에 의해 활성화되면, 로우 어드레스를 카운팅하고, 그 카운팅한 로우 어드레스를 로우 어드레스 스위치(150)로 출력한다. 즉, 로우 어드레스 카운터(130)는 메모리 셀의 셀프리프레시 시에 로우 어드레스를 발생시켜 로우 어드레스 스위치(150)로 출력한다.

로우 제어 회로(140)는 커맨드 디코더(30)로부터 입력된 커맨드 신호에 근거하여 어드레스 래치 회로(110)로부터 입력된 로우 어드레스 Add를 선택하도록 어드레스 스위치(150)를 제어하고, 셀프리프레시 제어 회로(120)로부터 리프레시 동작을 지시하는 지시 신호가 입력되면 로우 어드레스 카운터(130)로부터 입력된 로우 어드레스를 선택하도록 로우 어드레스 스위치(150)를 제어한다. 또한, 로우 제어 회로(140)는 로우 어드레스 프리디코더(160) 및 로우 어드레스 디코더/드라이버(170)를 활성화한다.

로우 어드레스 스위치(150)는 로우 제어 회로(140)로부터의 제어에 근거하여, 어드레스 래치 회로(110)로부터 출력된 로우 어드레스 Add 또는 로우 어드레스 카운터(130)로부터 출력된 로우 어드레스를 선택하고, 그 선택한 로우 어드레스를 로우 어드레스 프리디코더(160)로 출력한다.

로우 어드레스 프리디코더(160)는 로우 제어 회로(140)에 의해 활성화되면, 로우 어드레스 스위치(150)로부터 입력된 로우 어드레스를 프리디코딩하고, 그 프리디코딩한 로우 어드레스 X<q>(q는 자연수)를 로우 어드레스디코더/드라이버(170)로 출력한다.

로우 어드레스 디코더/드라이버(170)는 로우 제어 회로(140)에 의해 활성화되면, 로우 어드레스 프리디코더(160)로부터 입력된 로우 어드레스 X<q>를 디코딩하고, 그 디코딩한 로우 어드레스에 의해 지정된 워드선을 활성화한다.

컬럼 제어 회로(60)는 커맨드 디코더(30)로부터 입력된 커맨드 신호에 근거하여 컬럼 어드레스 프리디코더(70) 및 컬럼 어드레스 디코더/드라이버(80)를 활성화한다.

컬럼 어드레스 프리디코더(70)는 컬럼 제어 회로(60)에 의해 활성화되면, 어드레스 래치 회로(110)로부터 입력된 컬럼 어드레스 Add<j>(j는 자연수)를 프리디코딩하고, 그 프리디코딩한 컬럼 어드레스 Y(p는 자연수)를 컬럼 어드레스 디코더/드라이버(80)로 출력한다.

컬럼 어드레스 디코더/드라이버(80)는 컬럼 제어 회로(60)에 의해 활성화되면, 컬럼 어드레스 프리디코더(70)로부터 입력된 컬럼 어드레스 Y를 디코딩하고, 그 디코딩한 컬럼 어드레스 Y에 의해 지정된 컬럼 선택선을 활성화한다.

메모리 셀 어레이(180)는 r×s(r, s는 자연수)의 행렬 형상으로 배치된 복수의 메모리 셀과, r개의 컬럼 선택선과, s개의 워드선과, r개의 컬럼 선택선에 대응하여 마련된 r개의 비트선쌍 BLr, /BLr과, r개의 컬럼 선택선에 대응하여 마련된 r개의 센스 앰프와, r개의 컬럼 선택선에 대응하여 마련된 r개의 이퀄라이즈 회로를 포함한다.

데이터 버스(181)는 메모리 셀 어레이(180)로부터 출력된 판독 데이터를 출력 회로(190)로 출력한다.

출력 회로(190)는 커맨드 디코더(30)로부터의 스위치 신호 SW에 근거하여 주기 측정 회로(50)로부터의 카운트값 Q<0:n> 및 데이터 버스(181)로부터의 판독 데이터 중 어느 하나를 선택하고, 그 선택한 카운트값 Q<0:n> 또는 판독 데이터를 입출력 단자 DQ로 출력한다.

또, 제어 신호 버퍼(10), 제어 신호 래치 회로(20), 커맨드 디코더(30), 컬럼 제어 회로(60), 컬럼 어드레스 프리디코더(70), 컬럼 어드레스 디코더/드라이버(80), 어드레스 버퍼(90), 어드레스 래치 회로(110), 로우 제어 회로(140), 로우 어드레스 스위치(150), 로우 어드레스 프리디코더(160) 및 로우 어드레스 디코더/드라이버(170)는 메모리 셀 어레이(180)에 포함되는 메모리 셀에 데이터를 입출력하고, 또한, 메모리 셀의 셀프리프레시 동작을 행하는 「주변 회로」를 구성한다.

도 2를 참조하면, 주기 측정 회로(50)는 T형 플립플롭(501)과, 인버터(502∼504, 506)와, NAND 게이트(505)와, 2진 카운터(507)를 포함한다.

T형 플립플롭(501)은 셀프타이머(40)로부터 출력된 펄스 신호 PHY를 받고, 그 받은 펄스 신호 PHY에 근거하여 펄스 신호 PHY의 논리 레벨의 상승에 동기하여 논리 레벨이 전환되는 신호 Qp를 출력한다.

인버터(502∼504)는 T형 플립플롭(501)으로부터 출력된 신호 Qp를 일정 시간 지연하여 NAND 게이트(505)의 다른 쪽 단자로 출력한다.

NAND 게이트(505)는 T형 플립플롭(501)으로부터 출력된 신호 Qp를 한 쪽 단자에 받고, 인버터(504)로부터의 출력 신호를 다른 쪽 단자에 받아, 그 받은 두 개 신호의 논리곱을 연산하고, 그 연산 결과를 반전하여 인버터(506)로 출력한다. 인버터(506)는 NAND 게이트(505)의 출력 신호를 반전하고, 그 반전한 신호를 리세트 신호로서 2진 카운터(507)로 출력한다.

이와 같이, 인버터(502∼504, 506) 및 NAND 게이트(505)는 T형 플립플롭(501)으로부터 출력된 신호 Qp에 근거하여 리세트 신호를 생성하는 리세트 신호 생성 회로를 구성한다.

2진 카운터(507)는 외부핀으로부터 입력된 클럭 신호 CLK를 CLK 단자에 받고, T형 플립플롭(501)으로부터 출력된 신호 Qp를 CLKEN 단자에 받고, 인버터(506)로부터 출력된 리세트 신호를 RESET 단자에 받는다. 그리고, 2진 카운터(507)는 CLKEN 단자에 받은 신호 Qp가 H 레벨일 때, CLK 단자에 받은 클럭 신호 CLK의 성분 개수를 카운팅하고, 그 카운트 결과를 n 비트의 카운트값 Q<0:n>으로서 출력한다. 또한, 2진 카운터(507)는 RESET 단자에 받은 리세트 신호가 H 레벨이 되면, 카운트값 Q<0:n>을 리세트한다.

또, 상기에서는, 리세트 신호를 생성하기 위한 인버터는 3단인 것으로 했지만, 이것에 한정되는 것이 아니라 일반적으로 기수단이면 좋다.

도 3을 참조하면, 주기 측정 회로(50)의 동작에 대하여 설명한다. 셀프타이머(40)로부터 펄스 신호 PHY가 출력되면, T형 플립플롭(501)은 펄스 신호 PHY를 받아, 펄스 신호 PHY의 논리 레벨이 L 레벨로부터 H 레벨로 전환되는 타이밍, 즉, 상승에 동기하여 논리 레벨이 전환되는 신호 Qp를 출력한다. 그리고,인버터(502∼504, 506) 및 NAND 게이트(505)로 이루어지는 리세트 신호 생성 회로는 T형 플립플롭(501)으로부터 출력된 신호 Qp에 근거하여 신호 Qp의 상승에 동기한 리세트 신호 RST를 생성한다.

2진 카운터(507)는 신호 Qp의 상승에 동기하여 리세트 신호 RST가 입력되면 리세트되고, 그 후, 신호 Qp가 H 레벨인 기간에 CLK 단자로부터 입력된 클럭 신호 CLK의 성분을 카운팅하고, 그 카운트 결과를 카운트값 Q<0:n>으로서 출력한다.

이 경우, 신호 Qp는 펄스 신호 PHY의 성분 PH1의 상승으로부터 성분 PH2의 상승까지의 기간, 또는 성분 PH3의 상승으로부터 성분 PH4의 상승까지의 기간에 H 레벨을 유지한다. 그리고, 2진 카운터(507)는 리세트 신호 RST가 H 레벨일 때에 카운트 동작을 정지하고 카운트값을 리세트하기 때문에, 신호 Qp가 H 레벨인 기간으로부터 리세트 신호 RST가 H 레벨인 기간을 공제한 기간 T1(또는 T2)인 동안에 클럭 신호 CLK의 성분 개수를 카운팅한다. 즉, 2진 카운터(501)는 펄스 신호 PHY의 인접하는 두 개의 성분 사이(성분 PH1과 성분 PH2 사이, 또는 성분 PH3과 성분 PH4 사이)에 존재하는 클럭 신호 CLK의 성분 개수를 카운팅한다. 또, H 레벨의 신호 Qp를 「검출창 신호」라고 말한다.

외부핀으로부터 입력되는 클럭 신호 CLK의 주기는 미리 알려져 있으므로, 입출력 단자 DQ로부터 출력된 카운트값 Q<0:n>에 클럭 신호 CLK의 주기를 승산하면, 펄스 신호 PHY의 주기를 얻을 수 있다. 따라서, 펄스 신호 PHY의 인접하는 두 개의 성분 사이에 존재하는 클럭 신호 CLK의 성분 개수를 카운팅하는 것은 펄스 신호 PHY의 주기를 측정하는 것에 상당한다.

이와 같이, 본 발명에서는, 펄스 신호 PHY의 주기보다도 짧은 주기를 갖는 클럭 신호 CLK의 성분 개수를 카운팅함으로써, 펄스 신호 PHY의 주기를 측정하는 것을 특징으로 한다. 그리고, 본 발명은 이러한 특징을 갖는 결과, 펄스 신호 PHY의 주기를 정밀하게 측정할 수 있다.

도 4를 참조하면, 출력 회로(190)는 인버터(1901)와, P 채널 MOS 트랜지스터(1902, 1904)와, N 채널 MOS 트랜지스터(1903, 1905)와, 출력 버퍼(1906)를 포함한다.

인버터(1901)는 커맨드 디코더(30)로부터 입력된 스위치 신호 SW를 반전하여 P 채널 MOS 트랜지스터(1902) 및 N 채널 MOS 트랜지스터(1905)의 게이트 단자로 출력한다. P 채널 MOS 트랜지스터(1902)는 인버터(1901)의 출력 신호를 게이트 단자에 받는다. N 채널 MOS 트랜지스터(1903)는 커맨드 디코더(30)로부터의 스위치 신호 SW를 게이트 단자에 받는다. P 채널 MOS 트랜지스터(1902)는 그 소스 단자가 N 채널 MOS 트랜지스터(1903)의 소스 단자와 접속되고, 그 드레인 단자가 N 채널 MOS 트랜지스터(1903)의 드레인 단자와 접속된다. 그리고, P 채널 MOS 트랜지스터(1902) 및 N 채널 MOS 트랜지스터(1903)는 트랜스퍼 게이트를 구성한다. P 채널 MOS 트랜지스터(1902) 및 N 채널 MOS 트랜지스터(1903)는 2진 카운터(507)의 카운트값 Q<0:n>을 소스 단자에 받고, H 레벨의 스위치 신호 SW가 커맨드 디코더(30)로부터 입력되면, 카운트값 Q<0:n>을 출력 버퍼(1906)로 출력한다.

P 채널 MOS 트랜지스터(1904)는 커맨드 디코더(30)로부터의 스위치 신호 SW를 게이트 단자에 받는다. N 채널 MOS 트랜지스터(1905)는 인버터(1901)의 출력신호를 게이트 단자에 받는다. P 채널 MOS 트랜지스터(1904)는 그 소스 단자가 N 채널 MOS 트랜지스터(1905)의 소스 단자와 접속되고, 그 드레인 단자가 N 채널 MOS 트랜지스터(1905)의 드레인 단자와 접속된다. 그리고, P 채널 MOS 트랜지스터(1904) 및 N 채널 MOS 트랜지스터(1905)는 트랜스퍼 게이트를 구성한다. P 채널 MOS 트랜지스터(1904) 및 N 채널 MOS 트랜지스터(1905)는 데이터 버스(181)로부터의 판독 데이터 D<0:n>을 소스 단자에 받고, L 레벨의 스위치 신호 SW가 커맨드 디코더(30)로부터 입력되면, 판독 데이터 D<0:n>을 출력 버퍼(1906)로 출력한다. 출력 버퍼(1906)는 카운트값 Q<0:n> 또는 판독 데이터 D<0:n>을 버퍼링하고, 그 버퍼링한 카운트값 Q<0:n> 또는 판독 데이터 D<0:n>을 입출력 단자 DQ로 출력한다.

반도체 기억 장치(100)를 테스트 모드로 이행시킬 때, H 레벨의 테스트 모드 신호 TM이 반도체 기억 장치(100)로 입력되기 때문에, 커맨드 디코더(30)는 H 레벨의 테스트 모드 신호 TM에 근거하여 H 레벨의 스위치 신호 SW를 생성해서 출력 회로(190)로 출력한다. 그리고, 출력 회로(190)에서는, H 레벨의 스위치 신호 SW에 근거하여 P 채널 MOS 트랜지스터(1902) 및 N 채널 MOS 트랜지스터(1903)가 온 상태로 되고, P 채널 MOS 트랜지스터(1904) 및 N 채널 MOS 트랜지스터(1905)가 오프 상태로 된다. 그 결과, 2진 카운터(507)로부터 출력된 카운트값 Q<0:n>은 P 채널 MOS 트랜지스터(1902) 및 N 채널 MOS 트랜지스터(1903)를 거쳐서 출력 버퍼(1906)로 입력되고, 출력 버퍼(1906)로부터 입출력 단자 DQ로 출력된다.

통상 동작 시, L 레벨의 테스트 모드 신호 TM이 반도체 기억 장치(100)로 입력되기 때문에, 커맨드 디코더(30)는 L 레벨의 테스트 모드 신호 TM에 근거하여 L 레벨의 스위치 신호 SW를 생성하여 출력 회로(190)로 출력한다. 그리고, 출력 회로(190)에서는, L 레벨의 스위치 신호 SW에 근거하여 P 채널 MOS 트랜지스터(1902) 및 N 채널 MOS 트랜지스터(1903)가 오프 상태로 되고, P 채널 MOS 트랜지스터(1904) 및 N 채널 MOS 트랜지스터(1905)가 온 상태로 된다. 그 결과, 데이터 버스(181) 상의 판독 데이터 D<0:n>은 P 채널 MOS 트랜지스터(1904) 및 N 채널 MOS 트랜지스터(1905)를 거쳐서 출력 버퍼(1906)로 입력되고, 출력 버퍼(1906)로부터 입출력 단자 DQ로 출력된다.

이와 같이, 출력 회로(190)는 반도체 기억 장치(100)가 테스트 모드로 이행되면, 2진 카운터(507)로부터 출력된 카운트값 Q<0:n>을 입출력 단자 DQ로 출력하고, 반도체 기억 장치(100)의 통상 동작 시, 메모리 셀로부터 판독된 판독 데이터 D<0:n>을 입출력 단자 DQ로 출력한다.

다시, 도 1을 참조하여 반도체 기억 장치(100)에서의 각종의 동작에 대하여 설명한다. 메모리 셀 어레이(180)에 포함되는 메모리 셀로 데이터를 기록하는 경우, L 레벨의 컬럼 어드레스 스트로브 신호 /CAS, L 레벨의 로우 어드레스 스트로브 신호 /RAS, L 레벨의 기록 인에이블 신호 /WE 및 L 레벨의 테스트 모드 신호 TM이 반도체 기억 장치(100)에 입력된다. 그렇게 하면, 제어 신호 버퍼(10)는 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호를 버퍼링하고, 그 버퍼링한 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호를 제어 신호 래치 회로(20)로 출력한다. 그리고, 제어 신호 래치 회로(20)는 컬럼 어드레스 스트로브 신호 /CAS 등의제어 신호를 래치하고, 그 래치한 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호를 커맨드 디코더(30)로 출력한다.

커맨드 디코더(30)는 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호를 디코딩하고, 그 디코딩한 신호의 일부를 컬럼 제어 회로(60)로 출력하고, 디코딩한 신호의 일부를 로우 제어 회로(140)로 출력하며, 디코딩한 신호의 일부를 입력 회로(도시하지 않음)로 출력하고, 디코딩한 신호의 일부를 출력 회로(190)로 출력하며, 디코딩한 신호의 일부를 셀프리프레시 제어 회로(120)로 출력한다. 또한, 커맨드 디코더(30)는 L 레벨의 테스트 모드 신호 TM에 근거하여 L 레벨의 스위치 신호 SW를 생성하고, 그 생성한 L 레벨의 스위치 신호 SW를 출력 회로(190)로 출력한다.

그리고, 어드레스 버퍼(90)는 입력된 어드레스 신호 A0∼Ak를 버퍼링하고, 그 버퍼링한 어드레스 신호 A0∼Ak를 어드레스 래치 회로(110)로 출력한다. 어드레스 래치 회로(110)는 입력된 어드레스 신호 A0∼Ak를 컬럼 어드레스 Add<j> 및 로우 어드레스 Add로서 각각 컬럼 어드레스 프리디코더(70) 및 로우 어드레스 스위치(150)로 출력한다.

그렇게 하면, 셀프리프레시 제어 회로(120)는 커맨드 신호 및 펄스 신호 PHY를 받고, 메모리 셀의 셀프리프레시를 실행하지 않기 위한 지시 신호를 펄스 신호 PHY에 동기하여 로우 제어 회로(140)로 출력하고, 로우 어드레스 카운터(130)를 비활성화한다. 또한, 로우 제어 회로(140)는 커맨드 디코더(30)로부터의 커맨드 신호를 받아 로우 어드레스 프리디코더(160) 및 로우 어드레스 디코더/드라이버(170)를 활성화하고, 셀프리프레시 제어 회로(120)로부터의 지시 신호를 받아 어드레스 래치 회로(110)로부터의 로우 어드레스 Add를 선택하도록 로우 어드레스 스위치(150)를 제어한다.

그리고, 로우 어드레스 스위치(150)는 로우 제어 회로(140)로부터의 제어에 근거하여 어드레스 래치 회로(110)로부터의 로우 어드레스 Add를 선택하고, 그 선택한 로우 어드레스 Add를 로우 어드레스 프리디코더(160)로 출력한다. 로우 어드레스 프리디코더(160)는 로우 어드레스 Add를 프리디코딩하고, 그 프리디코딩한 로우 어드레스 X<q>를 로우 어드레스 디코더/드라이버(170)로 출력한다. 로우 어드레스 디코더/드라이버(170)는 로우 어드레스 X<q>를 디코딩하고, 그 디코딩한 로우 어드레스에 의해 지정된 워드선을 활성화한다.

한편, 컬럼 제어 회로(60)는 커맨드 디코더(30)로부터의 커맨드 신호를 받아 컬럼 어드레스 프리디코더(70) 및 컬럼 어드레스 디코더/드라이버(80)를 활성화한다.

컬럼 어드레스 프리디코더(70)는 입력된 컬럼 어드레스 Add<j>를 프리디코딩하고, 그 프리디코딩한 컬럼 어드레스 Y를 컬럼 어드레스 디코더/드라이버(80)로 출력한다. 컬럼 어드레스 디코더/드라이버(80)는 컬럼 어드레스 Y를 디코딩하고, 그 디코딩한 컬럼 어드레스에 의해 지정된 컬럼 선택선을 활성화한다. 그리고, 입출력 단자 DQ로부터 입력된 기록 데이터는 입력 회로(도시하지 않음)를 거쳐서 데이터 버스(181)에 기록되고, 데이터 버스(181)를 거쳐서 활성화된 컬럼 선택선 및 워드선에 의해 지정된 메모리 셀에 기록된다. 이것에 의해, 메모리 셀로의데이터의 기록 동작이 종료한다.

이 경우, 커맨드 디코더(30)는 신호를 출력하지 않은 커맨드 신호를 출력 회로(190)로 출력하기 때문에, 출력 회로(190)에 포함되는 출력 버퍼(1906)는 비활성화된다. 따라서, 출력 회로(190)는 입출력 단자 DQ로 데이터를 출력하는 일은 없다. 또한, 주기 측정 회로(50)는 셀프타이머(40)로부터 출력된 펄스 신호 PHY와 외부핀으로부터 입력된 클럭 신호 CLK에 따라, 상술한 바와 같이, 클럭 신호 CLK를 카운팅하고 그 카운트값 Q<0:n>을 출력 회로(190)로 출력하지만, 상술한 바와 같이 출력 버퍼(1906)는 비활성화되어 있으므로 카운트값 Q<0:n>이 입출력 단자 DQ로 출력되는 일은 없다.

다음에, 메모리 셀로부터 데이터가 판독되는 경우의 반도체 기억 장치(100)의 동작에 대하여 설명한다. L 레벨의 컬럼 어드레스 스트로브 신호 /CAS, L 레벨의 로우 어드레스 스트로브 신호 /RAS, H 레벨의 기록 인에이블 신호 /WE 및 L 레벨의 테스트 모드 신호 TM이 반도체 기억 장치(100)에 입력되고, 컬럼 어드레스에 의해 지정된 컬럼 선택선 및 로우 어드레스에 의해 지정된 워드선이 활성화되기까지의 동작은 상술한 동작과 같다. 또, 이 경우, 커맨드 디코더(30)는 L 레벨의 테스트 모드 신호 TM에 근거하여 L 레벨의 스위치 신호 SW를 생성하고, 그 생성한 스위치 신호 SW를 출력 회로(190)로 출력한다. 또한, 커맨드 디코더(30)는 신호를 출력하는 커맨드 신호를 출력 회로(190)로 출력하기 때문에 출력 버퍼(1906)는 활성화된다.

활성화된 컬럼 선택선 및 워드선에 의해 지정된 메모리 셀로부터 판독된 판독 데이터는 비트선쌍 및 센스 앰프를 거쳐서 데이터 버스(181)로 출력되고, 데이터 버스(181)로부터 출력 회로(190)로 출력된다. 출력 회로(190)에서는 커맨드 디코더(30)로부터 입력된 L 레벨의 스위치 신호 SW에 근거하여 판독 데이터 D<0:n>이 출력 버퍼(1906)로 입력되고, 출력 버퍼(1906)는 판독 데이터 D<0:n>을 입출력 단자 DQ로 출력한다. 이것에 의해, 메모리 셀로부터 판독된 판독 데이터가 입출력 단자 DQ로 출력된다. 이 경우에도, 주기 측정 회로(50)는, 상술한 바와 같이, 카운트값 Q<0:n>을 출력 회로(190)로 출력하지만, 출력 회로(190)에서는 L 레벨의 스위치 신호 SW에 근거하여 P 채널 MOS 트랜지스터(1902) 및 N 채널 MOS 트랜지스터(1903)가 오프 상태로 되기 때문에 카운트값 Q<0:n>이 입출력 단자 DQ로 출력되는 일은 없다.

반도체 기억 장치(100)에서 셀프리프레시가 실행될 때의 동작에 대하여 설명한다. 이 경우, 소정 논리 레벨의 조합으로 이루어지는 셀프리프레시 활성화 신호가 반도체 기억 장치(100)에 입력된다. 그렇게 하면, 제어 신호 버퍼(10), 제어 신호 래치 회로(20) 및 커맨드 디코더(30)는 상술한 동작과 같은 동작을 행한다. 그리고, 컬럼 제어 회로(60)는 커맨드 신호에 근거하여 컬럼 어드레스 프리디코더(70) 및 컬럼 어드레스 디코더/드라이버(80)를 비활성화한다.

한편, 셀프리프레시 제어 회로(120)는 커맨드 디코더(30)로부터의 셀프리프레시 활성화 신호와 셀프타이머(40)로부터의 펄스 신호 PHY를 받아, 로우 어드레스 카운터(130)를 펄스 신호 PHY에 동기하여 활성화하고, 또한, 셀프리프레시를 실행하기 위한 지시 신호를 펄스 신호 PHY에 동기하여 로우 제어 회로(140)로 출력한다.

그렇게 하면, 로우 제어 회로(140)는 커맨드 신호에 근거하여 로우 어드레스 프리디코더(160) 및 로우 어드레스 디코더/드라이버(170)를 활성화하고, 또한, 셀프리프레시 제어 회로(120)로부터의 지시 신호에 근거하여 로우 어드레스 카운터(130)로부터의 로우 어드레스를 선택하도록 로우 어드레스 스위치(150)를 제어한다.

또한, 로우 어드레스 카운터(130)는 로우 어드레스를 카운팅하고, 그 카운팅한 로우 어드레스를 로우 어드레스 스위치(150)로 출력한다. 로우 어드레스 스위치(150)는 로우 제어 회로(140)로부터의 제어에 근거하여 로우 어드레스 카운터(130)로부터의 로우 어드레스를 선택하고, 그 선택한 로우 어드레스를 로우 어드레스 프리디코더(160)로 출력한다. 그 후, 상술한 동작에 따라 로우 어드레스에 의해 지정된 워드선이 활성화되어 리프레시 동작이 행해진다. 이 경우, 출력 회로(190) 및 입력 회로(도시하지 않음)는 비활성화되어 있으므로 반도체 기억 장치(100)로의 데이터의 입출력은 행해지지 않는다.

반도체 기억 장치(100)가 테스트 모드로 이행될 때, H 레벨의 테스트 모드 신호 TM이 반도체 기억 장치(100)로 입력된다. 본 발명에서는, 테스트 모드는 셀프타이머(40)로부터 출력되는 펄스 신호 PHY의 주기를 측정하고, 그 결과를 입출력 단자 DQ로 출력하는 것을 의미하며, 메모리 셀로의 데이터의 입출력을 행하는 테스트를 의미하는 것이 아니다.

따라서, H 레벨의 테스트 모드 신호 TM이 입력되면, 커맨드 디코더(30)는 H레벨의 테스트 모드 신호 TM에 근거하여 H 레벨의 스위치 신호 SW를 생성해서 출력 회로(190)로 출력한다.

주기 측정 회로(50)는 펄스 신호 PHY의 인접하는 두 개의 성분 사이에 존재하는 클럭 신호 CLK의 성분 개수를 카운팅하고, 그 카운트값 Q<0:n>을 출력 회로(190)로 출력한다. 그렇게 하면, 출력 회로(190)에서는, H 레벨의 스위치 신호 SW에 근거해서 카운트값 Q<0:n>이 선택되어 출력 버퍼(1906)를 거쳐서 입출력 단자 DQ로 출력된다. 그리고, 출력된 카운트값 Q<0:n>에 근거하여 펄스 신호 PHY의 주기가 정밀하게 결정된다.

또, 상기에서는, 특별히 언급하지 않았지만, 제어 신호 버퍼(10), 제어 신호 래치 회로(20), 커맨드 디코더(30), 컬럼 제어 회로(60), 컬럼 어드레스 프리디코더(70), 컬럼 어드레스 디코더/드라이버(80), 어드레스 버퍼(90), 어드레스 래치 회로(110), 로우 제어 회로(140), 로우 어드레스 스위치(150), 로우 어드레스 프리디코더(160) 및 로우 어드레스 디코더/드라이버(170)는 외부로부터 입력된 클럭 신호 CLK에 동기하여 동작한다. 즉, 메모리 셀 어레이(180)에 포함되는 메모리 셀로의 데이터의 입출력 동작은 클럭 신호 CLK에 동기하여 행해진다.

실시예 1에 따르면, 반도체 기억 장치는 셀프타이머로부터 출력되는 펄스 신호의 주기보다도 작은 주기를 갖는 클럭 신호를 이용하여, 펄스 신호의 인접하는 두 개의 성분 사이에 존재하는 클럭 신호의 성분 개수를 카운팅하는 주기 측정 회로를 구비하므로 펄스 신호의 주기를 정밀하게 결정할 수 있다.

(실시예 2)

도 5를 참조하면, 실시예 2에 따른 반도체 기억 장치(101)는 반도체 기억 장치(100)의 주기 측정 회로(50)를 주기 측정 회로(51)로 바꾼 것이고, 그 외에는 반도체 기억 장치(100)와 같다.

도 6을 참조하면, 주기 측정 회로(51)는 T형 플립플롭(501)과, 2진 카운터(507)와, 인버터(511∼514, 517, 518)와, NOR 게이트(515)와, NAND 게이트(516)를 포함한다. T형 플립플롭(50l)에 대해서는 상술한 바와 같다.

인버터(511∼513)는 T형 플립플롭(501)으로부터 출력된 신호 Qp를 일정 시간 지연하여 NAND 게이트(516)의 한 쪽 단자로 출력한다. NAND 게이트(516)는 T형 플립플롭(501)으로부터 출력된 신호 Qp를 다른 쪽 단자에 받아, 신호 Qp와 인버터(513)로부터의 출력 신호의 논리곱을 연산하고, 그 연산 결과를 반전하여 인버터(518)로 출력한다. 그리고, 인버터(518)는 NAND 게이트(516)의 출력 신호를 반전하여 리세트 신호 RST를 2진 카운터(507)의 RESET 단자로 출력한다. 따라서, 인버터(511∼513, 518) 및 NAND 게이트(516)는 리세트 신호를 생성하는 리세트 신호 생성 회로를 구성한다.

인버터(514)는 인버터(513)의 출력 신호를 반전하여 NOR 게이트(515)의 다른 쪽 단자로 출력한다. NOR 게이트(515)는 T형 플립플롭(501)으로부터 출력된 신호 Qp를 한 쪽 단자에 받아, 신호 Qp와 인버터(514)의 출력 신호의 논리합을 연산하고, 그 연산 결과를 반전하여 인버터(517)로 출력한다. 인버터(517)는 NOR 게이트(515)의 출력 신호를 반전하여 2진 카운터(507)의 CLKEN 단자로 출력한다.

2진 카운터(507)는 인버터(517)로부터 받은 신호가 H 레벨인 기간에 외부핀으로부터 입력된 클럭 신호 CLK를 카운팅하여 카운트값 Q<0:n>을 출력 회로(190)로 출력하고, 인버터(518)로부터 받은 리세트 신호가 H 레벨일 때, 카운트 동작을 정지하고 카운트값 Q<0:n>을 리세트한다.

도 7을 참조하여 주기 측정 회로(51)에서의 동작에 대하여 설명한다. T형 플립플롭(501)은 셀프타이머(40)로부터 입력된 펄스 신호 PHY에 근거하여, 상술한 바와 같이 신호 Qp를 생성하고, 그 생성한 신호 Qp를 NOR 게이트(515)의 한 쪽 단자, 인버터(511) 및 NAND 게이트(516)의 다른 쪽 단자로 출력한다. 인버터(511∼513)는 신호 Qp를 일정 시간 지연하여 NAND 게이트(516)의 한 쪽 단자로 출력한다. NAND 게이트(516)는 인버터(513)로부터의 출력 신호와 신호 Qp의 논리곱을 연산하고, 그 연산 결과를 반전하여 인버터(518)로 출력한다. 그리고, 인버터(518)는 NAND 게이트(516)의 출력 신호를 반전하여 리세트 신호 RST를 2진 카운터(507)의 RESET 단자로 출력한다.

한편, 인버터(514)는 인버터(513)의 출력 신호를 반전하고, NOR 게이트(515)는 인버터(514)로부터의 출력 신호와 T형 플립플롭(501)으로부터 출력된 신호 Qp의 논리합을 연산하고, 그 연산 결과를 반전하여 인버터(517)로 출력한다. 그리고, 인버터(517)는 NOR 게이트(515)의 출력 신호를 반전하여 신호 CLKEN을 2진 카운터(507)의 CLKEN 단자로 출력한다. 이 경우, NOR 게이트(515)는 신호 Qp와, 신호 Qp를 일정 시간 지연한 신호의 논리합을 연산하기 때문에, 신호 CLKEN은 신호 Qp가 H 레벨인 기간보다도 긴 기간에 H 레벨을 유지하고, 신호 Qp가 L 레벨인 기간보다도 짧은 기간에 L 레벨을 유지한다.

그렇게 하면, 2진 카운터(507)는 신호 CLKEN이 H 레벨이며, 또한, 리세트 신호 RST가 L 레벨인 기간에 클럭 신호 CLK의 성분 개수를 카운팅하고 카운트값 Q<0:n>을 출력 회로(190)로 출력한다.

인버터(514)는 세 개의 인버터(511∼513)에 의해 지연된 신호 Qp를 반전하여 출력하기 때문에, NOR 게이트(515)는 신호 Qp가 H 레벨인 기간을 인버터(511∼513)에 의한 지연 시간만큼 길게 한 신호를 논리합의 연산에 의해 얻는다. 또한, 인버터(511∼513)에 의해 지연된 신호 Qp는 리세트 신호 RST의 생성에 이용되고, 인버터(511∼513)에 의한 지연 시간은 리세트 신호 RST가 H 레벨인 기간에 상당한다. 따라서, NOR 게이트(515)는 신호 Qp가 H 레벨인 기간을 리세트 신호 RST가 H 레벨인 기간만큼 길게 한 신호를 논리합의 연산에 의해 얻는다. 그 결과, 인버터(517)는 신호 Qp가 H 레벨인 기간을 리세트 신호 RST가 H 레벨인 기간만큼 길게 한 신호 CLKEN을 2진 카운터(507)의 CLKEN 단자로 출력한다.

신호 Qp는 펄스 신호 PHY의 주기에 상당하는 기간에 H 레벨을 유지하고, 신호 CLKEN은 신호 Qp가 H 레벨인 기간을 리세트 신호 RST가 H 레벨인 기간만큼 길게 한 신호이며, 또한, 2진 카운터(507)는 신호 CLKEN이 H 레벨이며, 또한, 리세트 신호 RST가 L 레벨인 기간 T3 (또는 T4) 클럭 신호 CLK의 성분 개수를 카운팅한다. 따라서, 2진 카운터(507)는 펄스 신호 PHY의 주기에 상당하는 기간에 클럭 신호 CLK의 카운트 동작을 행한다. 그 결과, 리세트 신호 RST에 의해 클럭 신호 CLK를 카운팅할 수 없는 기간을 카운트 동작의 기간으로서 확보할 수 있어, 펄스 신호PHY의 주기를 보다 정확히 측정할 수 있다.

또, H 레벨의 신호 Qp를 「예비 검출창 신호」라고 말하고, H 레벨의 신호 CLKEN을 「검출창 신호」라고 말한다. 또한, 신호 Qp를 일정 시간 지연시키는 인버터는 3단에 한정되지 않고, 일반적으로는 기수단이면 좋다.

그 외에는 실시예 1과 동일하다.

실시예 2에 따르면, 반도체 기억 장치는 타이머 회로로부터 출력되는 펄스 신호의 주기에 상당하는 기간에 카운트 동작을 행하여 카운트값을 출력하는 주기 측정 회로를 구비하므로, 펄스 신호의 주기를 보다 정확히 측정할 수 있다.

(실시예 3)

도 8을 참조하면, 실시예 3에 따른 반도체 기억 장치(102)는 반도체 기억 장치(100)의 주기 측정 회로(50)를 주기 측정 회로(52)로 바꾼 것이고, 그 외에는 반도체 기억 장치(100)와 같다.

도 9를 참조하면, 주기 측정 회로(52)는 T형 플립플롭(501)과, 인버터(502∼504, 506, 521∼523, 525, 526, 529∼531)와, NAND 게이트(505)와, 2진 카운터(507)와, NOR 게이트(524)와, P 채널 MOS 트랜지스터(527)와, N 채널 MOS 트랜지스터(528)를 포함한다. T형 플립플롭(501)에 대해서는 상술한 바와 같다. 또한, 인버터(502∼504, 506) 및 NAND 게이트(505)는, 실시예 1에서 설명한 바와 같이, 리세트 신호 RST를 생성하는 리세트 신호 생성 회로를 구성한다. 인버터(521∼523)는 T형 플립플롭(501)으로부터 출력된 신호 Qp를 일정 시간 지연하여 NOR 게이트(524)의 한 쪽 단자로 출력한다. NOR 게이트(524)는 T형 플립플롭(501)으로부터 신호 Qp를 다른 쪽 단자에 받아, 신호 Qp와 인버터(523)의 출력 신호의 논리합을 연산하고, 그 연산 결과를 반전한다. 인버터(525)는 NOR 게이트(524)의 출력 신호를 반전하고, 그 반전한 신호를 신호 /LATE로서 인버터(502, 526), NAND 게이트(505)의 한 쪽 단자 및 P 채널 MOS 트랜지스터(527)의 게이트 단자로 출력한다. 인버터(526)는 신호 /LATE를 반전한 신호 LATE를 N 채널 MOS 트랜지스터(528)의 게이트 단자로 출력한다.

인버터(502∼504, 506) 및 NAND 게이트(505)는 신호 /LATE에 근거하여 실시예 1에서 설명한 동작에 따라 리세트 신호 RST를 생성하고, 그 생성한 리세트 신호 RST를 2진 카운터(507)의 RESET 단자로 출력한다.

2진 카운터(507)는 T형 플립플롭(501)으로부터 출력된 신호 Qp가 H 레벨인 기간에 외부핀으로부터 입력된 클럭 신호 CLK의 성분 개수를 카운팅하여 카운트값 Q<0:n>을 출력한다. 또한, 2진 카운터(507)는 인버터(506)로부터 입력된 리세트 신호 RST가 H 레벨인 기간에 카운트값 Q<0:n>을 리세트한다.

P 채널 MOS 트랜지스터(527)는 그 소스 단자를 N 채널 MOS 트랜지스터(528)의 소스 단자와 접속하고, 그 드레인 단자를 N 채널 MOS 트랜지스터(528)의 드레인 단자와 접속한다. 그리고, P 채널 MOS 트랜지스터(527)는 인버터(525)로부터 신호 /LATE를 게이트 단자에 받고, N 채널 MOS 트랜지스터(528)는 인버터(526)로부터 신호 LATE를 게이트 단자에 받는다. P 채널 MOS 트랜지스터(527) 및 N 채널 MOS 트랜지스터(528)는 트랜스퍼 게이트를 구성하고, 신호 LATE가 H 레벨(신호 /LATE가 L레벨)인 기간에 2진 카운터(507)로부터 출력된 카운트값 Q<0:n>을 인버터(529)로 출력한다.

인버터(529, 530)는 래치 회로를 구성하고, P 채널 MOS 트랜지스터(527) 및 N 채널 MOS 트랜지스터(528)를 거쳐서 입력된 카운트값 Q<0:n>을 래치하여 인버터(531)로 출력한다. 인버터(531)는 래치 회로의 출력 신호를 반전하여 카운트값 Q<0:n>을 출력 회로(190)로 출력한다.

도 10을 참조하여 주기 측정 회로(52)의 동작에 대하여 설명한다. T형 플립플롭(501)은 셀프타이머(40)로부터 입력된 펄스 신호 PHY에 근거하여, 상술한 바와 같이 신호 Qp를 생성하고, 그 생성한 신호 Qp를 2진 카운터(507)의 CLKEN 단자, 인버터(521) 및 NOR 게이트(524)의 다른 쪽 단자로 출력한다. 인버터(521∼523)는 신호 Qp를 일정 시간 지연하여 NOR 게이트(524)의 한 쪽 단자로 출력한다. NOR 게이트(524)는 인버터(523)로부터의 출력 신호와 신호 Qp의 논리합을 연산하고, 그 연산 결과를 반전하여 인버터(525)로 출력한다. 그리고, 인버터(525)는 NOR 게이트(524)의 출력 신호를 반전하여 신호 /LATE를 인버터(502), NAND 게이트(505)의 한 쪽 단자 및 P 채널 MOS 트랜지스터(527)의 게이트 단자로 출력한다. 또한, 인버터(526)는 인버터(525)의 출력 신호를 반전하여 신호 LATE를 N 채널 MOS 트랜지스터(528)의 게이트 단자로 출력한다.

신호 /LATE는 신호 Qp를 일정 시간 지연한 신호와 신호 Qp의 논리합을 NOR 게이트(524)가 연산함으로써 생성되기 때문에, 신호 Qp의 논리 레벨이 상승하는 타이밍에서 논리 레벨은 전환되지 않고, 신호 Qp의 논리 레벨이 하강하는 타이밍에동기하여 논리 레벨이 H 레벨로부터 L 레벨로 전환된다. 신호 LATE는 신호 /LATE를 반전한 신호이기 때문에 신호 /LATE와 같은 타이밍에서 논리 레벨이 전환된다.

인버터(502∼504, 506) 및 NAND 게이트(505)는 상술한 동작에 따라 신호 /LATE에 근거하여 리세트 신호 RST를 생성하고, 그 생성한 리세트 신호 RST를 2진 카운터(507)의 RESET 단자로 출력한다. 즉, 인버터(502∼504, 506) 및 NAND 게이트(505)는 신호 /LATE를 인버터(502∼504)에 의한 지연량만큼 지연시킨 리세트 신호 RST를 생성한다. 그리고, 2진 카운터(507)는 T형 플립플롭(501)으로부터 입력된 신호 Qp가 H 레벨인 기간에 외부핀으로부터 입력된 클럭 신호 CLK의 성분 개수를 카운팅하여 카운트값 Q<0:n>을 P 채널 MOS 트랜지스터(527) 및 N 채널 MOS 트랜지스터(528)의 소스 단자로 출력한다.

그렇게 하면, P 채널 MOS 트랜지스터(527) 및 N 채널 MOS 트랜지스터(528)는 각각 L 레벨의 신호 /LATE 및 H 레벨의 신호 LATE를 게이트 단자에 받은 타이밍으로 2진 카운터(507)로부터 출력된 카운트값 Q<0:n>을 인버터(529)로 출력한다. 인버터(529, 530)는 카운트값 Q<0:n>을 래치하여 일정 시간 보존한 후, 인버터(531)로 카운트값 /QL<0:n>을 출력한다. 그리고, 인버터(531)는 카운트값 /QL<0:n>을 반전하여 카운트값 QL<0:n>을 출력 회로(190)로 출력한다.

상술한 바와 같이, 신호 LATE, /LATE는 신호 Qp의 논리 레벨이 하강하는 타이밍에 동기하여 논리 레벨이 전환되고(성분 LA1, LA2, /LA1, /LA2), 리세트 신호는 신호 /LATE를 지연하여 생성되므로, 리세트 신호 RST는 반드시 신호 Qp가 L 레벨인 기간 동안에 H 레벨이 되는 성분 RST1, RST2를 갖는다. 즉, 신호 Qp가 H 레벨인 기간이 종료한 후에 리세트 신호 RST는 H 레벨이 된다. 그 결과, 2진 카운터(507)는 신호 Qp가 L 레벨로부터 H 레벨로 전환되고, 또한, 클럭 신호 CLK의 카운트를 개시하여, 신호 Qp가 H 레벨로부터 L 레벨로 전환하는 타이밍에 동기하여 클럭 신호 CLK의 카운트를 정지하고 카운트값 Q<0:n>을 P 채널 MOS 트랜지스터(527) 및 N 채널 MOS 트랜지스터(528)의 소스 단자로 출력한다. 그리고, 2진 카운터(507)는 카운트값 Q<0:n>을 출력한 후, H 레벨의 리세트 신호 RST를 받아 카운트값 Q<0:n>을 리세트한다. 따라서, 2진 카운터(507)는 펄스 신호 PHY의 주기에 상당하는 기간 T5(또는 T6), 클럭 신호 CLK의 카운트 동작을 행할 수 있다.

또한, P 채널 MOS 트랜지스터(527) 및 N 채널 MOS 트랜지스터(528)는, 2진 카운터(507)가 클럭 신호 CLK의 카운트를 종료하고 카운트값 Q<0 :n>을 출력하면, 신호 /LATE, LATE에 의해 온 상태로 되어 카운트값 Q<0:n>을 인버터(529)로 출력한다.

이와 같이, 주기 측정 회로(52)는 펄스 신호 PHY의 주기에 상당하는 기간에 클럭 신호 CLK를 카운팅하고, 클럭 신호 CLK의 카운트를 종료한 후에, 카운트값 Q<0:n>을 래치 회로에 의해 일정 시간 보존하여 출력 회로(190)로 출력하고, 또한, 카운트값 Q<0:n>을 리세트한다. 따라서, 2진 카운터(507)에서의 리세트 동작에 의한 영향을 제거하여 펄스 신호 PHY의 주기에 상당하는 기간에 클럭 신호 CLK의 카운트를 행할 수 있다.

또, 신호 Qp를 일정 시간 지연시키는 인버터는 3단에 한정되지 않고, 일반적으로는 기수단이면 좋다. 또한, 신호 /LATE를 일정 시간 지연시키는 인버터는 3단에 한정되지 않고, 일반적으로는 기수단이면 좋다.

그 외에는 실시예 1과 동일하다.

실시예 3에 따르면, 반도체 기억 장치는 타이머 회로로부터 출력되는 펄스 신호의 주기에 상당하는 기간에 카운트 동작을 행하여 카운트값을 출력하는 주기 측정 회로를 구비하므로 펄스 신호의 주기를 보다 정확히 측정할 수 있다.

(실시예 4)

도 11을 참조하면, 실시예 4에 따른 반도체 기억 장치(103)는 반도체 기억 장치(100)의 주기 측정 회로(50)를 주기 측정 회로(53)로 바꾼 것이고, 그 외에는 반도체 기억 장치(100)와 같다.

도 12를 참조하면, 주기 측정 회로(53)는 T형 플립플롭(501)과, 2진 카운터(507)와, 인버터(531∼534, 540∼545)와, NAND 게이트(535, 536, 538, 539, 547∼549)와, NOR 게이트(537, 546)를 포함한다. T형 플립플롭(501)에 대해서는 상술한 바와 같다.

인버터(531∼533)는 T형 플립플롭(501)으로부터 출력된 신호 Qp를 일정 시간 지연하여 인버터(534), NAND 게이트(536)의 다른 쪽 단자 및 NOR 게이트(537)의 한 쪽 단자로 출력한다. NOR 게이트(537)는 인버터(531∼533)에 의해 일정 시간 지연된 신호 Qp와, T형 플립플롭(501)으로부터 출력된 신호 Qp의 논리합을 연산하고, 그 연산 결과를 반전하여 인버터(542)로 출력한다. 그리고, 인버터(542)는 NOR 게이트(537)의 출력 신호를 반전하여 신호 /COR을 NAND 게이트(549)의 다른 쪽 단자로 출력한다.

인버터(534)는 인버터(533)의 출력 신호를 반전하여 NAND 게이트(535)의 다른 쪽 단자로 출력한다. NAND 게이트(535)는 인버터(534)의 출력 신호와, T형 플립플롭(501)으로부터 출력된 신호 Qp의 논리곱을 연산하고, 그 연산 결과를 반전하여 인버터(541)로 출력한다. 그리고, 인버터(541)는 NAND 게이트(535)의 출력 신호를 반전하여 신호 COE를 NAND 게이트(547)의 다른 쪽 단자로 출력한다.

NAND 게이트(536)는 인버터(531∼533)에 의해 일정 시간 지연된 신호 Qp와, T형 플립플롭(501)으로부터 출력된 신호 Qp의 논리곱을 연산하고, 그 연산 결과를 반전하여 NAND 게이트(539)의 다른 쪽 단자로 출력한다.

인버터(543∼545)는 2진 카운터(507)로부터 출력된 카운트값 Q<0:n> 중 최상위 비트 Qn을 일정 시간 지연하여 NOR 게이트(546)의 다른 쪽 단자로 출력한다. NOR 게이트(546)는 인버터(543∼545)에 의해 지연된 최상위 비트 Qn과, 2진 카운터(507)로부터 출력된 최상위 비트 Qn의 논리합을 연산하고, 그 연산 결과를 반전하여 NAND 게이트(547)의 한 쪽 단자로 출력한다. NAND 게이트(547)는 NOR 게이트(546)의 출력 신호와, 인버터(541)로부터 출력된 신호 COE의 논리곱을 연산하고, 그 연산 결과를 반전하여 신호 /COS를 NAND 게이트(548)의 한 쪽 단자로 출력한다.

NAND 게이트(548, 549)는 플립플롭을 구성하고, NAND 게이트(547)로부터 출력된 신호 /COS와, 인버터(542)로부터 출력된 신호 /COR을 입력으로 하여 신호 /CO를 NAND 게이트(538)의 다른 쪽 단자와 NAND 게이트(539)의 한 쪽 단자로 출력한다.

NAND 게이트(538)는 T형 플립플롭(501)으로부터 출력된 신호 Qp와, 신호 /CO의 논리곱을 연산하고, 그 연산 결과를 반전하여 인버터(540)로 출력한다. 그리고, 인버터(540)는 NAND 게이트(538)의 출력 신호를 반전하여 2진 카운터(507)의 CLKEN 단자로 출력한다. NAND 게이트(539)는 NAND 게이트(536)의 출력 신호와 신호 /CO의 논리곱을 연산하고, 그 연산 결과를 반전하여 리세트 신호 RST를 2진 카운터(507)의 RESET 단자로 출력한다.

2진 카운터(507)는 인버터(540)로부터 입력된 신호가 H 레벨인 기간에 외부핀으로부터 입력된 클럭 신호 CLK의 성분 개수를 카운팅하여 카운트값 Q<0:n>을 출력 회로(190)로 출력하고, 또한, 카운트값 Q<0:n>의 최상위 비트 Qn을 인버터(543) 및 NOR 게이트(546)의 한 쪽 단자로 출력한다. 또한, 2진 카운터(507)는 NAND 게이트(539)로부터 입력된 리세트 신호 RST가 H 레벨인 기간에 카운트값을 리세트한다. 또, 이 실시예 4에서는, 외부핀으로부터 입력되는 클럭 CLK의 주파수는 변화되고, 2진 카운터(507)는 카운팅 불가능한 주파수를 갖는 클럭 신호 CLK가 입력되면 오버플로하여 모든 비트가 「0」인 카운트값 Q<0:n>을 출력한다.

도 13을 참조하여 주기 측정 회로(53)에서의 동작에 대하여 설명한다. 2진 카운터(507)는 카운트 동작을 개시하기 전에 모든 비트가 「0」으로 이루어지는 카운트값 Q<0:n>을 출력하기 때문에, NOR 게이트(546)는 L 레벨의 신호를 출력하고, NAND 게이트(547)는 신호 COE의 논리 레벨에 관계없이 H 레벨의 신호 /COS를 출력한다. 그리고, T형 플립플롭(501)은 셀프타이머(40)로부터 입력된 펄스 신호 PHY에 근거하여 신호 Qp를 출력하고, 인버터(531∼533)는 신호 Qp를 일정 시간 지연하여 NOR 게이트(537)의 한 쪽 단자로 출력한다. NOR 게이트(537)는 일정 시간 지연된 신호 Qp와 신호 Qp의 논리합을 연산하고, 그 연산 결과를 반전하기 때문에, 신호 Qp의 논리 레벨이 하강하는 타이밍에 동기하여 L 레벨로부터 H 레벨로 전환하는 신호 COR을 출력한다. 그리고, 인버터(542)는 신호 COR을 반전한 신호 /COR을 NAND 게이트(549)의 다른 쪽 단자로 출력한다.

그리고, NAND 게이트(548, 549)로 이루어지는 플립플롭은 신호 /COS 및 신호 /COR에 근거하여 신호 /CO를 NAND 게이트(538)의 다른 쪽 단자 및 NAND 게이트(539)의 한 쪽 단자로 출력한다. 동작의 초기에는, 신호 /COS, /COR는 H 레벨이기 때문에 NAND 게이트(548, 549)로 이루어지는 플립플롭은 H 레벨의 신호 /CO를 출력한다.

따라서, NAND 게이트(538)는 T형 플립플롭(501)으로부터 입력된 신호 Qp의 논리 레벨에 따른 신호를 인버터(540)로 출력하고, 인버터(540)는 NAND 게이트(538)의 출력 신호를 반전하여 신호 CLKEN을 2진 카운터(507)의 CLKEN 단자로 출력한다.

또한, NAND 게이트(536)는 T형 플립플롭(501)으로부터 입력된 신호 Qp와, 인버터(531∼533)에 의해 일정 시간 지연된 신호 Qp의 논리곱을 연산하고, 그 연산 결과를 반전한 신호를 NAND 게이트(539)의 다른 쪽 단자로 출력한다. NAND 게이트(539)는 NAND 게이트(536)로부터 입력된 신호와, 신호 /CO의 논리곱을 연산하고, 그 연산 결과를 반전한 리세트 신호 RST를 2진 카운터(507)의 RESET 단자로출력한다.

따라서, 2진 카운터(507)는 신호 Qp가 L 레벨로부터 H 레벨로 전환하는 타이밍에 동기하여 카운트값을 리세트하고, 리세트 신호 RST가 H 레벨로부터 L 레벨로 전환하면 클럭 신호 CLK(도시하지 않음)의 성분 개수의 카운트를 개시한다. 그리고, 2진 카운터(507)는 카운트값 Q<0:n>을 출력한다. 2진 카운터(507)가 클럭 신호 CLK를 정상으로 카운팅하고 있을 때, 카운트 동작의 도중에서 카운트값 Q<0:n>의 최상위 비트로서 H 레벨의 최상위 비트 Qn이 출력된다. 그리고, 타이밍 t3에서 2진 카운터(507)가 오버플로를 일으키면, 최상위 비트 Qn은 H 레벨로부터 L 레벨로 전환된다.

NOR 게이트(546)는 일정 시간 지연시킨 최상위 비트 Qn과, 지연시키지 않는 최상위 비트 Qn의 논리합을 연산하고, 그 연산 결과를 반전하기 때문에, 최상위 비트 Qn의 논리 레벨이 H 레벨로부터 L 레벨로 전환되면, NOR 게이트(546)의 출력 신호는 L 레벨로부터 H 레벨로 전환된다. 신호 COE는 일정 시간 지연시킨 신호 Qp와, 신호 Qp의 논리곱을 연산함으로써 생성되므로, 2진 카운터(507)에서의 카운트 동작이 시작된 후에는 H 레벨을 유지한다. 그렇게 하면, NAND 게이트(547)는 신호 COE의 논리 레벨에 관계없이, NOR 게이트(546)의 출력 신호에 따라 논리 레벨이 전환되는 신호 /COS를 출력한다. 따라서, 타이밍 t3에서는, NAND 게이트(547)는 H 레벨로부터 L 레벨로 전환되는 신호 /COS를 출력한다. 최상위 비트 Qn이 H 레벨로부터 L 레벨로 전환되기 때문에, 인버터(543∼545)에 의한 지연 시간만큼 경과하면, NOR 게이트(546)는 L 레벨의 최상위 비트 Qn과 H 레벨의 신호를 받기 때문에 L레벨의 신호를 출력하고, NAND 게이트(547)는 H 레벨의 신호 /COS를 출력한다.

이와 같이, 타이밍 t3에서 2진 카운터(507)가 오버플로를 일으킨 것에 대응하여 NAND 게이트(547)는 H 레벨로부터 L 레벨로 전환되는 신호 /COS를 출력한다. 따라서, 인버터(543∼545), NOR 게이트(546) 및 NAND 게이트(547)는 2진 카운터(507)에서의 오버플로를 검출하는 오버플로 검출 회로를 구성한다.

신호 /COR는 세 개의 인버터(531∼533)에 의해 일정 시간 지연된 신호 Qp와, 지연되지 않는 신호 Qp의 논리합을 연산함으로써 생성되므로, 신호 Qp의 논리 레벨이 H 레벨로부터 L 레벨로 전환될 때까지 H 레벨을 유지한다. 그렇게 하면, NAND 게이트(548, 549)로 이루어지는 플립플롭은 타이밍 t3에서 H 레벨로부터 L 레벨로 전환되는 신호 /CO를 NAND 게이트(538, 539)로 출력한다. 그리고, NAND 게이트(538)는 L 레벨의 신호 /CO와 H 레벨의 신호 Qp에 따라 H 레벨의 신호를 출력하고, 인버터(540)는 L 레벨의 신호를 2진 카운터(507)의 CLKEN 단자로 출력한다. 또한, NAND 게이트(539)는 L 레벨의 신호 /CO에 근거하여 H 레벨의 리세트 신호 RST를 2진 카운터(507)의 RESET 단자로 출력한다. 그 결과, 2진 카운터(507)는 카운트 동작을 정지한다.

이와 같이, 실시예 4에 따른 주기 측정 회로(53)에서는 2진 카운터(507)가 오버플로를 일으키면 카운트 동작을 정지하여 카운트값을 리세트한다.

실시예 4에서는, 클럭 신호 CLK는 그 주파수를 저 주파수로부터 고 주파수로 바꿔 외부핀으로부터 반도체 기억 장치(103)에 입력된다. 그리고, 클럭 신호 CLK의 주파수가 높아지면, 2진 카운터(507)는 오버플로를 일으켜 상술한 바와 같이 카운트 동작을 정지한다. 그렇게 하면, 2진 카운터(507)는 모두가 L 레벨로 이루어지는 카운트값 Q<0:n>을 출력 회로(190)를 거쳐서 입출력 단자 DQ로 출력하기 때문에, 반도체 기억 장치(103)를 테스트하는 사람은 오버플로를 일으키는 클럭 신호 CLK의 주파수를 알 수 있다.

또한, 반도체 기억 장치(103)를 테스트하는 사람은 변화시킨 클럭 신호 CLK의 주파수를 미리 알고 있으므로, 오버플로를 일으키지 않는 주파수 중 최고의 주파수를 반도체 기억 장치(103)로 입력하여 펄스 신호 PHY의 주기를 측정한다. 이와 같이, 주파수가 높은 클럭 신호 CLK를 반도체 기억 장치(103)로 입력하는 것은, 주파수가 높아짐에 따라 클럭 신호 CLK의 주기는 짧아져 펄스 신호 PHY의 주기를 측정하는 단위 길이를 짧게 할 수 있으므로, 주기의 측정 정밀도가 높아지기 때문이다.

그 외에는 실시예 1과 동일하다.

실시예 4에 따르면, 반도체 기억 장치는 카운트 동작이 오버플로하면 카운트 동작을 정지하는 주기 측정 회로를 구비하므로, 카운트 동작이 오버플로하는 클럭 신호의 주파수를 용이하게 알 수 있다. 그 결과, 카운트 동작이 오버플로하지 않은 주파수 중, 최대의 주파수를 갖는 클럭 신호를 이용하여 펄스 신호의 주기를 정밀하게 측정할 수 있다.

(실시예 5)

도 14를 참조하면, 실시예 5에 따른 반도체 기억 장치(104)는 반도체 기억장치(100)의 셀프타이머(40)를 셀프타이머(41)로 바꾼 것이고, 기타는 반도체 기억 장치(100)와 같다. 또, 반도체 기억 장치(104)에서는, 커맨드 디코더(30)는 스위치 신호 SW1을 출력 회로(190)로 출력하고, 스위치 신호 SW2를 셀프타이머(41)로 출력한다.

도 15를 참조하면, 셀프타이머(41)는 타이머 회로(410, 411)와, 인버터(412)와, P 채널 MOS 트랜지스터(413, 415)와, N 채널 MOS 트랜지스터(414, 416)를 포함한다.

타이머 회로(410)는 펄스 신호 PHY1을 생성하여 P 채널 MOS 트랜지스터(413) 및 N 채널 MOS 트랜지스터(414)로 출력한다. 타이머 회로(411)는 펄스 신호 PHY1의 주기와 다른 주기를 갖는 펄스 신호 PHY2를 생성하여 P 채널 MOS 트랜지스터(415) 및 N 채널 MOS 트랜지스터(416)로 출력한다.

인버터(412)는 커맨드 디코더(30)로부터 스위치 신호 SW2를 받고, 그 받은 스위치 신호 SW2를 반전하여 P 채널 MOS 트랜지스터(413) 및 N 채널 MOS 트랜지스터(416)의 게이트 단자로 출력한다.

P 채널 MOS 트랜지스터(413)는 그 소스 단자를 N 채널 MOS 트랜지스터(414)의 소스 단자와 접속하고, 그 드레인 단자를 N 채널 MOS 트랜지스터(414)의 드레인 단자와 접속한다. N 채널 MOS 트랜지스터(414)는 커맨드 디코더(30)로부터 스위치 신호 SW2를 게이트 단자에 받는다. P 채널 MOS 트랜지스터(413) 및 N 채널 MOS 트랜지스터(414)는 트랜스퍼 게이트를 구성하고, 커맨드 디코더(30)로부터 H 레벨의 스위치 신호 SW2가 셀프타이머(41)에 입력되었을 때 타이머 회로(410)로부터 출력된 펄스 신호 PHY1을 주기 측정 회로(50)의 T형 플립플롭(501)으로 출력한다.

또한, P 채널 MOS 트랜지스터(415)는 그 소스 단자를 N 채널 MOS 트랜지스터(416)의 소스 단자와 접속하고, 그 드레인 단자를 N 채널 MOS 트랜지스터(416)의 드레인 단자와 접속한다. P 채널 MOS 트랜지스터(415)는 커맨드 디코더(30)로부터 스위치 신호 SW2를 게이트 단자에 받는다. P 채널 MOS 트랜지스터(415) 및 N 채널 MOS 트랜지스터(416)는 트랜스퍼 게이트를 구성하여, 커맨드 디코더(30)로부터 L 레벨의 스위치 신호 SW2가 셀프타이머(41)에 입력되었을 때 타이머 회로(411)로부터 출력된 펄스 신호 PHY2를 주기 측정 회로(50)의 T형 플립플롭(501)으로 출력한다.

이와 같이, 실시예 5에서는, 셀프타이머(41)는 주기가 다른 두 개의 주기 신호를 선택적으로 주기 측정 회로(50)로 출력한다. 주기 측정 회로(50)는 상술한 동작에 따라 셀프타이머(41)로부터 출력된 펄스 신호 PHY1 또는 PHY2의 주기를 측정한다.

타이머 회로(410)는 기준이 되는 펄스 신호 PHY1을 생성한다. 따라서, 주기 측정 회로(50)는 펄스 신호 PHY1의 주기와 펄스 신호 PHY2의 주기를 선택적으로 측정하고, 그 측정한 주기를 출력 회로(190)를 거쳐서 입출력 단자 DQ로 출력한다. 그 결과, 측정된 펄스 신호 PHY2의 주기가 측정된 펄스 신호 PHY1의 주기와 일치하도록 타이머 회로(411)로부터 출력되는 펄스 신호 PHY2의 주기를 조정할 수 있다.

상기에서는, 셀프타이머(41)는 두 개의 타이머 회로를 포함하는 것으로 설명했지만, 이것에 한정되지 않고, 일반적으로 주기가 다른 복수의 주기 신호를 생성하여 출력하도록 복수의 타이머 회로를 포함해도 무방하다.

반도체 기억 장치(104)에서는 주기 측정 회로(50) 대신 상술한 주기 측정 회로(51∼53) 중 어느 하나를 이용해도 무방하다.

그 외에는 실시예 1과 동일하다.

실시예 5에 따르면, 반도체 기억 장치는 주기가 다른 복수의 주기 신호를 생성하여 선택적으로 출력하는 셀프타이머와, 셀프타이머로부터 출력된 주기 신호의 주기를 측정하는 주기 측정 회로를 구비하므로, 하나의 주기 신호를 기본 주기 신호라고 정하고, 그 밖의 주기 신호의 주기를, 기본으로 되는 주기 신호의 주기에 맞도록 조정할 수 있다.

본 발명에 의하면, 주기 신호의 주기보다도 짧은 주기를 갖는 신호를 이용하여 주기 신호의 주기가 측정됨에 따라, 반도체 기억 장치의 내부에서 생성된 주기 신호의 주기를 정밀하게 측정할 수 있다.

또한, 본 발명에 의하면, 반도체 기억 장치는 입출력 단자와 주기 측정 회로에 의해 측정된 주기 신호의 주기를 입출력 단자로 출력하는 출력 회로를 더 구비하므로, 반도체 기억 장치의 양산 현장에서 반도체 기억 장치의 내부에서 생성된 주기 신호의 주기를 용이하게 측정할 수 있다.

또한, 본 발명에 의하면, 주기 신호 발생 회로는 제 1 주기를 갖는 제 1 주기 신호와, 제 1 주기와 다른 제 2 주기를 갖는 제 2 주기 신호를 선택적으로 주기측정 회로로 출력하므로, 반도체 기억 장치의 내부에서 생성된 주기가 다른 두 개의 주기 신호의 주기를 측정할 수 있다.

이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

기준 주기 신호에 동기하여 메모리 셀에 데이터를 입출력하고, 주기 신호에 동기하여 상기 메모리 셀의 리프레시 동작을 행하는 반도체 기억 장치로서,

복수의 메모리 셀과,

상기 주기 신호를 발생하는 주기 신호 발생 회로와,

상기 기준 주기 신호에 동기하여 상기 복수의 메모리 셀의 각각에 상기 데이터를 입출력하고, 상기 주기 신호 발생 회로로부터의 상기 주기 신호에 동기하여 상기 리프레시 동작을 행하는 주변 회로와,

상기 주기 신호의 제 1 주기보다도 짧은 제 2 주기를 갖는 상기 기준 주기 신호를 이용하여 상기 주기 신호의 주기를 측정하는 주기 측정 회로를 구비하는

반도체 기억 장치.
제 1 항에 있어서,

입출력 단자와,

상기 주기 측정 회로에 의해 측정된 상기 주기 신호의 주기를 상기 입출력 단자로 출력하는 출력 회로를 더 구비하는

반도체 기억 장치.
제 1 항에 있어서,

상기 주기 신호 발생 회로는 제 1 주기를 갖는 제 1 주기 신호와, 상기 제 1 주기와 다른 제 2 주기를 갖는 제 2 주기 신호를 선택적으로 상기 주기 측정 회로로 출력하는 반도체 기억 장치.