TW564487B - Method of ION implantation for achieving desired dopant concentration - Google Patents

Method of ION implantation for achieving desired dopant concentration Download PDF

Info

Publication number
TW564487B
TW564487B TW091119022A TW91119022A TW564487B TW 564487 B TW564487 B TW 564487B TW 091119022 A TW091119022 A TW 091119022A TW 91119022 A TW91119022 A TW 91119022A TW 564487 B TW564487 B TW 564487B
Authority
TW
Taiwan
Prior art keywords
region
material line
doped semiconductor
line
source
Prior art date
Application number
TW091119022A
Other languages
English (en)
Inventor
Paul Arthur Layman
Samir Chaudhry
Original Assignee
Agere Syst Guardian Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Syst Guardian Corp filed Critical Agere Syst Guardian Corp
Application granted granted Critical
Publication of TW564487B publication Critical patent/TW564487B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

564487 經濟部智慧財產局8工消費合作社印製 A7 --------- B7五、發明説明（1 ) 發明範圍 本發明是針對一種設有改變導電型式的接面-其設計 成爲導電-之半導體裝置及此裝置的製造方法。更特別地 ’本發明是針對具有可唯一決定的臨限電壓之金屬氧化物 場效電晶體（MOSFETs)及用於製造設有此裝置的積體電路之 方法。 發明背景 如專精於此技藝的人所知者，大多數金屬氧化物半導 體場效電晶體（MOSFETs)形成於側向，而電流平行於基材的 平面或本體表面，在源極區域與汲極區域之間的通道中流 動。 對於加強模式η通道金屬氧化物半導體場效電晶體而 言，基材是摻雜的ρ型，而源極與汲極區域係以η +摻雜擴 散或植入。一薄的氧化物層將導電性閘極與源極及汲極區 域之間的矽表面區域分離。無電流自汲極流到源極區域， 除非一導電性η型通道形成於二η型區域之間。當一相對 於基材-其典型上連接至源極-的正電壓施加至閘極時， 正電荷實際上沈積於閘極金屬上，且在響應時，於下方的 矽中感應負電荷。這些負電荷-其是移動電子-形成於矽 表面之一薄而反相的表面區域中。這些感應的移動電子形 成金屬氧化物半導體場效電晶體的通道’且允許電流從汲 極流到源極。閘極電壓的效應是改變感應通道的電導。降 低電導，則降低電子必須克服的源極、通道與汲極間之障 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 29>7公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 、11 線 564487 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（2 ) 壁。如果藉由施加超過臨限電壓（Vt)的閘極電壓，使障壁足 夠減小，則有顯著的電子從源極流到汲極。臨限電壓是感 應通道-即，形成反相區域以驅使金屬氧化物半導體場效 電晶體成爲導電狀態-所需要的最小閘極電壓。對於η通 道裝置而言，在感應一導電通道以前，正聞極電壓必須大 於一正臨限電壓。類似地，Ρ型通道裝置（其製造於具有Ρ 型源極與汲極植入物或擴散物的η型基材上）中需要比某臨 限値更負向的閘極電壓，以在通道中感應所需要的正電荷（ 包括移動電洞）。 臨限電壓是若干金屬氧化物半導體場效電晶體之物理 與電參數的函數，包含氧化物電容、氧化物厚度、軏極材 料（典型上是金屬或聚矽）與矽基材之間的工作函數之差異、 通道摻雜與閘極氧化物中的雜質離子電荷儲存量。如以下 討論者及依據先前技藝，典型上，改變基材摻雜濃度，以 在單一積體電路上形成具有不同的臨限電壓之金屬氧化物' 半導體場效電晶體。 製造於一積體電路晶片上的複數平面形η通道金屬氧 化物半導體場效電晶體主動裝置顯示於圖1的剖視圖。一 基材9包括一 ρ +區域50及一 ρ -層52，後者典型上是藉由 磊晶技術而從Ρ +區域生長。金屬氧化物半導體場效電晶體 2、4與6製造於基材9中。金屬氧化物半導體場效電晶體 2藉由一 LOCOS(在矽基材上局部氧化）區域1〇，而與金屬氧 化物半導體場效電晶體4分離。類似地，金屬氧化物半導 體場效電晶體6藉由LOCOS區域12，而與金屬氧化物半導 •4 I I I - I ...... I - n ·-一 (請先閲讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 564487 A7 B7 五、發明説明（3 ) 體&效電晶體4分離。另外，金屬氧化物半導體場效電晶 體2、4與6可以藉由淺溝渠隔離（STI)技術而電隔離，其中 一各向異性蝕刻在二主動裝置之間的區域中形成一溝渠。 以絕緣材料充塡。 金屬氧化物半導體場效電晶體2包括擴散於一 n型井 20中之—閘極14、一源極區域16及一汲極區域18。金屬 氧化物半導體場效電晶體4包括擴散於一 ρ型井34中之一 聞極28、一源極區域30及一汲極區域32。最後，金屬氧 化物半導體場效電晶體6包括一閘極3 8、擴散於一 η型井 44中之一源極區域4〇及一汲極區域42。閘極μ、28與38 藉由二氧化矽層46，也稱爲閘極氧化物層，而與基材9分 離。 因爲圖1企圖成爲一積體電路之一部分的簡化代表圖 ’所以各種接點、互聯、通孔與金屬層未顯示，且特性未 照比例繪示。特別有利的是-尤其是在數位應用中-製造η 通道與一 ρ通道金屬氧化物半導體場效電晶體的組合於一 晶片的相鄰區域上。此互補式金屬氧化物半導體場效電晶 體（CMOS)構造以基本反相器電路的形式繪示於圖2，包括 一 P型金屬氧化物半導體場效電晶體（PM0SFET )60與一 η 型金屬氧化物半導體場效電晶體（NMOSFET )62。金屬氧化 物半導體場效電晶體60與62的汲極連接在一起，以形成 輸出端子（V〇ut)。輸入端子（Vin)是由金屬氧化物半導體場效 電晶體閘極的共同連接形成。操作電壓由VD標示。圖2的 示意圖中，P型金屬氧化物半導體場效電晶體60可以由圖 本纸張尺度適用中國國家標準（CNS ) A4規格（2丨〇X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 -6- 564487 經濟部智慧財產局員工消費合作社印製 A7 ___ B7五、發明説明（4 ) 1的金屬氧化物半導體場效電晶體2之結構實施。η型金屬 氧化物半導體場效電晶體62可以由圖1的金屬氧化物半導 體場效電晶體4之結構貫施。 目前技藝的積體電路製造結合很多不同的功能與次系 統於單一晶片上，例如，結合不同型式的邏輯電路、邏輯 家族與記憶體元件。爲了最佳的性能與最小的功率消耗， 積體電路上的個別裝置可以在不同的操作電壓_即，V D與 V S値-操作。於是’必須以所需要的物理特徵製造主動裝 置，以容納所選擇的操作電壓。但是在產生具有這些特徵 的物理裝置時，也需要使製造過程步驟的數目減至最小及 簡化。 例如，圖1的每一金屬氧化物半導體場效電晶體2、4 與6可以設計成爲在不同的操作電壓（即，Vd/Vs)·及/或在不 同的臨限電壓（V〇操作。大體上，希望以最小値建立裝置操 作電壓，其提供所需要的性能，使裝置的功率消耗-於是 ，整體而言係晶片的功率消耗-減至最小。然而，已知有 一反效果；當裝置操作電壓減小時，裝置的操作速率也減 小。所以，爲了建立此二參數的最佳値，必須在符合所需 要的速率性能之操作電壓操作個別的裝置。 已知在一晶片上可以有複數操作電壓，也可以有由晶 片的主動元件與電路產生之複數輸出電壓。於是，響應於 前行輸出電壓的輸入電路或裝置必須能夠容納該輸出電壓 且主動裝置必須設計成爲在適當的輸入電壓啓動。對於金 屬氧化物半導體場效電晶體與接面場效電晶體裝置（JFETs) ^氏張尺度適用中國國家標準（CNS ) A4規格（210X297公~ " (請先閱讀背面之注意事項再填寫本頁) •裝· 、11 線 564487 經濟部智慧財產局員工消費合作社印製 A7 ___B7五、發明説明（5 ) 而言，此啓動電壓是臨限電壓，其値是由裝置的某些物理 參數建立，如上述。 形成複數具有不同臨限電壓之金屬氧化物半導體場效 電晶體的先前技藝過程繪示於圖3至6。在此過程的結論， 每一槽或井具有不同的摻雜密度，所以，形成於每一槽中 的金屬氧化物半導體場效電晶體具有不同的臨限電壓。如 圖3所示，一 p +基材100承載一磊晶生長的p -層1〇2，其 中形成複數（在此例中是三）η型槽。專精於此技藝的人認知 ，所展現的觀念也可以應用於在Ρ或η型基材中形成ρ型 槽或井。爲了形成槽，磊晶層102的某些區域由罩幕104、 106、108與1 10掩蔽，而這些罩幕之間的空間界定槽區域 。箭頭指示植入磷或砷，以產生η型井。典型上，植入能 量是10至100千電子伏特，而劑量是每平方公分1Ε12至 5Ε14。 如圖4所示，此植入步驟形成三η型井120、122與 1 24，每一井具有相同的摻雜密度。如果用於三井的其他物 理與電參數全部相同，則在過程中之此點的臨限電壓也相 同。圖4又繪示施加第二植入至井120，而井122與124(及 基材100的其他區域）由罩幕126與128掩蔽。於是，形成 在井1 20中之金屬氧化物半導體場效電晶體的最後摻雜密 度與臨限電壓是由植入井120中之圖4的參數決定。 續圖5，井120與124個別由罩幕130與132掩蔽。爲 了井122執行一額外的植入步驟，以建立形成於其內之金 屬氧化物半導體場效電晶體的最後摻雜密度與臨限電壓。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 線 564487 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（6 最後’如圖6所示，井120與122由一罩幕134掩蔽，而基 材100的剩餘部分在需要時由罩幕136掩蔽。現在，於井 1 24中進行一額外的植入，以建立它的摻雜密度，於是建立 形成於其內之金屬氧化物半導體場效電晶體的臨限電壓。 雖然此過程易於延伸至一積體電路上之任何數目的金屬氧 化物半導體場效電晶體，但是注意，它需要很多唯一罩幕 與根據積體電路上所需要之臨限電壓數目的掩蔽步驟。在 積體電路的製造時也總是需要減少罩幕的數目-因爲它們 的設計和製造價格昂貴-及製造過程步驟的數目。 如專精於此技藝的人所知者，在此處，金屬氧化物半 導體場效電晶體的製造係以傳統方式進行。對於每一金屬 氧化物半導體場效電晶體而言，生長或沈積一閘極氧化物 ，接著形成閘極。閘極充當第一低劑量植入物的罩幕，以 形成輕摻雜的汲極與源極區域。然後，藉由-例如-化學 蒸氣沈積，以沈積一相當厚的二氧化矽層，且各向異性蝕 刻其某些部分，只留下閘極附近的二側壁隔板。隔板充當 高劑量摻雜植入物的罩幕，以形成源極與汲極區域。在一 驅入擴散步驟以後，形成源極與汲極區域及相鄰的輕摻雜 區域。 發明簡述 爲了在半導體裝置之複數臨限電壓的形成提供進一步 的進展，乃提供一種用於形成具有不同臨限電壓値的金屬 氧化物半導體場效電晶體裝置之方法。 (請先閲讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公麓） -9- 564487 A7 B7 五、發明説明（7 ) 依據本發明之一實施例，一積體電路半導體裝置包含 複數摻雜的槽或井，其中稍後形成源極、汲極及通道區域 。建立每一井中的摻雜密度，以產生在該井中形成之金屬 氧化物半導體場效電晶體裝置所需要的臨限電壓。爲了在 槽中產生不同的摻雜位準，乃執行傾斜植入而通過光阻、 聚砂、二氧化矽、氮化矽、或任何阻礙或妨礙植入離子透 射通過彼的材料之圖案化線。圖案化層中的每一線具有不 同的寬度，以控制穿透圖案化層且進入線附近之區域內的 基材中的植入離子數目。對於相同的離子植入能量（典型上 以千電子伏特測量）而言，穿透層中之薄線的離子多於厚線 。於是，藉由植入通過相鄰的薄圖案線而形成的槽具有較 高的摻雜密度，且形成於其內的金屬氧化物半導體場效電 晶體具有較高的臨限電壓。 依據本發明的方法減少形成具有不同臨限電壓之金屬 氧化物半導體場效電晶體的成本與複雜性。具有某範圍之 臨限電壓値的複數金屬氧化物半導體場效電晶體可以同時 形成，而無額外的掩蔽步驟。 圖式簡單說明 鑑於較佳實施例的說明與下列的圖而考慮時，更容易 了解本發明且更易於明白它的其他優點與用途，其中： 圖1是先前技藝金屬氧化物半導體場效電晶體裝置的 剖視圖； 圖2是先前技藝互補式金氧半導體積體電路的部分示 本紙張尺度適用中國國家標準（CNS ) A4規格k 210X297公釐） 1-1-1. I I— I- - - — i - - 士- I (請先閱讀背面之注意事項再填寫本頁) 訂 -線 經濟部智慧財產局員工消費合作社印製 564487 經濟部智慧財產局員工消費合作社印製
(請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（21 OX 297公釐） -裝· 訂 線 12- 564487 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 (10) 134 罩幕 136 罩幕 168 互補式金氧半導 170 Ρ型金屬氧化物= 172 η型金屬氧化物= 174 Ρ型金屬氧化物= 176 η型金屬氧化物= 178 積體電路 182 η型金屬氧化物= 184 11型金屬氧化物: 200 基材 202 磊晶層 204 罩幕元件 206 罩幕元件 208 罩幕元件 210 罩幕元件 220 η型井 222 η型井 224 η型井 225 矽局部氧化區域 226 矽局部氧化區域 230 圖案化線 232 圖案化線 234 圖案化線 (請先閱讀背面之注意事項再填寫本頁) 裝·
、1T 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -13- 564487 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 (11 ) 236 箭頭 238 箭頭 240 箭頭 260 罩幕線 262 半導體基材 264 植入射線 270 罩幕線 272 半導體基材 274 植入射線 290 線 292 線 294 線 300 半導體基材 302 閘極罩幕 304 區域 310 線 350 罩幕線 352 罩幕線 354 基材 355 槽或井區域 356 源極/汲極區域 358 源極/汲極區域 360 離子植入射線 362 離子植入射線 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 線· 本纸張尺度適用中國國家標準（CMS ) A4規格（21 OX 297公釐） 564487 A7
370 閘極罩幕 372 植入離子射線 374 植入離子射線 376 線 378 線 380 線 發明詳細說明 經濟部智慧財產局員工消費合作社印製 圖7是先前技藝互補式金氧半導體積體電路168的部 分示意圖，繪示二對互補式金氧半導體裝置。P型金屬氧化 物半導體場效電晶體1 7 0與η型金屬氧化物半導體場效電 晶體172形成第一對互補式金氧半導體；ρ型金屬氧化物半 導體場效電晶體1 74與η型金屬氧化物半導體場效電晶體 176形成第二對互補式金氧半導體。Vm是用於ρ型金屬氧 化物半導體場效電晶體1 70與n型金屬氧化物半導體場效 電晶體172的閘極驅動信號，其在共用的汲極連接產生一 輸出信號（V。^)。Vu2是用於互補式金氧半導體對ρ型金屬 氧化物半導體場效電晶體174與η型金屬氧化物半導體場 效電晶體176的閘極信號，其產生一輸出信號V_2。又注 意，ρ型金屬氧化物半導體場效電晶體1 70響應於汲極電壓 Vdd，而P型金屬氧化物半導體場效電晶體174響應於汲極 電壓Vdd2。汲極電壓Vddl與Vdd2可以在晶片外或在晶片上產 生，雖然它們在圖7中繪示成爲源自於一晶片外電壓源。 因爲在一實施例中，Vddl與Vdd2不相等，所以v°utl不等於 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -15- 564487 A7 __— B7 五、發明説明（13 )
Vm2 〇在—典型的電路構造中，輸出信號V。…與.Voui2驅動 一串接電路鏈中的次一主動元件。例如，V。^可以充當輸 入信號Vin2，而v。^可以供應至積體電路168中的另一元 件或送出晶片外。Vinl可以由積體電路168中的其他電路產 生’或源自於一晶片外來源。無論如何，顯然，不同操作 電壓（Vcm與vdd2)及輸入/輸出電壓（Vrn、Vu2、Voun與V〇ut2) 的使用可能需要形成具有不同臨限電壓的金屬氧化物半導 體場效電晶體。結果，例如，包括p型金屬氧化物半導體 場效電晶體170與η型金屬氧化物半導體場效電晶體172 的互補式金氧半導體對能夠製造成爲具有第一臨限電壓， 而互補式金氧半導體對ρ型金屬氧化物半導體場效電晶體 174與η型金屬氧化物半導體場效電晶體176能夠製造成爲 具有第二臨限電壓。 圖8繪示包括一 η型金屬氧化物半導體場效電晶體裝 置182與一 η型金屬氧化物半導體場效電晶體裝置184的 另一示範性積體電路178。如同圖7，輸入信號Vgl與Vg2可 能不是在相同的電壓範圍，於是η型金屬氧化物半導體場 效電晶體裝置182與184必須各製造成爲容納一不同的臨 限電壓輸入信號。注意，在此狀況，η型金屬氧化物半導體 場效電晶體裝置1 82與η型金屬氧化物半導體場效電晶體 裝置184二者的汲極端子連接至單一供應電壓Vddl。每一電 晶體係從相同的供應電壓操作之事實不必然決定容納閘極 輸入信號所需要的臨限電壓。因爲金屬氧化物半導體場效 電晶體的臨限電壓是根據積體電路的很多設計與操作特徵 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝·
、1T 經濟部智慧財產局員工消費合作社印製 -16- 564487 A7 B7 五、發明説明（14 ) 而選擇，所以在目前技藝的積體電路中可能需要若干不同 的臨限電壓金屬氧化物半導體場效電晶體。 參考圖7，可以看到，p型金屬氧化物半導體場效電晶 體170與n型金屬氧化物半導體場效電晶體172能夠製造 成爲具有第一臨限電壓，而Ρ型金屬氧化物半導體場效電 晶體174與η型金屬氧化物半導體場效電晶體176能夠製 造成爲具有第二臨限電壓。藉由將本發明應用於圖8的電 路可以了解，本發明的相關性不限於互補式金氧半導體的 應用，而是可以應用於個別的金屬氧化物半導體場效電晶 體，無論此金屬氧化物半導體場效電晶體係互聯以形成邏 輯電路、信號處理電路、建立區塊電路的基本互補式金氧 半導體或記憶體裝置皆然。 如圖9所示，形成複數金屬氧化物半導體場效電晶體 與獨立決定各金屬氧化物半導體場效電晶體的臨限電壓之 第一步驟開始於植入井或槽。圖9中，一基材200(ρ +摻雜） 在一磊晶生長的Ρ -層202下方。罩幕元件204、206、208 與210安置於磊晶層202上方，且磷或砷摻雜離子植入罩 幕元件204、206、208與210之間的敞開空間中之磊晶層 202。結果繪示於圖1〇，其顯示三η型井220、222與224。 專精於此技藝的人認知，數目更大或更少的井可以依據本 發明的教導而形成。此外’在另一實施例中’用於產生Ρ 通道金屬氧化物半導體場效電晶體裝置的Ρ型井可以使用 植入步驟所用的硼離子’藉相同的技術形成。在一實施例 中，每一井220、222與224藉由矽局部氧化（LOCOS)區域 本紙張尺度適用中國國家標準（CNS)A4規格（210X 297公釐） 7" 裝-- ·* (請先閱讀背面之注意事項再填寫本頁}
、1T -線 經濟部智慧財產局員工消費合作社印製 564487 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明説明（I5 ) 225與226而與相鄰的井隔離。在另一實施例中，可以使用 淺溝渠隔離。 一層光阻、氮化矽、二氧化矽或可由待植入通過罩幕 元件之離子部分透射的其他材料形成於磊晶層202上方。 產生~具有複數不同寬度之線的罩幕元件，且罩幕用於使 層圖案化，俾使一線位於待植入的每一 η型井-例如，η型 井220、222與224 -附近。在圖11的示範性實施例中顯示 三條此圖案化線23 0、23 2與234。線是不同的寬度，其則 控制由於使用通過線之傾斜離子植入所致之相鄰井中的摻 雜密度。雖然傾斜角可能在1°與89。之間，但是傾斜角典 型上在約7°與60°之間。 箭頭236、238與240個別代表在井220、222與2 24中 之摻雜離子的傾斜植入。某些離子由線230、232與234吸 收，其中吸收率是個別線寬度與線材料（每一候選的材料具 有用於一特定離子之唯一的透射係數）的函數。於是，井 222接受的植入摻雜比井224低，因爲線232比線234寬。 結果，待形成在井222中的金屬氧化物半導體場效電晶體 之臨限電壓低於待形成在井224中的金屬氧化物半導體場 效電晶體之臨限電壓。線寬度與材料的選擇是爲了藉由控 制植入的摻雜密度而達成所需要的金屬氧化物半導體場效 電晶體臨限電壓。因爲金屬氧化物半導體場效電晶體通道 區域形成於井中，所以能夠使用單一罩幕形成寬度改變的 線，以在整個積體電路製造具有不同臨限電壓的金屬氧化 物半導體場效電晶體。 本紙張尺度適用中.國國家標準（CNS ) Α4規格（210乂297公釐） (請先閱讀背面之注意事項再填寫本頁)
-18- 經濟部智慧財產局員工消費合作社印製 564487 A7 __ B7 五、發明説明（I6 ) 注意’最靠近線之井的區域可以接收的植入劑量高於 較遠離線之區域，因爲在後者的狀況，植入的離子在掩蔽 層中行進較大的距離。見圖1 2 A的例子，其繪示一安置於 半導體基材262上方的罩幕線260及複數植入射線264。注 意’罩幕線足夠高，以允許全部植入射線264通過彼。圖 1 2 B繪不在半導體基材2 6 2中的摻雜輪廓；摻雜輪廓由一實 線代表，而擴散後的輪廓由虛線代表。此在摻雜輪廓中產 生側向變化，裝置臨限電壓由半導體基材262中之複合或 平均摻雜密度決定。 在圖1 3 A的實施例中，一罩幕線2 7 0安置於一半導體 基材272上方，但是在此狀況，罩幕線270未高至足以讓 全部植入射線274通過彼。於是，很多植入射線274通過 罩幕線270，而其他通過罩幕270上方。所得的摻雜輪廓繪 示於圖1 3 B，其中植入的輪廓由實線代表，而擴散後的輪廓 由虛線代表。在此實施例中，裝置臨限電壓由半導體基材 272中之平均或複合摻雜密度決定。 在本發明的另一實施例中，執行第二植入，以在井產 生相當均勻的摻雜分佈。如圖14所示，圖1丨的線圖案之 鏡像-包括線290、292與294 -形成於每一井220、222與 224的對立側，且從對立側執行第二傾斜植入，如所示。已 從井的二側植入以後，井的摻雜密度相當均勻。 因爲單一罩幕典型上用於將整個積體電路的線寬度圖 案化（或者，如果需要更均勻的摻雜密度，則係二罩幕& 依據本發明的過程顯然不如先前技藝的過程-其需g^
本紙張尺度適用中國國家標準（CNS (請先閱讀背面之注意事項再填寫本頁)
-19- 564487 經濟部智慧財產局員工消費合作社印製 五、發明説明ο7 ; 5罩幕’以形成具有不同的臨限電壓之金屬氧化物半導體 ^效電晶體-昂貴。在本發明之一實施例中，線230、232 與234由光阻材料形成。在其他實施例中，線是由聚矽、 氮化砂或二氧化矽形成，其全部是用於傳統積體電路製造 白勺常用措施。爲了決定每一線的寬度，必須考慮所使用的 線材料’因爲每一材料具有用於待植入之離子的不同透射 特徵。 從此處’製造過程依據傳統金屬氧化物半導體場效電 晶體製造步驟而進行。針對每一金屬氧化物半導體場效電 晶體’生長或沈積一閘極氧化物，然後形成閘極。閘極充 當用於第一低摻雜植入物的罩幕，以形成輕摻雜的汲極與 源極區域，也稱爲汲極與源極延伸物。然後，藉由—例 如-化學蒸氣沈積，沈積一相當厚的二氧化矽層，且各向 異性蝕刻，只留下閘極附近之二側壁隔板。隔板充當高劑 量摻雜植入物，以形成源極與汲極區域。在驅入擴散以後 ，形成源極與汲極區域及相鄰的輕摻雜區域。 當金屬氧化物半導體場效電晶體的尺寸繼續收縮時， 發展出某些不利的操作特徵，包含汲極引發的障壁降低。 此現象-其發生於源極與汲極區域之間有非意料中的靜電 交互作用時-典型上是由裝置區域之不適當的定標造成， 即，源極與汲極區域太厚或通道摻雜太低。汲極引發的障 壁負載之結果是源極與汲極之間的衝穿洩漏或崩潰，且閘 極對於通道電流失去控制。爲了避免汲極引發的障壁降低 ，當通道長度減小時’源極與汲極接面必須作成足夠淺。 (請先閱讀背面之注意事項再填寫本頁) -裝； 、1Τ 線 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -20· 564487 A7 五、發明説明（18 I I n n n I n I I (請先閱讀背面之注意事項再填寫本頁) 而且’通道摻雜必須足夠高，以防止汲極控制源極接面， 但是增加整個通道區域的摻雜濃度可能會非所欲地增加臨 限電壓。於是，通道摻雜是藉由在靠近源極與汲極區域的 通道中執行局部化摻雜植入而增加。已知局部化植入是光 環（halo)或口袋（p〇cket)式植入。靠近源極與汲極區域之較 高的摻雜使源極與汲極空乏寬度減小，且防止此二區域之 間的交互作用。光環過程使用傾斜的植入幾何形狀，且典 型上7H在聞極形成以後執彳丁。植入導致聞極下方之不均句 的側向輪廓，而源極與汲極區域中的側向輪廓保持相當均 勻。 線 經濟部智慧財產局員工消費合作社印製 圖15繪示在半導體基材300中之此光環植入。在半導 體基材300的區域304上方之閘極罩幕302(即，閘極充當 罩幕）附近的植入限制區域3 0 4中的摻雜濃度。圖· 1 5 B中的 線3 1 0代表半導體基材300中之示範性摻雜濃度輪廓。在 光環植入以後，摻雜濃度由線310繪示。如所示，區域304 外部的摻雜輪廓相當均勻，然後在閘極罩幕302下方變成 不均勻。當應用於金屬氧化物半導體場效電晶體裝置時， 區域304代表通道，而均勻的摻雜濃度之區域代表源極或 汲極區域。 本發明的教導可以與光環植入一起如下而使用。如圖 16A所示，二罩幕線350與352在基材354上方，包含一金 屬氧化物半導體場效電晶體的槽或井區域3 5 5。虛線繪示源 極/汲極區域35 6與3 5 8的近似位置，其將在過程中之一稍 後的階段形成於槽區域3 5 5中。離子植入射線3 60與3 62個 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公着） -21 - 564487 A7 經濟部智慈財產局員工消費合作社印製 五、發明説明彳9 別通過掩蔽的線350與352，以摻雜產生圖16B所示摻雜輪 廓的槽35 5，其代表沿著通過源極/汲極區域3 5 6與35 8的 水平平面之摻雜輪廓。 其次，光環植入是使用圖17A所示的閘極罩幕370及 植入離子射線372與374執行。參考圖ΠΒ，起初的摻雜濃 度由源自於圖1 6A所示過程的線376繪示。光環濃度由線 37 8繪示，總濃度由線3 80繪示。源極/汲極區域356與358 中的淨摻雜濃度的大小約比源極/汲極區域3 5 6與3 5 8下方 之槽區域3 55中的濃度大二位階。後者的濃度繪示於圖17C 。注意，它具有與在圖17B中由線374繪示的濃度相同的 形狀。圖17B中的摻雜輪廓也代表z方向（β卩，進入紙張的 平面）的摻雜濃度。 圖17Β的摻雜輪廓有利於減小閘極寬度小於約1微米 之金屬氧化物半導體場效電晶體中的狹窄寬度效應。特別 地，當通道寬度減小時，負狹窄寬度效應是臨限電壓的增 加。圖17Β的摻雜輪廓-離開閘極的區域中有較高的濃 度-使此臨限電壓的增加減小。 依據本發明的模擬結果已顯示，聚矽線寬度是0.65微 米時，產生1Ε17/立方公分的植入表面摻雜濃度，且假設所 模擬之金屬氧化物半導體場效電晶體的某些物理特徵，則 所得的臨限電壓是0.025伏特。當線寬度改變至0.20微米 時，表面摻雜濃度是7Ε17/立方公分，且所模擬之臨限電壓 是0.400伏特。 一過程已描述爲適用於形成金屬氧化物半導體場效電 (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 線 本纸張尺度適用中國國家標準（CNS ) Α4規格（210x 297公釐） 22- 564487 A7 B7 五、發明説明纠） 晶體槽，其中槽包括通道區域且具有受控制的摻雜密度。 雖然已繪示本發明的特定應用，但是此處揭示的原則提供 以各種方式及以各種電路結構實施本發明的基礎，包含由 m - v群組化合物與其他半導體材料形成的結構。雖然示 範性實施例是關於基於槽的金屬氧化物半導體場效電晶體 ，但是本發明的教導可以應用於任何裝置或裝置區域，其 中裝置特徵依摻雜濃度而定。例如，絕緣體上的矽與雙極 性接面電晶體區域的摻雜濃度可以由通過一材料層之傾斜 植入控制，如上述。例如，具有不同增益値的雙極性接面 電晶體可以藉由使用本發明的技術控制基極摻雜濃度而形 成於一積體電路中。而且，各種變化在本發明的範疇-其 只由以下的申請專利範圍限制-內是可行的。 Ί :1¾衣·-- (請先閲讀背面之注意事項再填寫本頁)
'1T 線 經濟部智慧財產局員工消費合作社印製 -23- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）

Claims (1)

  1. 564487 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1 1.一種用於製造半導體裝置區域之方法，包括： 在一半導體層上.形成一摻雜的半導體區域； 在半導體層的頂表面上形成一靠近摻雜的半導體區域 之第一材料線； 執行第一傾斜離子植入而通過第一材料線，其中離子 束相對於半導體層的頂表面，以一角度與第一材料線相交 ，俾使離子束在撞擊摻雜的半導體區域以前通過第一材料 線，且到達摻雜的半導體區域以增加其摻雜物濃度之植入 的離子劑量是依材料線寬度而定。 2 ·如申請專利範圍第1項之方法，其中形成材料線的步 驟包括在半導體層上方形成一第一層，使第一層圖案化以 識別材料線的位置，及移除材料線以外之第一層的材料。 3 ·如申g靑專利範圍第1項之方法，其中第一材料線的材 料選自於氣化砂、二氧化砂、光阻與多晶砂。 4·如申請專利範圍第1項之方法，其中傾斜角在約丨至 89度的範圍。 5.如申請專利範圍第1項之方法，其中選擇材料線的寬 度，以控制到達摻雜的半導體區域之離子植入劑量。 ’ 6·如申請專利範圍第丨項之方法，其中選擇材料線的高 度’以控制到達摻雜的半導體區域之離子植入劑量。 7.如申請專利範圍第1項之方法，其中又包括： 在慘雜的半導體區域之與第一材料線對立的側部形成 〜靠近摻雜的半導體區域之第二材料線； . 執行第二傾斜離子植入而通過第二材料線，其中離子 本紙&尺^^中國國家標準（〇灿）八4規格（210\297公釐) — --—---- ------IT------0 (請先閱讀背面之注意事項再填寫本頁) -24- 經濟部智慧財產局員工消費合作社印製 564487 A8 B8 C8 D8 六、申請專利範圍 2 束相對於半導體層的頂表面’以一角度與第二材料線相交 ’俾使離子束在撞擊摻雜的半導體區域以前通過第二材料 8·如申請專利範圍第7項之方法，其中在第一與第二傾 斜離子植入以後，摻雜的半導體區域中之側向摻雜物濃度 大致上均勻。 9 ·如申請專利範圍第1項之方法，其中摻雜物濃度側向 不均勻。 10·—種摻雜半導體裝置區域之方法，包括： 藉由一或更多摻雜物引入步驟，在一半導體層上形成 複數摻雜的半導體區域，其中至少一摻雜的半導體區域關 聯於複數半導體裝置之一； 在複數半導體區域之至少一區域附近形成一材料線； 執行離子植入，離子束相對於半導體層的頂表面，以 一角度與材料線相交，俾使離子束在撞擊附近的半導體區 域以前通過材料線，且植入的離子使摻雜的半導體區域之 摻雜濃度進一步增加，此是由材料線寬度決定。 11.如申§靑專利範圍第1 〇項之方法，其中摻雜的半導體 區域是半導體井。 1 2 ·如申請專利範圍第1 〇項之方法，其中材料線的材料 選自於氮化矽、二氧化矽、光阻與多晶矽。 1 3 .如申請專利範圍第1 〇項之方法，其中又包括： 形成一對立的材料線，其靠近且位於摻雜的半導體區 域之與材料線對立的側部； 本紙張尺度適用中國國家標準（CNS) Α4· (210><297公翁） --------Γ裝J------訂------線 (請先閲讀背面之注意事項再填寫本頁} -25- 564487 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 3 執行.第二傾斜離子植入而通過對立的材料線，離子束 相對於半導體層的頂表面’以一角度與對立的材料線相交 ，俾使離子束在撞擊摻雜的半導體區域以前通過對立的材 料線。 14_如申請專利範圍第10項之方法，其中形成複數材料 線，選擇每一材料線的寬度與高度，以在摻雜的半導體區 域中達成所需的摻雜濃度。 15.—種用於製造複數場效電晶體之方法，包括： 在一半導體基材上形成複數摻雜的半導體井，其中每 一摻雜的半導體井關聯於一場效電晶體； 形成複數材料線，每一材料線靠近一摻雜的半導體井 ’複數材料線的每一材料線具有預定的寬度； 執行傾斜離子植入而通過每一材料線，俾使離子束相 對於半導體層的頂表面，以一銳角與複數材料線的每一材 料線相交，且撞擊附近的摻雜的半導體井，且植入的離子 使摻雜的半導體井之摻雜濃度進一步增加； 在複數半導體井的每一井中，於半導體層之一區.域上 形成氧化物層，氧化物層下方的區域界定一通道區域； 在複數半導體井的每一并中，於氧化物層上方形成一 蘭極區域；及 在複數摻雜的半導體井的每一井中形成一源極區域與 一汲極區域，通道區域在其間； 其中與複數摻雜的半導體井的每一井關聯之一源極區 域、一汲極區域與一閘極的組合形成一場效電晶體，且通 ml HI i^i ，—¾^-- (請先閲讀背面之注意事項再填寫本頁) 、1T. 線 ^紙張尺度適用中國國家榡準（CNS ) A4規格（21〇><297公着） -26- 564487 Α8 Β8 C8 D8六、申請專利範圍 4 道區域的摻雜物密度依透射通過材料線的離子而定，且複 數場效電晶體的每一場效電晶體之臨限電壓依摻雜物密度 而定。 1 6 ·如申請專利範圍第1 5項之方法，其中在形成摻雜的 半導體井之步驟以後’摻雜的半導體井具有最小的摻雜物 密度。 17.如申請專利範圍第15項之方法，其中每一材料線的 透射性質是材料線寬度的函數。. * 1 8.如申請專利範圍第1 5項之方法，其中材料線包括氮 化矽、二氧化矽、光阻或多晶矽。 19.如申請專利範圍第15項之方法，其中又包括： 形成一對立的材料線，其靠近且位於摻雜的半導體井 之與材料線對立的側部； 執行第二傾斜離子植入而通過對立的材料線，離子束 相對於半導體層的頂表面，以一角度與對立的材料線相交 ，俾使離子束在撞撃摻雜的半導體井以前通過對立的材料 線。 (請先閱讀背面之注意事項再填寫本頁) •裝· 、1Τ 線 經濟部智慧財產局員工消費合作社印製 20·如申請專利範圍第15項之方法，其中選擇複數材料 線之每~材料線的寬度與高度，以達成相關的場效電晶體 之所需的臨限電壓。 2 1 · —種包括複數場效電晶體之半導體裝置，第一電晶 體形成於一第一導電型的槽區域中，其特徵爲一與第二電 晶體不同的臨限電壓，第—電晶體包含一閘極結構及形成 於槽區域中之第二導電型的淨導電率之第一與第二源極/汲
    -27- 564487 A8 B8 C8 D8 六、申請專利範圍 5 極區域’每一源極/汲極區域沿著裝置之一側向表面區域形 成在閘極區域的對立側上，每一源極/汲極區域包含一朝閘 極區域延伸的第一部分及一延伸離開閘極區域的第二部分 ，源極汲極區域之一的特徵爲沿著側向表面區域之第一導 電型的槽摻雜物濃度、第二部分中之相當高的第一槽摻雜 物濃度、自第二部分與第一部分之間朝閘極結構延伸之相 當低的槽摻雜物濃度。 22. 如申請專利範圍第21項之裝置，其中在該源極/汲 極區域中之相當低的槽摻雜物濃度延伸至閘極結構。 23. 如申請專利範圍第21項之裝置，其中在該源極/汲 極區域中之相當高的·槽摻雜物濃度小於每立方公分1E 19， 且在該源極/汲極區域中之相當低的摻雜物濃度小於每立方 公分9E18。 24. 如申請專利範圍第21項之裝置，其中在該源極/汲 極區域中之相當高的槽摻雜物濃度是在每立方公分1E16與 每立方公分1E19之間，且在該源極/汲極區域中之相當低的 摻雜物濃度小於每立方公分9E1 8。 25. 如申請專利範圍第21項之裝置，其中在該源極/汲 極區域中之相當高的槽摻雜物濃度約爲每立方公分2E1 8, 且在該源極/汲極區域中之相當低的摻雜物濃.度約爲每立方 公分1E18 〇 26. —種包括複數場效電晶體之半導體裝置，其中第一 電晶體形成於一第一導電型的槽區域中，第一電晶體包含 一閘極結構及形成於槽區域中之第二導電型的淨導電率之 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） Γ 裝-- (請先閱令背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 564487 A8 B8 C8 D8 々、申請專利範圍 6 第一與第二源極/汲極區域，在一源極/汲極區域下方的槽區 域包含一沿著一源極/汲極區域朝閘極區域延伸的第一部分 及一沿著一源極/汲極區域延伸離開閘極區域的第二部分， 第一部分的特徵爲相對於第二部分槽摻雜物濃度之第一導 電型的低槽摻雜物濃度。 27. 如申請專利範圍第.26項之裝置，其中低第一部分槽 摻雜物濃度延伸至閘極結構下方。 28. 如申請專利範圍第26項之裝置，其中在第二部分中 之槽摻雜物濃度小於每立方公分1E19，且第一部分中之槽 摻雜物濃度小於每立方公分9E1 8。 29. 如申請專利範圍第26項之裝置，其中在第二部分中 之槽摻雜物濃度是在每立方公分1E16與每立方公分1E19 之間，且第一部分中的槽摻雜物濃度小於每立方公分9E 1 8 〇 30. 如申請專利範圍第26項之裝置，其中在第二部分中 之槽摻雜物濃度約爲每立方公分IE 1 8，且在第一部分中之 槽摻雜物濃度約爲每立方公分5E 17。 (請先閱讀背面之注意事項再填寫本頁) •裝· 、言 線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29-
TW091119022A 2001-09-28 2002-08-22 Method of ION implantation for achieving desired dopant concentration TW564487B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/968,388 US20030064550A1 (en) 2001-09-28 2001-09-28 Method of ion implantation for achieving desired dopant concentration

Publications (1)

Publication Number Publication Date
TW564487B true TW564487B (en) 2003-12-01

Family

ID=25514203

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091119022A TW564487B (en) 2001-09-28 2002-08-22 Method of ION implantation for achieving desired dopant concentration

Country Status (5)

Country Link
US (2) US20030064550A1 (zh)
JP (2) JP4631097B2 (zh)
KR (1) KR100918182B1 (zh)
GB (1) GB2383189B (zh)
TW (1) TW564487B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6921690B2 (en) * 2001-12-20 2005-07-26 Intersil Americas Inc. Method of fabricating enhanced EPROM structures with accentuated hot electron generation regions
KR100598035B1 (ko) * 2004-02-24 2006-07-07 삼성전자주식회사 전하 전송 이미지 소자의 제조 방법
JP4168995B2 (ja) * 2004-09-30 2008-10-22 セイコーエプソン株式会社 半導体装置及びその製造方法
US20060240651A1 (en) * 2005-04-26 2006-10-26 Varian Semiconductor Equipment Associates, Inc. Methods and apparatus for adjusting ion implant parameters for improved process control
KR100675891B1 (ko) 2005-05-04 2007-02-02 주식회사 하이닉스반도체 불균일 이온주입장치 및 불균일 이온주입방법
JP4959990B2 (ja) * 2006-03-01 2012-06-27 株式会社東芝 半導体装置
JP4812480B2 (ja) * 2006-03-22 2011-11-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US7824973B2 (en) * 2008-10-02 2010-11-02 Infineon Technologies Ag Method of forming a semiconductor device and semiconductor device thereof
JP2016051812A (ja) * 2014-08-29 2016-04-11 キヤノン株式会社 接合型電界効果トランジスタの製造方法、半導体装置の製造方法、撮像装置の製造方法、接合型電界効果トランジスタ及び撮像装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4042843A (en) * 1975-06-05 1977-08-16 Electronic Arrays, Inc. Voltage level adaption in MOSFET chips
US4315781A (en) * 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
JPH045861A (ja) * 1990-04-23 1992-01-09 Mitsubishi Electric Corp 半導体装置
US5223445A (en) * 1990-05-30 1993-06-29 Matsushita Electric Industrial Co., Ltd. Large angle ion implantation method
KR940004446B1 (ko) * 1990-11-05 1994-05-25 미쓰비시뎅끼 가부시끼가이샤 반도체장치의 제조방법
JPH05183159A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及びその製造方法
US5372957A (en) * 1993-07-22 1994-12-13 Taiwan Semiconductor Manufacturing Company Multiple tilted angle ion implantation MOSFET method
US5444007A (en) * 1994-08-03 1995-08-22 Kabushiki Kaisha Toshiba Formation of trenches having different profiles
JPH08162424A (ja) * 1994-12-07 1996-06-21 Kawasaki Steel Corp 半導体装置の製造方法
US5668018A (en) * 1995-06-07 1997-09-16 International Business Machines Corporation Method for defining a region on a wall of a semiconductor structure
EP0789401A3 (en) * 1995-08-25 1998-09-16 Matsushita Electric Industrial Co., Ltd. LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method
JPH09246396A (ja) * 1996-03-07 1997-09-19 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3222380B2 (ja) * 1996-04-25 2001-10-29 シャープ株式会社 電界効果トランジスタ、および、ｃｍｏｓトランジスタ
US6163053A (en) * 1996-11-06 2000-12-19 Ricoh Company, Ltd. Semiconductor device having opposite-polarity region under channel
US6020244A (en) * 1996-12-30 2000-02-01 Intel Corporation Channel dopant implantation with automatic compensation for variations in critical dimension
US5827763A (en) * 1997-01-30 1998-10-27 Advanced Micro Devices, Inc. Method of forming a multiple transistor channel doping using a dual resist fabrication sequence
JPH10335658A (ja) * 1997-06-04 1998-12-18 Nec Corp Ｍｏｓｆｅｔ
US6153454A (en) * 1997-07-09 2000-11-28 Advanced Micro Devices, Inc. Convex device with selectively doped channel
JPH11121394A (ja) * 1997-10-16 1999-04-30 Toshiba Corp 半導体装置の製造方法
US6187619B1 (en) * 1998-02-17 2001-02-13 Shye-Lin Wu Method to fabricate short-channel MOSFETs with an improvement in ESD resistance
JP4326606B2 (ja) * 1998-03-26 2009-09-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2000040749A (ja) * 1998-07-24 2000-02-08 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2000150885A (ja) * 1998-09-07 2000-05-30 Seiko Epson Corp Ｍｏｓトランジスタの閾値電圧設定方法および半導体装置
US20020036328A1 (en) * 1998-11-16 2002-03-28 William R. Richards, Jr. Offset drain fermi-threshold field effect transistors
US6297098B1 (en) * 1999-11-01 2001-10-02 Taiwan Semiconductor Manufacturing Company Tilt-angle ion implant to improve junction breakdown in flash memory application
JP2001257343A (ja) * 2000-03-10 2001-09-21 Hitachi Ltd 半導体集積回路装置
JP2002026313A (ja) * 2000-07-06 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002198529A (ja) * 2000-10-18 2002-07-12 Hitachi Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
GB0220202D0 (en) 2002-10-09
GB2383189A (en) 2003-06-18
GB2383189B (en) 2005-10-12
JP2010157759A (ja) 2010-07-15
US20030064550A1 (en) 2003-04-03
US20040014303A1 (en) 2004-01-22
JP5762687B2 (ja) 2015-08-12
JP4631097B2 (ja) 2011-02-16
US7049199B2 (en) 2006-05-23
KR100918182B1 (ko) 2009-09-22
JP2003178995A (ja) 2003-06-27
KR20030027843A (ko) 2003-04-07

Similar Documents

Publication Publication Date Title
US7180136B2 (en) Biased, triple-well fully depleted SOI structure
JP4470011B2 (ja) ゲート電極を備えたトランジスタを有するデバイス及びその形成方法
US6833586B2 (en) LDMOS transistor with high voltage source and drain terminals
US20050151171A1 (en) JFET structure for integrated circuit and fabrication method
KR101245935B1 (ko) 반도체 소자 및 그 제조방법
JP5762687B2 (ja) 所望のドーパント濃度を実現するためのイオン注入法
EP0814502A1 (en) Complementary semiconductor device and method for producing the same
JP4384224B2 (ja) 高圧接合型電界効果トランジスタ
US20020093064A1 (en) Semiconductor device and method of fabricating the same
JP2006510206A (ja) 集積回路構造体
JP5511166B2 (ja) 半導体装置
US20060284266A1 (en) High voltage N-channel LDMOS devices built in a deep submicron CMOS process
US5913122A (en) Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions
US6600205B2 (en) Method for making low voltage transistors with increased breakdown voltage to substrate having three different MOS transistors
US6608336B2 (en) Lateral double diffused MOS transistor
JP2006114768A (ja) 半導体装置およびその製造方法
CN100403539C (zh) 半导体器件
US8318559B2 (en) Method of fabricating CMOS transistor
US6677208B2 (en) Transistor with bottomwall/sidewall junction capacitance reduction region and method
JP3744438B2 (ja) 半導体装置
US10325981B2 (en) High-side power device and manufacturing method thereof
JP2007088488A (ja) 電界効果トランジスタ及びその製造方法
US20220085155A1 (en) Transistor device, ternary inverter device including same, and manufacturing method therefor
US20220085017A1 (en) Transistor element, ternary inverter apparatus comprising same, and method for producing same
US6723593B1 (en) Deep submicron MOS transistor with increased threshold voltage

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent