TW560013B - Chemical semiconductor switch circuit device - Google Patents

Description

560013 五、發明說明α) [發明的詳細說明] [發明所屬的技術領域] 、 本發明係有關使用於高頻開關用途之化合物半導體開 關電路^置者。尤係使用於2· 4GHz頻帶以上之化合物半導 體開關裝置。 [習用技術] 在行動電話機等移動體用通信機器’多使用GHz頻帶 的微波，而於天線之切換電路或收·發信電路亦多使用為 切換該高頻信號之開關元件（如’·特開平9 — 1 8 1 6 4 2號）。而 以該元件，因係使用於高頻帶’通常係使用GaAs2場效電 晶體（以下稱為FET)為多’因而’有進行上述開關電路積 體化的所謂單石微波積體電路（monolithic microwave integrated circuit MMIC)之開發。 第5 A圖係表示GaAs場效電晶體之剖面圖。係於無摻雜 基板1表面部份摻雜N型雜質形成N型通道領域2後，在通道 領域2表面上配置肖特基（Schott ky)接觸之閘極電極3，而 在閘極電極3兩旁上配置、於GaAs表面為歐姆接觸之源· 汲極電極4、5。該電晶體係由閘極電極3電位，在下方的 通道領域2内形成空乏層（depletion layer)，以控制源極 電極4及汲極電極5間之通道電流者。 第5 B圖係表示使用G a A s場效電晶體之所謂 SPDT(Single Pole Double Throw)的化合物半導體開關電 路裝置之原理的電路圖。 第1及第2場效電晶體FET1、FET2的源極（或没極）係連

560013 五、發明說明（2) 接於共同輸入端子IN，而將各FET1、FET2的閘極電極介由 電阻Rl、R2連接於第1及第2控制端子Ctl —丨、ctl—2，然 後，將各FET的汲極（或源極）連接於第1及第2輸出端子 0UT1、0UT2。而施加第1及第2控制端子ctl-1、Ctl-2的信 號為互補信號，且係於施加Η位準信號之FET 011時，係將 施加於輸入端子IN的信號傳達於任何一方輸出端子。而電 阻R1、R 2對作為父流接地之控制端子c 11 — 1、c 11 - 2的直流 電位，係介由閘極電極以防止高頻信號的漏出為目的予以 配置。 上述化合物半導體開關電路裝置之等效電路圖係如第 6圖所示，微波係以特性阻抗5 〇 Ω為基準。各端子之阻抗 係以R1=R2 = R3 = 50Q電阻表示之。若將各端子之電位設定 為：VI、V2、V3時’該插入損耗（inserti〇n i〇ss)及隔離 值（isolation)可由下式表示： 插入損耗=20 1og(V2/Vl)[dB] 此乃由共同輸入端子IN，向輸出端子⑽T1傳遞信號時 之插入損耗。又， 隔離值=201og(V3/Vl)[dB] 此乃由共同輸入端子IN，至輸出端子0ϋΤ2間之隔離 值。而於化合物半導體開關電路裝置中，係被要求為使上 述插入損耗為儘小值，且儘量提高其隔離，因而於信號經 路插入串接的FET設計為要。而於該fet使用GaAs FET的理 由係因G a A s的電子移動度較s i為高，得以使電阻較小，且 可達成低損耗化，又因GaAs係為半絕緣性基板，故適於信

313691.ptd 第7頁 560013 五、發明說明（3) 號經路間之高隔離化。唯因GaAs較Si為高價，若能如PIN 二極體’能由Si作出等效的製品時，QaAs基板將在成本競 爭上處於劣勢。 於上述化合物半導體開關電路裝置中，多將FET通道 領域2的電阻R以， R二 1/en/z S[ Ω ]表示， 其中’ e·為電子電荷量（ΐ·6χ i〇-i9 c/cm3) η :為電子擔體濃度 :為電子移動度 S·為通道領域的剖面積（cm2) 因此，為使電阻R小、可在設計上儘量加大通道寬 度，而由通道領域的剖面積使插入損耗變小。 為此，依閘極電極3及通道領域2形成的肖特基接觸電 谷ϊ:成份變大’由此將使咼頻輸入信號泡漏，而使隔離度 (13〇1&1:丨〇11)惡化。為避免上述狀態，可設一分路（讣11111：) FET改善其隔離值，唯因晶片尺寸較大，成本提高，且係 以石夕材的廉價晶片替代，招致市場喪失的結果。 因此’遂開發省略分路FET，實現晶片尺寸縮小的開 關電路。

第7圖為表示閘極寬度為6〇〇μιη的化合物半導體開關 電路裝置的電路圖。該第1FET1及第2FET2之源極（或沒極） 係連接於共同輸入端子IN，而將FET1及FET2的閘極電極， 分別介由電阻Rl、R2連接於第1及第2控制端子Ctl-1、 CU-2，然後，將FET1及FET2的汲極（或源極）連接於第 第8頁 560013 五、發明說明（4) 第2輸出端子0UT1、0UT2。施加第1及第2控制端子Cti-i、 Ct卜2的信號為互補信號，且於施加η位準信號之FETg 〇n 時，係將施加於輸入端子IN的輸入信號傳達於任何一方的 輸出端子者。而電阻R1、R2對作為交流接地之控制端子 Ct卜1、Ct 1-2的直流電位，係介由閘極電極以防止高頻信 5虎的漏出為目的予以配置。 第7圖的電路，係與第5B圖所示之使用GaAs FET之所 呑月SPDT之化合物半導體開關電路裝置之原理電路為略同的 電路構成’該FET1及FET2之閘極電極的閘極寬度fg，係設 計於60 0 μ m。而將閘極寬度Wg設定於較習用頻為小，係表 示將FET的on電阻加大，且因閘極電極之面積（Lgx Wg)變 小，表示由閘極電極與通道領域之肖特基接觸而有的寄生 容量變小，因而，於電路動作上有極大差異。 第8圖係表示，將該化合物半導體開關電路裝置予以 積體化的化合物半導體晶片之一例。 在GaAs基板上中央部配置進行開關的FET1及FET2，且 於各FET的閘極電極連接電阻ri、r2。而將對應於共同輸 入端子IN，輸出端子0UT1、0UT2，控制端子Ctl-1、Ctl-2 等的銲墊（pad)設於基板周邊。圖中，以虛線表示的第2層 配線，係於形成各FET之閘極電極時、同時形成的閘極金 屬層（Ti/Pt/Au)20，而以實線表示的第3層配線即為進行 各元件之連接及銲墊形成的銲墊金屬廣（Ti/Pt/Au)30。對 第1層的基板予以電阻接觸之歐姆金属層（AuGe/Ni/Au)10 係形成各FET之源極電極、汲極電極及各電阻兩端之引線

313691.ptd 第9頁 560013 五、發明說明（5) ^-------—- 者園唯因於第8圖中，係與銲墊層3()重疊 未予以圖示。 由第8圖可知，其構件僅係對應於FET1、FET2、電阻 早、共γΓΛ^端子1N、輸出端子0UT1、〇UT2、控制端 專的銲墊而已。因而，較採用分路的化合 物+ ¥體開關電路裝置，得以最少的構件構成。 本發明的該半導體裝置之特徵，係於FETHFET2亦同） 寬度形成為600 ’目而可使晶片尺寸得為縮小。 就疋，表不於第8圖中之FET1係由點鎖線所圍的長方形 之通道領域12形成。下 銲塾金屬層30, ί連接=的第3層3支梳齒狀 逆接於™出端子0UT1的源極電極1 3(或 汲極電極）’且於該下方具有以第i層之歐姆金屬層1〇形成 的源極電極14(或汲極電極）。又於上方向下延伸之第3層3 支梳齒狀銲墊金屬層30,乃連接於共同輸入端子〇的汲極 電極15(或源極電極），且於該下方具有以第】層之歐姆金 屬層10形成的汲極電極15(或源極電極）。該兩電極係以梳 齒嵌合狀予以配置，且於其間，將由第2層之閘極金屬層 20形成的閉極電極17，以4支梳齒狀配置於通道領域12 上。而由上方延伸之中間梳齒的汲極電極13(或源極電 極），係由FET1及FET2共用’因而’得為小型化者。此處 所謂的閘極寬度600 β m，係指各FET之梳齒狀閘極電極i 7 之閘極寬度總和分別為6 0 0 // m。 該結果，可使上述化合物半導體晶片的尺寸為：〇·37 X 0.03mm2，其較使用分路FET時之化合物半導體晶片，得

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第10頁 56〇〇l3 五 、發明説明（6) 戚小1/5。 '、、 第9A圖為第8圖所示FET1的部分擴大平面圖。圖中， 點虡線園繞的長方形領域，係形成於基板1 1的通道領域 \。立由左侧延伸之4支梳齒狀第3層銲墊金屬層30為連接 12輸S端子〇υΤ1之源極電極13(或没極電極），而於㊁ 於^ 1層歐姆金屬層10形成之源極電極14(或汲極電極）。 由於由右侧延伸之4支梳齒狀第3層銲墊金屬層3 0，係連接 又斗同輸入端子IN的汲極電極15(或源極電極），而於該下 於^由第1層歐姆金屬層10形成之汲極電極16(或源極電 方。該兩電極係以梳齒欲合狀予以配置，且於其間，將 極L 9層之閘極金屬層20形成的間極電極17，以梳齒狀配 由第 #々f域1 2上。 變於通道領众 ^ 第9B圖係表示該FET之部分剖面圖。在基板11上設有^ 裂通道領域1 2，及於兩側形成源極領域1 8及汲極領域1 9之 +蜇雜質擴散領域’且於通道領域1 2設閘極電極1 7，而於 雜質擴散領威’設有由第1層之歐姆金屬層1〇形成之汲極 電極14及源極電極16。再於該上面如上述’設有由第3層 銲墊金屬層30形成的汲極電極13及源極電極15，予以進行 各元件之配線專作業。 又因該開關電路於2· 4GHz以上高頻帶的插入損耗惡化 極少，且知隔離度係隨著FET之寄生容量而得以改善，因 而，由以優先設計隔離度，以600//m的閘極寬度Wg，予以 確保1 8dB以上之隔離度。 於第8圖之表示實際型樣的化合物半導體開關電路裝

313691.ptd 第11頁 560013 五、發明說明（7) 置中α又疋FET1及FET2的閘極長度Lg為〇· 5 # m，閘極寬度 Wg為600 /ζιη%，可確保插入損耗〇·65άβ及隔離度。該 特性係活用於包含Bluet〇〇th(將手機、薄本型個人電腦、 攜帶式資訊端機、數位攝影機及其他周邊機器等予以相互 連接以提升移動業務環境之通信規袼）之使用2. 帶 的工業科學及醫學頻帶頻譜（sPectrum)擴散通信之應用領 域的高頻（RF)開關者。 近來，矽半導體晶片的性能提升尤為迅速，於高頻波 :利用的可能性高冑。元先係因矽晶片較難利用於高頻波 帶，而有使用高價位的化合物半導體之舉，若矽半導體的 利用可能性增高下，價格高的化合物半導體必將在價格競 肀上不敵，因而，有須於縮小晶片尺寸上抑制成本之必 要，由此可知，減少晶片尺寸勢在必行。 [發明所欲解決的問題] 而如上述，若省去分路FET，且設閘極寬度6〇〇以 :可大t田減；Ba片尺寸。於第8圖所示之開關電路邏輯 〇υτιϊ: =出端子〇UT1傳輸信號時’可在近於輸出端子 T1的控制端子ctH施加3V’且於控制端子cti 2施加 ον，而若需於輸出端子0UT2傳輪信號，即 子0UT2控制端子以^施加3V，且於控制、=== 0V偏壓信號。 Li i上％加 若需於輸出端子0UT1傳輪 0UT1的控制端子ctl-Ι施加3V 0V’而若需於輸出端子〇UT2傳 信號時，可在近於輸出端子 且於控制端子Ctl-2施加 輪信號，即可在近於輸出端 560013 五、發明說明（8) 子0UT2控制端子Ctl-2施加3V，且於控制端子ctl-l上施加 0V偏壓信號。 然而，由客戶要求，亦有組成相反邏輯者。也就是 說：需於輸出端子0UT1傳輸信號時，可在遠於輸出端子 0UT1的控制端子ct 1-2施加3V，且於控制端子ct 1-1施加 0V，而若需於輸出端子0UT2傳輪信號，即可在遠於輸出端 子0UT2控制端子Ctl-1施加3V，且於控制端子Ctl_2上施加 ον偏壓信號之邏輯（以下，簡稱為密勒型開關電路Mi丨ler type switching circuit)，唯於此時，勢必增大晶片面 積。 第10圖係表不’將第8圖所示化合物半導體開關電路 裝置之密勒型開關電路予位積體化之化合物半導體晶片 例。 在GaAs基板上中央部配置進行開關作業的FET1及FET2 再於各FET的間極電極上連接電阻R1、R2。而將對應於共 同輸入端子IN’輸出端子⑽口、〇ϋΤ2，控制端子cuq、 Ctl-2等的銲塾係於基板周邊，且設在FET1&FET2周圍。 又如虛線所示’第2層的配線係於各feT的閘極電極形成的 同時’予以形成之。又以虛線表示的第2層配線，係於形 成各FET之閘極電極時、同時形成的閘極金屬層 (Ti/Pt/Au)20，而以實線表示的第3層配線即為進行各元 件之連接及鮮塾形成的銲墊金屬層（Ti/pt/Au)3〇。對第i 層的基板’予以電阻接觸之歐姆金屬層（AuGe/Ni/Au)l 〇係 形成各FET之源極電極、汲極電極及各電阻兩端之引線電

560013 五、發明說明（9) -- 極者。唯因於第10圖中，係與銲墊金屬層30重疊、因 予以圖示。 禾 FET1的閘極電極及控制端子ct丨―丨係以電阻R1連接， ，以電阻R2連接之FET2的閘極電極及控制端子ct丨―2形成 在勒型，為此連接、該電阻R丨、R2係沿晶片外周予以配 置。 晶片内部配置有：對應於共同輸入端子丨N、控制端 子Ctl-1及Ctl-2或輸出端子0UT1及OUT2的銲墊。若將第8 圖所不之開關電路型樣布局變更為密勒型邏輯電路布局 時，因晶片内無多餘空間而須沿晶片外周配置電阻。 而’若依該配置，即需分別於晶片之X方向（左右）擴大25 //ra，且係於Υ方向增加5〇em，因而使晶片尺寸增大。 唯如上述，為與矽晶片價格上之競爭贏得優勢、有將 化合物半導體晶片之晶片尺寸縮小，以抑制價格為必要的 條件’因此，晶片尺寸的縮小不能免。 [解決問題的手段] 本發明係有鑑於上述諸多狀況而予以作成。係於通道 層表面形成設有源極電極、閘極電極及沒極電極的第1及 第2FET ’且將兩FET的汲極電極或源極電極為共同輸入端 子’亦具連接於上述兩fet>及極電極或源極電極之第1及第 2輸出端子，將上述第1輸出端子及控制端子用銲塾配置於 上述第1FET周圍，亦將上述第2輸出端子及控制端子用銲 塾配置於上述第2FET周圍，施加控制信號於上述兩FET之 閘極電極，使任一方FET導通，以將上述共同輸入端子與

560013 五、發明說明（11) 在本開關電路的邏輯中，若需於輸出端子0UT1傳輸信 號時，可在遠離輸出端子0UT1的控制端子Ctl-2施加3V， 且於控制端子Ctl-1施加0V，而若需於輸出端子0UT2傳輸 信號，即可在遠離輸出端子0UT2之控制端子Ctl-Ι施加 3V，且於控制端子ctl-2上施加0V偏壓信號。 第2圖為本發明之第1實施形態、係表示密勒型化合物 半導體開關電路裝置積體化之化合物半導體晶片之一例 7f\ ° 在GaAs基板上中央部配置施行開關的FET1及FET2，且 於各FET的閘極電極連接電阻Ri、R2。而將對應於共同輸 入端子IN，輸出端子0UT1、0UT2，控制端子Ctl-1、Ctl-2 等銲墊（pad)係分別設於基板周邊之FET1&FET2周圍。又 以虛線表示的第2層配線，係於形成各fET之閘極電極時、 同時形成的閘極金屬層（Ti/Pt/Au)20，而以實線表示的第 3層配線即為進行各元件之連接及銲墊形成的銲墊金屬層 (Ti/Pt/Au)30。對第1層的基板，予以電阻接觸之歐姆金 屬層（AuGe/Ni/Au)10係形成各FET之源極電極、汲極電極 及各電阻兩端之引線電極者。唯因於第2圖中，係與銲墊 金屬層30重疊、因而未予以圖示。 FET1的閘極電極及控制端子Ct丨―丨係以電阻R1連接， 與以電阻R2連接之FET2的閘極電極及控制端子ct丨_2形成 密勒型。而電阻R1及R2係由兩FET延伸，且與連接在共同 輸入端子之電極，介由氮化膜交又設置的n +型雜質擴散領

560013 五、發明說明（12) 由第2圖可知，構件僅有··對應於、FET2、電阻 R1、R2、共同輸^端子IN、輸出端子ουυ、〇ϋΤ2，控制端 子^卜1 \CU—2等的銲塾，係以最少構件構成。圖中所示 之FET1，係形成於點鎖線圍繞的長方形通道領域丨2内。由 下方延伸而上的第3層3支梳齒狀銲墊金屬層3〇，乃連接於 輸出端子OUT 1的源極電極丨3 (或汲極電極）且於該下方具有 以第1層之歐姆金屬層1 〇形成的源極電極^ 4 (或汲極電 =)。另外，於上方向下延伸之第3層3支梳齒狀銲墊金屬 層30為連接於共同輸入端子〇的汲極電極15(或源極電 ^)，而於該下方具有以第i層之歐姆金屬層1〇形成的汲極 電極1 4(或源極電極）。該兩電極係以梳齒嵌合狀予以配 置，且於其間，將由第2層之閘極金屬層2〇形成的閘極電 極17，以4支梳齒狀配置於通道領域12上。而由上方延伸 之中間梳齒的汲極電極13(或源極電極），係由”口及以以 共用。 再且，為作成密勒型之開關電路，將延伸之電阻r 1及 R2配置於晶片内部，即較沿外周配置時、得以抑制晶片X 方向的擴大’因而可抑制晶片尺寸僅於γ方向增加。 第3圖為表示本發明第2實施形態之密勒型開關電路裝 置予以積體化之化合物半導體開關電路裝置例。 在第2實施形態中，係將電阻R丨及R2平行配置於共同 輸入端子IN及兩FET間，唯使兩FET1、FET2於Y方向縮、小， 以確保閘極寬度，係將一部份設在對應於控制端子 ctl-1、Ctl-2及輸出端子0UT1、0UT2之銲墊間，以確保兩 313691.ptd 第17頁 560013 五、發明說明（13) 電阻的配置領域。 該各構成要件之說明、因與第2圖各件相同而予以省 略唯一差異係在於變更各FET圖案，將FET之源極、汲極及 閘極電極之一部份配置於控制端子及輸出端子銲墊間。由 此，即得與第2圖所示FET同一閘極寬度、作成於Y方向縮 小，且係於X方向擴大的FET，因而，得於共同輸入端子IN 及兩F E T間，確保所需空間。 FET1的閘極電極與控制端子Ct 1-2係以電阻R1連接， 而將F E T 2的閘極電極與控制端子C11 - 1係以電阻R 2予以連 接之。電阻R1及電阻R2係由兩FET延伸，交叉設於與共同 輸入端子連接之電極，且平行配置於對應共同輸入端子之 銲墊及兩FET間之空間。 於第4圖中表示第3圖A-A線的剖面圖。此乃電阻R1及 電阻R2與共同輸入端子連接電極的交叉部。基板u上設有 作為電阻Rl、R2的n +型雜質擴散領域40(第3圖中係以點鎖 線表示），介由氮化膜與由兩FET之源極或汲極電極沿伸於 共同輸入端子IN之汲極電極15(或源極電極）交叉。電阻 Rl、R2係設於基板的n +型雜質擴散領域，係於形成fet之 源極及汲極領域時同時形成。 又於共同輸入子鮮塾、控制端子Ctl-1鲜塾、ctl - 2 銲墊、輸出端子0UT1銲墊、0UT2銲墊、及兩FET之閘極電 極周端部下，亦如點虛線所示，設有n +型雜質擴散領域 (因係於閘極電極周端部，與閘極電極重疊、故未予以圖 示）。該n +型雜質擴散領域不僅於周端部，亦可設於各辉

560013 五、發明說明（14) 塾及兩FET之全閉極電極下方。而該n+型雜質擴散領域係 於形成源極及汲極領域時，同時予以形成。且該n +型雜質 擴散領域及電阻R 1、R 2相互鄰接部份之開離距離為4 。 此係被要求於化合物半導體開關電路裝置之隔離值為 2OdB以上的關係，由實驗而知，若保持開離距離為4 β ^， 即可充分確保20dB以上的隔離值。 雖然理論上的證據不足，唯以半絕緣性GaAs*板為絕 緣基板的前題一向認為耐壓應為無限大，然而依實測得知 财壓為有限值。為此’在半絕緣性GaAs基板中之空乏層延 伸，由對應於空乏層距離之變化，可能於該空乏層到達鄰 接之其他圖案時，即於該處產生高頻波信號的洩漏。但若 在鄰接圖案之鄰接侧周端部，設n +型雜質擴散領域，且將 該開離距離設定為4// m，即可獲得充分確保2〇(18以上的隔 離值。又於電磁場模擬（simulati〇n)中若設定4"瓜之開 離距離，即可知於2· 4GHz中獲得約40dB的隔離值。 因電阻R1及R2，或FET的閘極電極周端部為n +型雜質 擴散領域，故與未參入雜質之基板丨丨（半絕緣性基板電阻 值為+lx 107Ω · cm)表面不同，而雜質濃度愈高（離子種 29Si+、濃度1至5x l〇8cm-3)由此使對銲墊、FET配線層之閘 極電極、電阻的空乏層不延伸，因而，得以在相互鄰接之 開離距離為4/z m，充分確保確保20dB的隔離值。 結果，得以使本發明之化合物半導體晶片之尺寸於〇 3 7 X = 3 〇 m m 2。此乃與第8圖所示之習用通常型樣之化合物 平導體晶片尺寸為同一尺寸者。

560013 五、發明說明（15) FET1及FET2之擴大圖及剖面構造 習用品相同，故予以省略該說明。。η 使用FET特性相_了1可為料領域之】=速了電 壓等通道形成條件，或閘極寬度不同之FET。 A 、 再且，該各n+型雜質擴散領域，可不必與 領域同時形成’亦可分別由另一製程予以形成/ 如上所述，本發明第1實施形態的特徵，係於由通常 圖案之邏輯，變更為密勒型邏輯開關電路 、，由通: 同輸入端子與兩FET間配置兩個電阻以、R2。可 ” 外周配置電阻時，抑制於為無义方向晶片尺寸之^ Μ 僅為在Y方向之晶片尺寸增大者。 、 而 又於本發明第2實施形態的特徵，係變更F E τ之型樣， 將FET之一部份配置於控制端子及輸出端子銲墊間，且將 兩電阻一平行配置於共同輸入端子與兩FET間者。因係變 更FET之圖案，可使閘極寬度Wg得維持不變，而使γ方向之 F E T尺寸縮小，以確保共同輸入端子與各f E T間之空間。且 係於該空間配置平行之兩電阻R1、R2，更於鄰接的各構件 周端部，設n +型雜質擴散領域，將間離距離設定為4 a m， 即可由如第8圖所示之通常邏輯型樣之晶片尺寸收容密勒 型開關電路裝置。又因第2圖係於共同輸入端子與兩fet間 配置兩電阻，雖無法避免於γ方向的擴大，唯可如第3圖所 示，可由變更FET的圖案，在共同輸入端子與FET間確保空 間，即如第8圖所示，可收容與通常型樣之開關電路裝置 為同一之晶片尺寸。

313691.ptd 第20頁 560013 五、發明說明（16) [發明的效果] ^ f所^^右依本發明，即可獲得下列效果： % ;將電阻平行配置於共同輸入端子及FET間， 係較沿晶片外周配置時，1曰 若沿晶片外周配置，:於曰的增加不致於顯著。 义於Χ方向擴大晶片尺寸，唯因係配 置於曰曰片内部，故得依抑制為僅於Υ方向之增大。 制减ί 1係變更FET的型樣將該FET的一部份配置於控 子銲墊間。也就是說，作成於y方向縮 而；^丘n、蚣X方向擴大的FET型樣，即可保持fet閘極寬度 端子及FET間確保空間。於該空間配置相互 即Γ以斑電阻等）及確保平行4以ffl間離距離的兩電阻， 關常樣同一晶片尺寸1現密勒型開關型樣之開 擴大ΐ L鹏由上述最小構件及晶片内之配置方式，可不必 競爭力。介晶片尺寸，得大幅提升對石夕半導體晶片之價格 組件（ΜΓΡ、可使晶片尺寸縮小，因而，可組裝較習用小型 6 · 2· lmmX 2_ Gininx 〇· 9mm)更為小的小型組件 1.6mmx 1_6瞻 0.75mm)。 略八1 由於本發明之化合物半導體開關電路裝置可省 R1 ^ R9 ’因此’其構件係僅對應於FET1、FET2、電阻 共同輸入端子IN、輸出端子0UT1、0UT2、控制端 ctl—2等之銲塾而已’因而，較習用化合物半導 體開關電路裝置，得由最小構件予以構成之優點。

560013 圖式簡單說明 [附圖的簡單說明] 第1圖為說明本發明之電路圖。 第2圖為說明本發明之平面圖。 第3圖為說明本發明之平面圖。 第4圖為說明本發明之剖面圖。 第5 A圖為說明習用例之剖面圖。 第5B圖為說明習用例之電路圖。 第6圖為說明習用例之等效電路圖。 第7圖為說明習用例之電路圖。 第8圖為說明習用例之平面圖。 第9 A圖為說明習用例之平面圖。 第9B圖為說明習用例之剖面圖。 第1 0圖為說明習用例之平面圖。 [符號的說明] 1 基板 2 > 12 通道領域 3^17 閘極 4 源極 5 汲極 10 歐姆（Ohmic)金屬層 13、14 源極（或汲極） 15 汲極（或源極） 20 閘極（g a t e )金屬層 30 銲墊（pad)金屬層 40 雜質擴散領域

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Claims (1)

1. 5

   3 — 案號91110762 ^^年β月4日 修正 六、申請專利範圍 1. 一種化合物半導體開關電路裝置，係於通道層表面形 成設有源極電極、閘極電極及〉及極電極的苐1及弟 2FET，且將兩FET的汲極電極或源極電極為共同輸入端 子，亦具有連接於上述兩FET之汲極電極或源極電極之 第1及第2輸出端子，以及連接於上述兩FET之閘極電極 之第1及第2控制電極，將上述第1輸出端子及控制端子 用銲墊配置於上述第1 FET周圍，亦將上述第2輸出端子 及控制端子用銲墊配置於上述第2FET周圍，施加控制 信號於上述兩FET之閘極電極，使任一方FET導通，以 使上述共同輸入端子與上述第1及第2輸出端子之任一 方形成信號路徑之化合物半導體開關電路裝置， 其中，將連接上述第1 FΕΤ之閘極電極及第2控制端 子的第1電阻，及連接上述第2FET之閘極電極及第1控 制端子的第2電阻，配置於作為上述共同輸入端子的銲 墊與兩FET間，而且，在上述各銲墊周端部或全銲墊下 方，及上述兩F Ε Τ之配線層周端部或全配線層下方，設 有擴散一導電型雜質之高濃度領域為其特徵者。 2. 如申請專利範圍第1項記載之化合物半導體開關電路裝 置，其中， 上述第1及第2電阻係於基板擴散雜質而形成之高 濃度領域者。 3. 如申請專利範圍第1項記載之化合物半導體開關電路裝 置，其中， 上述高濃度領域係使用源極領域及汲極領域之擴

   313691. ptc 第1頁 2003. 08.06. 023 560013 m κ _案號91110762_乃年rf月4日 修正_ 六、申請專利範圍 散領域者。 4. 一種化合物半導體開關電路裝置，係 於通道層表面形成設有源極電極、閘極電極及汲 極電極的第1及第2FET’且將兩FET的〉及極電極或源極 電極為共同輸入端子，亦具連接於上述兩FET汲極電極 或源極電極之第1及第2輸出端子，以及連接於上述兩 FET之閘極電極之第1及第2控制電極，將上述第1輸出 端子及控制端子用銲墊配置於上述第1 FET周圍，亦將 上述第2輸出端子及控制端子用銲墊配置於上述第2FET 周圍，施加控制信號於上述兩F E T之閘極電極，使任一 方FET導通，以將上述共同輸入端子與上述第1及第2輸 出端子之任一方形成信號路徑之化合物半導體開關電 路裝置， 將連接上述第1 FET之閘極電極及上述第2控制端子 的第1電阻，及連接上述第2FET之閘極電極及上述第1 控制端子的第2電阻，平行配置於作為上述共同輸入端 子的銲墊，平行配置於兩FET間，而且，在上述各銲墊 周端部或全鲜塾下方，及上述兩FE T之配線層周端部或 全配線層下方，設有擴散一導電型雜質之高濃度領域 為其特徵者。 5. 如申請專利範圍第4項記載之化合物半導體開關電路裝 置，係於， 對應上述第1控制端子及第1輸出端子的銲墊間， 配置上述第1 FET之一部份，而於對應上述第2控制端子

   313691. ptc 2003. 08. 06. 024 第2頁 560013 _案號9Π10762_为年cP月+曰_iMi_ 六、申請專利範圍 及第2輸出端子的銲墊間，配置上述第2FET之一部份 者。 6. 如申請專利範圍第4項記載之化合物半導體開關電路裝 置，其中， 上述第1及第2電阻係於基板擴散雜質而形成之高 濃度領域者。 7. 如申請專利範圍第4項記載之化合物半導體開關電路裝 置，係於 上述全高濃度領域之鄰接間隔距離，係接近至可 確保所定隔離度臨界值附近者。 8. 如申請專利範圍第4項記載之化合物半導體開關電路裝 置，其中， 上述全高濃度領域係使用源極領域及汲極領域之 擴散領域者。 9. 如申請專利範圍第1項或第4項記載之化合物半導體開 關電路裝置，其中， 上述第1及第2電阻，係與連接於上述兩FET之源極 電極及汲極電極延伸之上述共同輸入端子交叉者。

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