TW552702B

TW552702B - Semiconductor integrated circuit device and a method of manufacturing the same

Info

Publication number: TW552702B
Application number: TW091108120A
Authority: TW
Inventors: Fumio Ootsuka; Yusuke Nonaka; Satoshi Shimamoto; Sohei Omori; Hideto Kazama
Original assignee: Hitachi Ltd
Priority date: 2001-06-18
Filing date: 2002-04-19
Publication date: 2003-09-11
Also published as: JP2003007978A; US20030082877A1; US6635937B2; US20040211993A1; US20020190399A1; KR100869620B1; US6762444B2; US7022563B2; JP4083397B2; KR20020096873A

Description

552702 A7 B7 五、發明説明（i [發明的技術領域] 本發明係有關半導體積體電路裝置及其製造技術，尤其是有關應用於具有靜態隨機存取記憶體（SRAM; Static Random Access Memory)之半導體積體電路裝置的有效技術。 [先前技藝] 個人電腦及工作站用之快取記憶體上使用有SRAM。該SRAM包含記憶1位元資訊之正反器電路與兩個資訊傳輸用金屬絕緣半導體場效電晶體（MISFET; Metal Insulator Semiconductor Field Effect Transistor)，該正反器電路如以一對驅動用MISFET與一對負荷用MISFET構成。對於此種記憶體單元，會出現因α射線造成軟性誤差的問題。所謂因α射線造成之軟性誤差，係指自外界宇宙射線所含之α射線及LSI之封裝體材料中所含之放射性原子釋放出之α射線進入記憶體單元内，而破壞保存於記憶體單元中之資訊的現象。為因應該α射線，而檢討出一種在記憶體單元中之資訊儲存部（前述正反器電路之輸入輸出部）内附加電容，以增加資訊儲存部之電容的方法。此種資訊儲存部之電容如 IEDM 19 9 8 Ρ20 5 中所記載。 [發明所欲解決之問題] 尤其是，隨近年來半導體積體電路之高積體化及微細化，記憶體面積趨於縮小化。以至資訊儲存部，亦即一對驅動用η通道型MISFET與一對負荷用ρ通道型MISFET的距 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公赘） 552702 A7 B7 五、發明説明（離縮小化，容易受到射線的影響。此外，因減少耗電造成電源電壓（Vcc)降低，如此，α射線造成之軟性誤差的發生率也上昇。

另外，檢討前述之SRAM、與如在單一基板上形成具有類比電容之鎖相迴路（PLL; Phase Locked Loop)電路等之所謂的系統大面積積體電路（LSI; Large Scale Integrated Circuit) 〇該PLL電路上使用之類比電容，如使用有將半導體基板 (擴散層）作為下部電極，將形成於半導體基板上之閘極絕緣膜作為電容絕緣膜，並將閘極絕緣膜上之導電性膜（如多晶矽膜）作為上部電極的電容。但是，此種電容隨閘極絕緣膜的薄膜化，而產生隧道電流。以致漏電流增加，如在0 · 13 // m世代以後，預期漏電流將超過其目標值之1 X l(T4A/cm2，而阻礙PLL電路的正常工作。此外，在半導體基板上形成電容的情況下，受到基板電位之影響，電容的電壓特性改變。本發明之目的，在提供一種如使SRAM之記憶體單元之軟性誤差降低的高性能半導體積體電路裝置。本發明之其他目的，在提高半導體積體電路裝置，如在單一基板上形成SRAM與具有類比電容之元件之系統LSI的性能。本發明之前述目的與新增特徵，從本說明書之内容及附圖即可瞭解。 -5- 木紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐）

[解決問題之手段] 本專利所揭示之主要發明的概要簡單說明如下。 (1)本發明之半導體積體電路裝置包含：一對導電層，其係電性連接構成記憶體單元之一通道型MISFE^各個問極與沒極；電容絕緣膜，其係形成於前述一對導電層上、，並在前述-對導電層中之任何一方的導電層上具有；口邵|及上部電極，其係形成於前述電容絕緣膜及開口部上亦可將涊一對導電層形成於層間絕緣膜中。此外，亦可使導電層之上部自層間絕緣膜表面突出。此外，亦可以使j部電極之形成區域大於前述導電層之形成區域，並包含則逑導電層之形成區域之方式形成上部電極。 (2) 此外，除形成有前述記憶體單元之第一區域之外，亦可汉置第一區域，在孩第二區域上形成，形成於第—區域之前述導電層、電容絕緣膜及前述上部電極、與分別^ 同一層上所形成的其他電容。 (3) 本發明之半導體積體電路裝置之製造方法包含··— 對導私層形成步驟，其係在構成記憶體單元之一對口通曾型MISFET上之層間絕緣膜巾形成配線溝，藉由埋入導^ 性膜，與前述一對η通道型MISFET之各個閘極與沒極電二連接；電容絕緣膜形成步驟，其係形成於前述一對導電層《上部；開口部形成步驟，其係藉由選擇性除去前述：：導電層中之任何導電層上之電容絕緣膜，以形成開口部；’ 及上邵電極形成步驟，其係在包含前述開口部内之前逑· 容絕緣膜上堆積導電性膜，藉由蝕刻以形成上部電極。％

本纸張尺度it财_家標準 552702 A7 B7

五、發明説明（4 外，亦可於前述一對導電層形成後，藉由蚀刻前述層間絕緣膜中之表面，使前述一對導電層之側壁露出。除形成有前述記憶體單元之第一區域之外，亦可設置第二區域，於該第二區域，以與前述一對導電層、電容絕緣膜及上部電極之形成部驟相同的步驟形成其他電容。 [發明之實施形態] 以下，參照圖式詳細說明本發明之實施形態。而用於說明實施形態之全部圖式中，具有相同功能之構件註記相同符號，並省略其重複說明。 (第一種實施形態）圖1係顯示第一種實施形態之SRAM之記憶體單元的等效電路圖。如圖所示，該記憶體單元MC配置於一對互補性資料線（資料線DL、資料線/(bar)DL)與字元線WL的交叉部，並包含：一對驅動用MISFETQdl，Qd2、一對負荷用 MISFETQpl，Qp2、及一對傳輸用 MISFETQtl，Qt2。驅動用MISFETQdl，Qd2及傳輸用MISFETQtl，Qt2以η通道型 MISFE 丁構成，負荷用MISFETQpl，Qp2以ρ通道型MISFET 構成。構成記憶體單元MC之上述6個MISFET中，驅動用 MISFETQdl及負荷用MISFETQpl構成CMOS反向器INV1，驅動用MISFETQd2及負荷用MISFETQp2構成CMOS反向器 INV2。此等一對CMOS反向器INV1，INV2彼此之輸入輸出端子（儲存節點A，B)交叉結合，構成作為記憶i位元資訊之資訊儲存部的正反器電路。此外，該正反器電路之一方本紙張足度適用中國國/^標準(〇1^8)八4規格（21〇\ 297公爱：） 552702 A7 B7 五、發明説明（5 的輸入輸出端子（儲存節點A)連接於傳輸用MISFETQtl之源極、汲極區域的一方，另一方之輸入輸出端子（儲存節點B)連接於傳輸用MISFETQt2之源極、汲極區域的一方。再者，傳輸用MISFETQtl之源極 '汲極區域之另一方連接於資料線DL，傳輸用MISFETQt2之源極、汲極區域之另一方連接於資料線/DL。此外，正反器電路之一端（負荷用 MISFETQpl，Qp2之各源極區域）連接於電源電壓（Vcc)，另一端（驅動用MISFETQdl，Qd2之各源極區域）連接於接地（基準）電壓（Vss)。裝 ? 以下說明上述電路之工作，一方之CMOS反向器INV1之儲存節點A為高電位（“H”）時，由於驅動用MISFETQd2接通，因此另一方之CMOS反向器INV2之儲存節點B處於低電位（“L”）。因此，驅動用MISFETQdl切斷，儲存節點A 保持高電位（“Η”）。亦即，藉由使一對CMOS反向器INV1， INV2交叉結合的鎖存電路，保持有彼此之儲存節點A、B 的狀悲’於施加有電源電壓時保持有資訊。傳輸用MISFETQtl, Qt2之各個閘極上連接有字元線 WL，藉由該字元線WL來控制傳輸用MISFETQtl，Qt2之導通、非導通。亦即，由於字元線WL為高電位（“H”）時，傳輸用MISFETQtl，Qt2接通，正反器電路與互補性資料線 (資料線DL、/DL)電性連接，因此儲存節點A、B之電位狀態（“H”或“L”）顯示於資料線DL、/DL上，讀出記憶體單元 MC的資訊。記憶體單元MC内寫入資訊時，字元線WL處於“H”電位 -8- 本紙張尺度適州中國國家標準(CNS) A4規格（：n〇x 297公釐） A7 B7

552702 五、發明説明（6 電平，傳輸用MISFETQtl，Qt2處於接通狀態，將資料線 DL、/DL之資訊傳送至儲存節點A、B。於該儲存節點a、 B間附加電容cSR，以因應α射線。此種SRAM之έ己憶體早元形成於圖2所示之記憶體單元开3 成區域（SRAM)内，其周邊如存在邏輯電路形成區域 (Logic)及類比電容形成區域（Analog Capacitor)。如後述’邏輯電路形成區域（Logic)内如形成有構成邏輯電路之 η通道MISFETQn及p通道型MISFETQp，此外，類比電容形成區域（Analog Capacitor)内形成有類比電容cAN。此等記憶體單元形成區域（SRAM)、邏輯電路形成區域（L〇gic)及類比電容形成區域（Analog Capacitor)形成於單一的半導體基板1上。其次，按照其製造步驟，說明本實施形態之半導體積體電路裝置。圖3〜圖39係顯示本實施形態之半導體積體電路裝置之製造方法的基板重要部分剖面圖或平面圖。如圖3〜圖6所示，首先，於半導體基板丨中形成元件分離 2。此處，圖6係顯示形成於記憶體單元形成區域（SRAM) 約1個1己憶體單元部分之區域的半導體基板平面圖，圖3左側之圖係圖6之A — A的剖面圖，圖4係圖6之B — B的剖面圖。此外’圖3右側之圖係類比電容形成區域（Anai〇g Capacitor)的剖面圖，圖5係邏輯電路形成區域（L〇gic)的剖面圖。該元件分離2由以下方式形成。如藉由蝕刻包含約具有 1〜10 Ω cm電阻率之p型單晶矽的半導體基板1，形成深度 -9- 本紙張尺度適用中國國家標準(CNS) A4規格297公釐）

裝

552702 A7 •_________B7 五、發明説明----- 約2 5 0nm的元件分離溝。之後，如藉由在約1000。(：下熱氧化半導體基板i，在溝的内壁形成包含膜厚約1〇nm之薄氧化矽膜（圖上未顯示）的絕緣膜。形成該氧化矽膜，係為求恢復產生於溝内壁之乾式蝕刻的損傷，並且緩和於下一個步驟中，在埋入溝内部之氧化碎膜5與半導體基板1之界面上產生的壓力。其次，於包含溝内部之半導體基板1上，如以化學汽相蒸鍍（CVD; Chemical Vapor Deposition)法，堆積包含膜厚約45 0〜50〇nm之氧化矽膜5的絕緣膜，以化學機械研磨 (CMP; Chemical Mechanical Polishing)法，研磨溝上部之 I 氧化硬膜將其表面予以平坦化。其次，如在半導體基板1上離子植入p型雜質（硼）及η型雜質（如磷）後，藉由以約l〇〇(TC之熱處理，使上述雜質擴散，在半導體基板1上形成p型井（區域）3及n型井（區域)4。結果’如圖3之左圖、圖4及圖6所示，在記憶體單元形成區域（SRAM)之半導體基板1上形成有ρ型井3及η型井4主表面之活性區域Anl，An2，Apl，Αρ2，此等活性區域被埋入有絕緣膜之氧化；?夕膜5的元件分離2包圍。此外，如圖5所示，於邏輯電路形成區域（L〇gic)之半導體基板1上形成有ρ型井3及η型井4。此外，如圖3之右側所示，類比電容形成區域（Anal〇g Capacitor)以元件分離2覆蓋。進一步詳細說明，於記憶體單元形成區域（SRAM)之半 | ，10- 本紙張尺度適用中國國家標準(C NS) A4規格（210 X 1297公釐) ' ----- 552702 A7 _ B7 1、發明説明（8 ) 導體基板1的主表面上形成有構成記憶體單元MC的6個 MISFET(Qtl，Qt2，Qdl，Qd2，Qpl，Qp2)，其中η通道型 MISFET(Qtl，Qdl)形成於活性區域Apl(p型井3)上，n通道型MISFET(Qt2，Qd2)形成於活性區域Αρ2(ρ型井3)上。此外，ρ通道型MISFET(Qp2)形成於活性區域Anl(n型井4) 上，ρ通道型MISFET(Qpl)形成於活性區域Αη2(η型井4)上 (參照圖10)。此外，邏輯電路形成區域（Logic)之ρ型井3上形成有構成邏輯電路之η通道MISFETQn，η型井4上形成有構成邏輯電路之ρ通道型MISFETQp。其次，如使用氟酸系洗淨液，濕式洗淨半導體基板l(p 型井3及η型井4)之表面後，如圖7〜圖10所示，以約800 °c 之熱氧化，分別在ρ型井3及η型井4之表面形成膜厚約6nm 之潔淨的閘極氧化膜（閘極絕緣膜）8。繼續’在閘極氧化膜8上形成閘極G。此處，圖1 〇係顯示形成於記憶體單元形成區域（SRAM)之約1個部分之記憶體單元區域的半導體基板平面圖，圖7左側之圖係圖1〇之八一 A剖面圖，圖8係圖10之B — B剖面圖。此外，圖7右側之圖係類比電容形成區域（Analog Capacitor)之剖面圖，圖9係邏輯電路形成區域（Logic)的剖面圖。該閘極G由以下之方式形成。首先，於閘極氧化膜8之上部’如以C VD法堆積膜厚约1 〇〇 nm之低電阻多晶碎膜9。其次’如將光阻膜（圖上未顯示）作為掩模，藉由乾式蝕刻多晶矽膜9，形成包含多晶矽膜9之閘極g。本紙張尺度適用中國國家標準(CNS) A4規格(謂X 297公赞) ____ -11 - 五、發明説明（9 ) 如圖10、圖7之左圖及圖8所示，在記憶體單元形成區域 (SRAM)之活性區域Apl上形成有傳輸用MISFETQtl之閘極 G與驅動用MISFETQdl之閘極G，在活性區域Ap2上形成有傳輸用MISFETQt2之閘極與驅動用MISFETQd2之閘極G。此外，在活性區域Anl上形成有負荷用MISFETQp2之閘極 G ’在活性區域An2上形成有負荷用MISFETQpl之閘極G。此等閘極分別形成於與圖中之A— A直交的方向上，負荷用 MISFETQpl之閘極G與驅動用MISFETQdl之閘極共用，此外’負荷用MISFETQp2之閘極及驅動用MISFETQd2之閘極共用。此外’於邏輯電路形成區域（Logic)之半導體基板ι(ρ型井3及η型井4)上亦形成有該閘極G(圖9),此外，類比電容形成區域（Analog Capacitor)之元件分離2上形成有發揮配線功能的閘極G(圖7之左圖）。其次’如藉由在p型井3上之閘極G的兩側植入n型雜質 (磷）’以开〉成η型半導體區域13，此外，藉由在η型井4上植入ρ型雜質（坤），以形成ρ-型半導體區域14。其次，在半導體基板1上，如以CVD法堆積氧化矽膜 16 °該氧化矽膜具有後述之側壁隔片16s形成時之蝕刻阻止層的功能。再者，於氧化矽膜16上，如以CVD法堆積包含氮化矽膜之絕緣膜後’如圖11〜圖14所示，藉由異方性蝕刻，在閘極G之側壁形成包含絕緣膜之側壁隔片16 s。此時，係在對其下層之氧化矽膜16具有選擇比之條件下進行氮化矽膜的本紙G度適用^國家標準(CNS) 公士一^-— - 552702 五、發明説明（ I虫刻’防止半導體基板1 (p型井3、η型井4 )的表面蝕刻。其次’將該側壁隔片16 s作為掩模，姓刻氧化矽膜16。此時’係在對其下層之半導體基板Wp型井3、η型井4)具有選擇比的條件下進行氧化矽膜16的蝕刻。其次，如藉由在ρ型井3内離子植入η型雜質（磷或砷），以形成η +型半導體區域17(源極、汲極），藉由在η型井4 内離子植入ρ型雜質（硼），以形成ρ+型半導體區域丨8 (源極、沒極）。裝此處，圖14係顯示形成於記憶體單元形成區域（SRAM) 之約1個部分之記憶體單元區域的半導體基板平面圖，圖 11左側之圖係圖14之A — A剖面圖，圖12係圖14之B — B剖面圖。此外，圖11右側之圖係類比電容形成區域（Anal〇g Capacitor)的剖面圖，圖13係邏輯電路形成區域（L〇gic)的剖面圖。，至此之步驟，於記憶體單元形成區域（SRAM)上完成構成S己憶體單元MC之6個MISFET(驅動用MISFETQdl, Qd2、傳輸用 MISFETQtl，Qt2 及負荷用 msFETQpi,

Qp2)，此外，在邏輯電路形成區域（L〇gic)上完成n通道 MISFETQn及ρ通道型 MISFETQp 〇繼續，如圖15〜圖18所示，如洗淨半導體基板丨之表面後，在半導體基板1上，藉由濺射法，如堆積姑膜、鎳膜或鈦膜等金屬膜，繼續，藉由s 600 t下實施丨分鐘的熱處理，在半導體基板1之露出部（n+型半導體區域17、P+型半導體區域18)及閘極G上，形成矽化鈷、矽化鎳或矽化鈦等本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297^57 -13 552702 A7

552702 A7 I-----— 87___ 五、發明説明（1?) --- 圖2 1係邏輯屯路形成區域（L〇gic)的剖面圖。亦即’於記憶體單元形成區域（811八％)之η+型半導體區域17(源極、汲極）及p +型半導體區域18(源極、汲極）上形成接觸孔C1。其中之負荷用MISFETQpl之沒極上的接觸孔 C1延伸至負荷用MISFETQP2之閘極上。此外，負荷用 MISFETQp2之汲極上的接觸孔C1延伸至負荷用 MISFETQpl之閘極上。此外，傳輸用MISFETQU，卩口之閘極G上形成接觸孔c 1 (圖2 2、圖19之左圖、圖2 0 )。此外，於邏輯電路形成區域（L〇gic)in+型半導體區域 17(源極、汲極）及〆型半導體區域18(源極、汲極）上形成接觸孔C1(圖2 1)。此外，於類比電容形成區域（Anal〇g

Capacitor)之閘極G(配線）上形成接觸孔ci(圖19之右圖）。繼續’如藉由在接觸孔C1内埋入導電性膜，以形成插頭 (連接部）P1。形成該插頭P1時，首先，藉由濺射法，在包含接觸孔C1内部之氧化矽膜21上部堆積包含氮化鈦膜的薄隔離層，繼續，藉由CVD法，如堆積包含鎢（W)膜的導電性膜。之後，實施回蝕或CMP，直至氧化矽膜21之表面露出，藉由除去接觸孔C1外部之氮化鈦膜及鎢膜，在接觸孔 c 1内形成插頭P1。繼續’如圖23〜圖26所示，在插頭P1及氧化碎膜21上，藉由CVD法堆積包含氧化矽膜2 2的絕緣膜。繼續，藉由以光阻膜（圖上未顯示）作為掩模之乾式触刻來乾式触刻氧化矽膜22，在插頭P1上形成配線溝ΗΜ0。此處，圖2 6係顯示形成於記憶體單元形成區域（SraM) L____-15- 本纸張尺度適财賴諸準(CNS) A视格(21GX297公楚) ~ ---- 552702 A7 B7 五、發明説明（13 ) -- 之約1個部分之記憶體單元區域的半導體基板平面圖，圖 2 3左側之圖係圖2 6之A — A剖面圖，圖2 4係圖2 ό之B — B剖面圖。此外，圖2 3右側之圖係類比電容形成區域（Anal〇g Capacitor)的剖面圖，圖25係邏輯電路形成區域（L〇gic)的剖面圖。亦即，於記憶體單元形成區域（SRAM)之n+型半導體區域17(源極、汲極）及〆型半導體區域18(源極、汲極）上之插頭P1上形成配線溝ΗΜ0。其中，與負荷用MISFETQpl之汲極連接之插頭P1上的配線溝ΗΜ0延伸至與驅動用MISFETQdl之汲極連接之插頭ρι 上。此外與負荷用！^18?£丁(^?2之汲極連接之插頭P1上之配線溝ΗΜ0延伸至與驅動用MISFETQd2之汲極連接之插頭 P1上（圖26、圖23之左圖、圖24)。形成於此等配線溝 ΗΜ0内之局部配線LIc(MOc)構成後述之SRAM電容CSR的下部電極。此外，傳輸用MISFETQtl，Qt2之閘極G上之插頭P1上形成配線溝ΗΜ0 (圖2 6)。此外，於邏輯電路形成區域（Logic)之n+型半導體區域 17(源極、汲極）及p+型半導體區域ι8(源極、汲極）上之插頭P1上形成配線溝ΗΜ0 (圖25)。再者，於類比電容形成區域（Analog Capacitor)之閘極G(配線）上之插頭P1上形成配線溝ΗΜ0 (圖23之右圖）。形成於該插頭pi上之配線溝hM〇内之局部配線LIc(MOc)，構成後述之類比電容CAN的下部電極。另外’類比電容形成區域（Analog Capacitor)，於氧化石夕丨 -16- 本紙張尺度適用中阈國家標準(CMS) A4規格（210 X 297公货) --—'— ________87 552702 A 7 五、發明説明（Μ )' " 膜2 1上亦形成有配線溝ΗΜ0。該配線溝係用於形成在後述之類比電容CAN之上部電極（2 4 )上施加所需電位的配線。另外，在類比電容CAN之下部電極（lic(m〇c))上，經由閘極G(配線）施加有所需電位。如此，採用本實施形態，由於在類比電容Can之上部電極（24)上，經由局部配線！^1(]^〇),自其内面施加所需電位，因此在上部電極上不形成接觸孔（插頭），可防止形成接觸孔時（蝕刻時）上部電極的損傷。繼續，藉由在配線溝HM0内埋入導電性膜，以形成局部配線（Local Inteirconnect)LI，Lie。由於該局部配線係位於後述之弟一層配線之下層的配線，因此亦稱為「M〇」。形成該局部配線（Local Interconnect)LI(MO；)，LIc^MOc) 時，首先，藉由濺射法，在包含配線溝ΗΜΟ之内部的氧化矽膜22上部堆積如包含氮化鈦膜的薄隔離層，繼續藉由 CVD法，如堆積包含鎢膜的導電性膜。之後，實施回蝕或 CMP直至氧化矽膜22的表面露出，並藉由除去配線溝ημ〇外部之氮化鈦膜及鎢膜而形成。如此，採用本實施形態，由於係藉由在配線溝ΗΜ0内埋入導電性膜（氮化鈦膜及鎢膜），以形成局部配線li(mo)， LIc( M〇 c) ’因此其上部經過平坦化，可精度良好地在其上部形成電容絕緣膜及上部電極。例如，可使鄰接之電容間的電容誤差保持在3 %以下，此外，可使综合誤差保持在 2 0 %以下。藉由該步驟，記憶體單元形成區域（SRAM)之負荷用 I__ _-17- 本紙張尺度適财g家料(CNS) A4規格(21()X297公楚)----- 552702 A7 B7 15 五、發明説明（ MISFETQpl之汲極、驅動用MISFETQdl之汲極、負荷用 MISFETQp2之閘極，係經由局部配線LIc(MOc)及插頭Pi 連接。此外，負荷用MISFETQp2之汲極、驅動用 MISFETQd2之汲極、負荷用MISFETQpl之閘極，係經由局部配線LIc(MOc)及插頭pi連接。此時，於SRAM之記憶體單元陣列中，縱、橫反覆地形成有數個記憶體單元。圖2 6之虛線表示記憶體單元的單位區域。如對該矩形區域之長邊及短邊，線對稱地形成有數個記憶體單元。繼續，如圖27〜圖30所示，在氧化矽膜22及局部配線 LI(MO)，LIc(MOc)上，如形成氮化矽膜23。該氮化矽膜 23形成於局部配線LIc(MOc)與後述之上部電極24之間，形成電容絕緣膜。該氮化矽膜23(電容絕緣膜）之膜厚，如 I個部分記憶體單元區域（單位區域）係2 〇//1112，前述一個局部配線LIc(MOc)之形成區域係〇.17//m2的情況下，約為 10 nm 0 此處，圖30係顯示形成於記憶體單元形成區域（sram) 之約1個部分之記憶體單元區域的半導體基板平面圖，圖 27左侧之圖係圖30之A-A剖面圖，圖28係圖3{^B_B剖面圖。此外，圖27右側之圖係類比電容形成區域⑽叫 Capacitor)的剖面圖，圖29係邏輯電路形成區域⑷的剖面圖。其次’除去構成形成於記憶體單元形成區域⑽AM)之兩條電容之局部配線LIc(M0c)中任何一方之局部配線本紙張尺度適用中國國家標準(CNS) A4规格（210/ 297公發） 18 五、發明説明（16 LIc(MOc)上的氮化矽膜23，形成開口部〇ρι(圖3〇、圖 2 8)。此外’除去形成於類比電容形成區域

Capacit〇r)之局部配線LI (M0)上之氮化矽膜23 ,形成開口部〇P2(圖 27)。繼續’在包含開口部0P1，〇P2内之氮化矽膜23上，藉由濺射法堆積氮化鈦膜或鎢膜等導電性膜，藉由予以圖案化，在前述局部配線LIc (M〇c)上形成上部電極24。此處，記憶體單元形成區*(SrAM)之上部電極24以覆蓋兩條局部配線Uc (M〇c)之方式形成，再者，該上部電極24係經由開口部〇ρι與局部配線Uc (M〇c)連接（圖、圖2 7之左圖、圖2 8)。此外，同樣地，類比電容形成區域 (Analog Capacitor)之上部電極24以覆蓋構成電容之局部配線LIc(MOc)之方式形成，再者，該上部電極24係經由開口部OP2與局部配線LI (M〇)連接（圖27之左圖）。如此，採用本實施形態，由於上部電極24係以覆蓋局部配線Lie (MOc)之方式予以圖案化，因此於上部電極以形成時（鎢膜蝕刻時），局部配線Uc (M〇c)上之氮化矽膜 2 3，亦即與電容相關之電容絕緣膜未被蝕刻，可防止電容端部的漏電流。此外，前述之局部配線LIc之端部形成於插頭（連接部）P1的上部。、例如，如圖45所示，未被上部電極24覆蓋之局部配線 Lie (MOc)之部分存在的情況下，於上部電極24形成時（鎢膜蝕刻時），於上部電極2 4端部，氮化矽膜2 3受到損傷，並於被過度蝕刻之情況下，其膜厚減少。以致電容絕緣膜 -19- 552702 17 五、發明説明（中發生針孔，漏電流增加。反之，本實施形態由於與電容相關之電容絕緣膜未被蝕刻，因此可防止漏電流。特別是，由於氮化矽膜與氮化鈦膜之蝕刻率之差小，難取選擇比，於上部電極24上使用氮化鈦膜，此外，於氮化碎膜23上使用氮化碎膜時，較為適用且效果大。藉由以上之步驟，可在記憶體單元形成區域形成局部配線Lie (MO c)、與包含氮化碎膜23與上部電極 24之SRAM電容CSR，此外，可在類比電容形成區域 (Analog Capacitor)上形成局部配線Uc (M〇c)、與包含氮化矽膜23與上部電極24的類比電容Can。如此，採用本實施形態，由於係在形成於記憶體單元形成區域上之SRAM的儲存節點間（局部配線上）形成SRAM電容cSR，因此，可藉由射入SRAM$憶體單元内之“射線減少軟性誤差。此外，採用本實施形態，可在同一步驟中形成311八1^電容CSR與類比電容cAN。此時，如前所述，由於構成下部電極之局部配線Uc (MOc)上予以平坦化，因此可減少SRAM電容Csr及類比電谷CAN的電容誤差。此外，如前所述，可達成類比電容Qn 上要求之3%以下的鄰接間電容誤差，及2〇%以下之综: 誤差。再者，本實施形態，由於係以鎢膜等金屬膜及氮化鈦膜等具有導電性之金屬化合物膜構成SRAM電容CM與類比電容CAN<下部電極（局部配線）及上部電極（所謂金屬絕緣體本紙張尺度適用中阐國家標準(CNS) A4規格（210X _297公發Γ 20 552702 A7 B7 五、發明説明（18 金屬（MIM; Metal InSulator Metal)構造），因此可提高電谷特性。如使用多晶矽作為此等電極材料的情況下，在多曰曰矽内可產生耗盡層，因此，產生電壓關連性。與其比較，MIM構造可抑制電壓關連性。此外’由於類比電| CAN係形成於氧化碎膜2 1上，因此不易受到基板電位之影響，可提高電容的電壓特性。此外，由於可與閘極絕緣膜之膜厚無關地設定電容絕緣膜之膜厚，因此可防止因隧道電流造成漏電流。另外，由於隨道電流在絕緣膜之膜厚未達26nm時，超過 1XHT4A/Cm2，因此須使電容絕緣膜之膜厚在2.6nm& 上。 4後，在上部電極24上，經由層間絕緣膜（氧化矽膜 2 5 )’形成有第一層配線Μ1及第二層配線M2。繼續說明此等配線的形成步驟。首先，如圖31〜圖34所示，在上部電極24上及氮化碎膜 23上’藉由CVD法堆積氧化矽膜25。繼續，藉由蝕刻除去局部配線LI (Μ0)，Lie (MOc)上之氧化矽膜25及氮化碎膜 23，形成接觸孔C2。此處，圖34係顯示形成於記憶體單元形成區域（SRAM)之約1個部分之記憶體單元區域的半導體基板平面圖，圖31左側之圖係圖34之A—a剖面圖，圖 3 2係圖3 4之B — B剖面圖。此外，圖3 i右側之圖係類比電路形成區域（Analog Capacitor)的剖面圖，圖3 3係邏輯電路形成區域（Logic)的剖面圖。亦即，在記憶體單元形成區域（SRAM)之局部配線u — ~ 21 ~ A4 規格（210χ297 公釐)-~ - 552702 A7 B7

(M0)，Lie (MOc)上形成接觸孔C2(圖34)。其中與傳輸用 MISFETQtl，Qt2之閘極G連接之局部配線u (M〇)上的接觸孔C2 ,係用於連接第一層配線M1(字元線WL)與前述閘極G 〇此外，於類比電容形成區域（Anal〇g Capacit〇r),在局部配線LI (M0)上，亦即圖31所示剖面上未顯示之區域上形成有接觸孔C2。該接觸孔C2係用於在類比電容cAN之上部電極2 4上，經由局部配線LI (M0)施加所需電位。再者’於邏輯電路形成區域（L〇gic)之局部配線上形成接觸孔C2(圖33)。裝

繼續’藉由在接觸孔C2内埋入導電性膜，以形成插頭 P2。形成該插頭P2時，首先藉由濺射法，在包含接觸孔 C2之内部的氧化矽膜25上部堆積包含氮化鈦膜的薄隔離層，繼續，藉由C VD法，如堆積包含嫣膜之導電性膜。之後’實施蝕刻或CMP，直至氧化矽膜25的表面露出，除去接觸孔C2外部的氮化鈦膜及鎢膜。繼續，如圖3 5〜圖3 8所示，在氧化矽膜2 5及插頭P2上形成第一層配線Ml及插頭P3。該第一層配線Ml及插頭P3如可形成包含銅膜之埋入配線及埋入插頭。此處，圖3 8係顯示形成於記憶體單元形成區域（SRAM)之約1個部分之記憶體單元區域的半導體基板平面圖，圖3 5左側之圖係圖3 8之 A — A剖面圖，圖3 6係圖3 8之B — B剖面圖。此外，圖3 5右側之圖係類比電容形成區域（Analog Capacitor)的剖面圖，圖3 7係邏輯電路形成區域（Logic)的剖面圖。 -22- 本紙張尺度適用中國國家標準(CNS) A4規格（210X297公货） 552702 A7 _____ B7 發明説明（2〇~' — 形成該第一層配線Μ1及插頭P3時，首先，係在氧化石夕膜25及插頭Ρ2上，藉由CVD法堆積氧化矽膜27 ,繼續，以將光阻膜（圖上未顯示）作為掩模之乾式蝕刻，藉由乾式蝕刻氧化矽膜27，形成配線溝ΗΜ1及接觸孔C3。其次，於包含配線溝ΗΜ1及接觸孔C3内之氧化矽膜2 5上，如藉由氣射法或C VD法堆積包含氮化鈥膜之薄隔離層，繼續，在該隔離層上’藉由濺射法或電鍵法形成銅（cu)膜。之後，實施回蝕或CMP，直至氧化矽膜27的表面露出，藉由除去配線溝HM1及接觸孔C3外部之氮化鈦膜及銅膜，在配線溝HM1内形成第一層配線Ml，並在接觸孔C3内形成插頭P3 〇亦即，係於記憶體單元形成區域（SRAM)上形成第一層配線Ml(字元線WL)，連接與傳輸用MISFETQtl之閘極G電性連接之插頭P2、及與傳輸用MISFETQt2之閘極G電性連接之插頭P2。此外，在前述插頭P2以外的插頭P2上形成有插頭P3(圖38)。此外，於邏輯電路形成區域（Logic)之插頭P2上亦形成有第一層配線Μ1等（圖3 7 )。此外，在類比電容形成區域 (Analog Capacitor)之插頭Ρ2上亦形成有第一層配線Ml 等，唯並未顯示於圖38中。繼續，如圖3 9所示，於第一層配線Μ1、插頭P3及氧化矽膜27上，藉由CVD法堆積氧化矽膜，於該氧化矽膜中，與接觸孔C 2及插頭Ρ 2同樣地，形成接觸孔C 4及插頭Ρ 4。此處，圖3 9係顯示形成於記憶體單元形成區域（SRAM)之 -23- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐）一 552702 A7 B7 五、發明説明（21 ) 約1個部分之記憶體單元區域的半導體基板平面圖。繼續，在前述氧化矽膜及插頭P4上，藉由CVD法堆積氧化矽膜，該膜中，與第一層配線Μ1同樣地，形成第二層配線M2。該第二層配線M2及前述之插頭Ρ4於記憶體單元形成區域（SRAM)、類比電容形成區域（Analog Capacitor)及邏輯電路形成區域（Logic)的剖面圖中省略。另外，於記憶體單元形成區域（SRAM)中，如圖39所示，第二層配線M2 係在與驅動用MISFETQdl源極電性連接之插頭P4及驅動用 MISFETQd2之源極電性連接之插頭P4上，以連接此等之方式形成，該第二層配線M2上施加有接地電壓（Vss)。此夕卜，第二層配線M2係在與負荷用MISFETQpl源極電性連接之插頭P4及與負荷用MISFETQp2之源極電性連接之插頭 P4上，形成於分別與第一層配線（字元線WL)直交的方向上，該第二層配線M2上施加有電源電壓（Vcc)。再者，第二層配線M2於與傳輸用MISFETQtl及Qt2之一端電性連接之插頭P4上，形成於分別與第一層配線（字元線WL)直交的方向上，該第二層配線M2形成資料線DL、/DL(位元線對）。藉由以上之步驟，大致完成具有使用圖1及圖2說明之 SRAM記憶體單元、邏輯電路及類比電容的半導體積體電路裝置。以下說明一種具有本實施形態中說明之類比電容的電路。圖40係顯示PLL電路的構造圖。此種PLL電路包含：相 -24- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐）

裝訂

552702 A7 B7 五、發明説明（22 ) 位比較器4 0 1、低域濾波器4 0 2及電壓控制振i器（vc〇. Voltage Controled Oscillator)403，因應參考時脈11(：使輸出信號振盪。該低域濾波器402使用有類比電容Can。如前所述’使用閘極絕緣膜以形成構成此種p L L電路之類比電容CAN時，會發生因隧道電流造成漏電流的問題。該漏電流超過其目標值之1 X 1 (Γ4 A/cm2時，產生時間誤差，阻礙 PLL電路的正常工作。但是使用本實施形態說明之類比電容cAN，如前所述，可確保電容絕緣膜的膜厚，可減少PLL電路的漏電流，防止PLL電路錯誤工作。另外，本實施形態說明之類比電容Can並不限定於前述之PLL電路，亦可適用於具有大電容的電路。 (第二種實施形態）其次，按照其製造步驟說明本實施形態之半導體積體電路裝置。圖41〜圖44係顯示本實施形態之半導體積體電路裝置之製造方法的基板重要部分剖面圖或平面圖。另外，至使用圖2〜圖2 6說明之局部配線LI (M0)，Lie (MOc)的形成步驟，與第一種實施形態相同，因此省略其說明。首先，準備於第一種實施形態中說明之圖23〜圖26所示的半導體基板1。此等圖中之局部配線LI (M〇)，LIc (M〇c) 如第一種實施形態中之說明，係藉由濺射法在包含氧化矽膜22中所形成之配線溝11?4〇内部之氧化矽膜22的上部，如堆積包含氮化鈦膜的薄隔離層，繼續，藉由CVD法，如隹積包含鎢膜之導電性膜後，藉由實施回蝕或CMp直至氧 t紙展尺乂通用中國國家標準(cns) A丨規格(21G X 297公發)------ 552702

化矽膜22之表面露出而形成。本實施形態如圖41〜圖44所示，進—步蚀刻約削㈣之該氧切膜22的表面，使局部配線u (M〇)，uc (m〇c)之侧壁上部露出。此處’圖44係顯示形成於記憶體單元形成區域（SRAM)之約1個部分之記憶體單元區域的半導體基板平面圖，圖41左側之圖係圖44之八_八剖面圖，圖42係圖 44之B_B剖面圖。此外’圖41右側之圖係類比電容形成區域（Analog Capacitor)的剖面圖，圖43係邏輯電路形成區域（Logic)的剖面圖。繼續，在氧化矽膜22及局部配線li (M〇)，Lie (MOc) 上，如形成氮化矽膜23。該氮化矽膜23係形成於局部配線 Lie (MOc)與後述之上部電極24之間，形成電容絕緣膜。該氮化矽膜2 3 (電容絕緣膜）之膜厚，如約丨個部分之記憶體單元區域為2.0 # m2時，約為2〇nm。其次’除去形成於記憶體單元形成區域（SRam)之兩條局部配線Lie (MOc)中任何一方之局部配線LIc (M〇c)上的氮化矽膜23，形成開口部op丨（圖34、圖32)。此外，除去开> 成於類比電容形成區域（Anal〇g Capacitor)之局部配線LI (M0)上之氮化矽膜23，形成開口部〇P2(圖3 1)。繼續’與第一種實施形態同樣地，在包含開口部〇p J， OP2内之氮化碎膜2 3上，藉由濺射法如堆積氮化鈥膜或鷂膜等導電性膜，藉由予以圖案化，在前述局部配線Lie (MO c)上形成上部電極24。藉由以上步驟’可在記憶體單元形成區域（SRAM)上形 -26- 本紙張尺度適用中國國家標準(CNS) A4規樁（210X 297公I)

裝訂

五、發明説明（24 成局部配線LIC(M〇C)、與由氮切膜23與上部電極24所鼻成之SRAM %谷CSR，j匕外，可在類比電容形成區域 (Analog Capacitor)上形成局部配線& (m〇c)、與由氮化矽膜23與上部電極24所構成的類比電容Can。 “由於以下之步驟與參照圖31〜圖39說明之第一種實施形怨時相同，因此省略其說明。如此，採用本實施形態，除第―種實施形態中說明之效果外’由於係、在形成局部配線LIe⑽e)後，進_步姓刻氧化矽膜22的表面’使局部配線…(M〇c)之側壁上部露出’可沿著該侧壁形成構成電容絕緣膜之氮切膜Μ，因此可使電容增加。以上，係依據實施形態具體說明本發明人之發明，不過，本發明並不限定於前述實施形態，只要在不脫離其要旨的範圍内，當然可作各種改變。 [發明之功效] 藉由本專利中請所揭示之主要發明所獲得之效果簡單說明如下。藉由在SRAM記憶體單元之儲存節點間形成電容，可軟性誤差減少。此外，可在單_基板上形成該電容與具有類比電容之元件’可減少因此等電容造成的漏電流。此外，可減少此等電容與電壓之關連性。並可減少此等電容的誤差。因而’可使具有此等電容之半導體積體電路二裝置的性能提鬲。

本紙依尺度適用中國國家標準(CNS) A鐵格(2l〇X297公赞)

Claims

552702 第091108120號專利申請案中文申請專利範圍替換本(92年1月） A8 B8 C8 D8 ?哞/月巧日

六、申請專利範圍 1. 一種半導體積體電路裝置，其特徵為：具有記憶體單元，該記憶體單元之構成要素為各個閘極與汲極交叉連接之一對η通道型MISFET，且包含： •層間絕緣膜，其係形成於前述一對η通道型MISFET 上；一對導電層，其係電性連接前述一對η通道型MISFET 之各個閘極與沒極；電容絕緣膜，其係形成於前述一對導電層上，並在前述一對導電層中之任何一方的導電層上具有開口部；及上部電極，其係形成於前述電容絕緣膜及開口部上。上述層間絕緣膜具有第1絕緣膜及形成於上述第1絕緣膜上之第2絕緣膜，上述第1絕緣膜上形成有接觸孔，上述第2絕緣膜上形成有配線溝，上述導電層具有形成於上述接觸孔之連接部，及形成於上述配線溝之局部配線。 2. —種半導體積體電路裝置，其特徵為：具有記憶體單元，該記憶體單元之構成要素為各個閘極與汲極交叉連接之一對η通道型MISFET，且包含：層間絕緣膜，其係形成於前述一對η通道型MISFET 上；一對導電層，其係電性連接前述一對η通道型MISFET 之各個閘極與汲極，且各個導電層形成於前述層間絕緣膜中所形成之孔内；電容絕緣膜，其係形成於前述一對導電層上，並在前述一對導電層中之任何一方的導電層上具有開口部；及本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 552702 申清專利範圍 8 8 8-A B c D 月年正充修補上部電極’其係形成於前述電容絕緣膜及開口部上。上述層間絕緣膜具有第1絕緣膜及形成於上述第1絕緣膜上之第2絕緣膜，上述孔具有形成於上述第1絕緣膜上又接觸孔，及形成於上述第2絕緣膜上之配線溝，上述導私層具有形成於上述接觸孔之連接部，及形成於上述配線溝之局部配線。 3. 如申請專利範圍第丨或2項之半導體積體電路裝置，其中㈤述導電層之表面與前述層間絕緣膜之表面高度相等。 4. 一種半導體積體電路裝置，其特徵為：具有記憶體單元’该兄憶體單元之構成要素為各個閘極與汲極交叉連接之一對η通道型MISFET，且包含：層間絕緣膜’其係形成於前述一對η通道型MISFET 上；一對導電層’其係電性連接前述一對η通道型MISFET 之各個閘極與汲極，且各個導電層形成於前述層間絕緣膜中所形成之孔内，其上部具有自前述層間絕緣膜表面突出的突出部；電容絕緣膜，其係形成於包含前述一對導電層之各個哭出邵表面之前述層間絕緣膜上，並在前述一對導電層中之任何一方的導電層上具有開口部；及上邵電極’其係形成於前述電容絕緣膜及開口部上。 5·如申請專利範圍第4項之半導體積體電路裝置，其中上述層間絕緣膜具有第1絕緣膜及形成於上述第1絕緣膜上之第2絕緣膜， -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董)

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㈣月

，^ 1 /、有开7成於上述第1絕緣膜上之接觸孔，及形成於上述第2絕緣膜上之配線溝，上述導電層具有形成於上述接觸孔之連接部，及形成於上述配線溝之局部配線。 6.如申請專利範圍第5項之半導體積體電路裝置，其中前述導電層之端部係形成於前述連接部之上部。 7·如申叫專利範圍第丨，2及4項中任一項之半導體積體電路裝置其中兩述上部電極之内面與前述導電層表面之距離小於别述上部電極之内面與前述連接部表面之距離。 8·如申清專利範圍第丨，2及4項中任一項之半導體積體電路裝置，其中前述上部電極之形成區域大於前述導電層之形成區域，並包含前述導電層之形成區域。 9. 如申凊專利範圍第丨，2及4項中任一項之半導體積體電路裝置，其中前述上部電極及前述導電層係金屬膜或具有導笔性之金屬化合物膜。 10. 如申凊專利範圍第1，2及4項中任一項之半導體積體電路裝置，其中前述導電層係氮化鈦或鎢，前述電容絕緣膜係氮化碎膜。 11·如申請專利範圍第1，2及4項中任一項之半導體積體電路裝置，其中前述電容絕緣膜之膜厚係26nm以上。 12·—種半導體積體電路裝置，其特徵為：具有第一區域與弟—區域’ 且前述第一區域内形成有： -3 - I紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) ' --------— A BCD

552702 六、申請專利範圍記憶體單元，其構成要素為各個閘極與汲極交叉連接之一對η通道型MISFET ; 層間絕緣膜，其係形成於前述一對η通道型MISFET 上；一對第一導電層，其係形成於前述層間絕緣膜上，並電性連接前述一對η通道型MISFET之各個閘極與汲極；第一電容絕緣膜，其係形成於前述一對第一導電層上，且在前述一對第一導電層中之任何一方的第一導電層上具有開口部；及第一上部電極，其係形成於前述第一電容絕緣膜及開口部上；前述第二區域内形成有：前述層間絕緣膜，其係延伸至前述第二區域所形成；第二導電層，其係形成於前述層間絕緣膜上；第二電容絕緣膜，其係形成於前述第二導電層上；及第二上部電極，其係形成於前述第二電容絕緣膜上；且前述第一及第二導電層、前述第一及第二電答絕緣膜、與前述第一及第二上部電極分別形成於同一層上。 13.—種半導體積體電路裝置，其特徵為：具有第一區域與弟二區域’ 且前述第一區域内形成有：記憶體單元，其構成要素為各個閘極與汲極交叉連接之一對η通道型MISFET ; 層間絕緣膜，其係形成於前述一對η通道型MISFET -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐)

552702 A8 B8 C8 D8 申請專利範圍上；一對第一導電層，其係電性連接前述一對η通道型 MISFET之各個閘極與汲極，且各個第一導電層形成於前述層間絕緣膜中所形成之孑L内；第一電容絕緣膜，其係形成於前述一對第一導電層上，且在前述一對第一導電層中之任何一方的第一導電層上具有開口部；及第一上部電極，其係形成於前述第一電容絕緣膜及開口部上；前述第二區域内形成有：前述層間絕緣膜，其係延伸至前述第二區域所形成；第二導電層，其係形成於前述層間絕緣膜中所形成之孔内；第二電容絕緣膜，其係形成於前述第二導電層上；及第二上部電極，其係形成於前述第二電容絕緣膜上；且前述第一及第二導電層、前述第一及第二電容絕緣膜、與前述第一及第二上部電極分別形成於同一層上。 14. 如申請專利範圍第12或13項之半導體積體電路裝置，其中前述第一及第二導電層之表面與前述層間絕緣膜表面之高度相等。 15. —種半導體積體電路裝置，其特徵為：具有第一區域與第二區域，且前述第一區域内形成有： -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

裝玎

552702 A8 B8 C8 D8 申請專利範圍批h >v修正補充記憶體單元，其構成要素為各個閉極與及極交叉連接之一對η通道型MISFET ; 層間絕緣膜，其係形成於前述一" 對η通這型MISFET 上；一對第一導電層，其係電性連、逆接則述一對η通道型 MISFE丁之各個閘極與汲極，且各 ,^ a 合個弟—導電層形成於前述層間絕緣膜中所形成之孔内，並 ^其上郅具有自前述層間絕緣膜表面突出的突出部；第_電”㈣，其係形成於前述-對第一導電層之包含各個突出部表面的前述層間絕緣膜上，且在前述一對第一！ + ^ 令楚層中之任何一方的第一導電層上具有開口部；及第-上部電極，其係形成於前述第—電容絕緣膜及開口部上；前述第二區域内形成有：則述層間絕緣膜，其係延伸至前述第二區域所形成；第二導電層，其係形成於前述層間絕緣膜中所形成之孔内，其上部具有自前述層間絕緣膜表面突出的突出部；、第二電容絕緣膜，其係形成於包含前述第二導電層之哭出邵表面之前述層間絕緣膜上；及第二上部電極’其係形<於前述第二電容絕緣膜上；且前述第-及第二導電層、前述第一及第二電容絕緣膜'與前述第一及第二上部電極分別形成於同一層上。 16_如申請專利範圍第12, 13及15項中任一項之半導議本紙張尺度適财關家料(CNS) —1Gχ挪公爱- -6 -

第二導電層係金屬膜或具有導電性之金屬化合物膜。 22.如申ΐ青專利範圍第12, 13及15項中任一項之半導體師 :路^置，其中前述第一及第二導電層係氮化鈥或鵁，别述弟一及第一電容絕緣膜係氮化碎膜。 &如申請專利㈣第12, 13及15項中任—項之半導體積體電路裝置，其中前述第一及第二電容絕緣膜之膜厚係 2 .6 nm以上。 24_種半導體積體電路裝置之製造方法，其特徵為：具有記㈣單元’該記憶體單元之構成要素為各個閘極與汲極父叉連接之一對n通道型MISFET，且包含：層間絕緣膜形成步螺，其係形成於前述°_對_ MISFE 丁上；膜 ^電性膜堆積步驟，其係於前述層間絕緣膜中形成配 j溝’並堆積在包含前述配線溝内之前述層間絕緣電 :對導^形成步驟，其係藉由回㈣研磨前述導览 :、甬二广述層間絕緣膜之表面露出’電性連接前述一對η通運型MISFET之各個閘極與汲極；之上：容絕緣膜形成步驟，其係形成於前述—對導電層中開口部形成步驟，其係選擇之任何-個㈣…則述—對導電層 1了個導私層上的電客絕緣膜以形成；及之 =電極形成步驟，其係藉由在包含前 “電容絕緣膜上堆積導電性膜，並蚀刻以形成邪内 -8- 本纸張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐) 六、申請專利範圍 25. —種半導體積體電路裝置之製造方法，其特徵為：具有記憶體單元，該記憶體單元之構成要素為各個閘極與汲極交叉連接之一對η通道型MISFET，且包含：第一絕緣膜形成步騾，其係形成於前述一對η通道型 MISFE 丁上；導電性膜堆積步驟，其係於前述第一絕緣膜中形成連接孔，並在包含前述連接孔内之前述第一絕緣膜上堆積；連接部形成步騾，其係藉由回蝕或研磨前述導電性膜，直至前述第一絕緣膜之表面露出，並在前述一對η 通道型MISFET之各個閘極及汲極上形成；第二絕緣膜形成步騾，其係形成於包含前述連接部之前述第一絕緣膜上；導電性膜堆積步驟，其係在前述第二絕緣膜中，於前述連接部上形成配線溝，並在包含前述配線溝内之前述第二絕緣膜上雄積；一對導電層形成步騾，其係藉由回蝕或研磨前述導電性膜，直至前述第二層間絕緣膜之表面露出，電性連接前述一對η通道型MISFET之各個閘極與汲極；電容絕緣膜形成步驟，其係形成於前述一對導電層之上部；開口部形成步驟，其係選擇性除去前述一對導電層中之任何一個導電層上的電容絕緣膜以形成；及上部電極形成步驟，其係藉由在包含前述開口部内之 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 552702 A8 B8 C8 D8 申清專利祀圍斤坤/月>|曰診」上補充前述電容絕緣膜上堆積導電性膜，並蝕刻以形成。 26·如申請專利範圍第25項之半導體積體電路裝置之製造方法其中别述導電層之端部係形成於前述連接部之上部。 27·如申請專利範圍第24〜26項中任一項之半導體積體電路裝置之製造方法，其中前述上部電極之形成區域大於前述導電層之形成區域，且包含前述導電層之形成區域。 28. 如申請專利範圍第24〜26項中任一項之半導體積體電路裝置<製造方法’其中前述上部電極及前述導電層係金屬膜或具有導電性之金屬化合物膜。 29. 如申請專利範圍第24〜26項中任一項之半導體積體電路裝置之製造方法，其中前述導電層係氮化鈦或鎢，前述電容絕緣膜係氮化矽膜。 3〇.如申請專利範圍第24〜26項中任_項之半導體積體電路裝置之製造方法，其中前述電容絕緣膜之膜厚係2 km 以上。 31.如申請專利範圍第24〜26項中任一項之半導體積體電路裝置之製造方法，其中前述半導體積體電路裝置之製造方法具有使前述對導私層之側壁露出之步驟，其係於回蝕或研磨前述導電性膜，直至前述層間絕緣膜或第二絕緣膜之表面露出後，再藉由蝕刻前述層間絕緣膜或第二絕緣膜之表面使其露出，該一對導電層之側壁上亦形成電容絕緣膜。本紙張尺度適财s國家標準(CNS) A4規格(21G X 29?公爱)

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六申請專利範圍

32·如申凊專利範圍第24〜26項中任一項之半導體積體電路裝置之製造方法，其中前述半導體積體電路裝置具有第一區域與第二區域，前述一對導電層、電容絕緣膜及上部電極係形成於前述第一區域，前述第二區域内形成有電容，其係以與形成於前述第一區域之前述一對導電層、電容絕緣膜及上部電極之形成步驟相同的步驟所形成。 33·如申請專利範圍第12，1 3及1 5項中任一項之半導體積體電路裝置，其中前述第二導電層係形成於元件分離絕緣膜上。 -11 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)