TW546828B - Memory-cell and production method therefor - Google Patents

Description

546828 五、發明説明（1 ) 本發明涉及一種電性可寫入及拭除之永久性快閃記憶胞 ，其以 SONOS 記憶胞（Semiconductor oxide nitride oxide semiconductor)構成；本發明亦涉及其製造方法。 發展記憶模組之目的是提供一種儘可能小之記憶胞配置 ，但其允許快速地隨機存取各別之記億胞位置。此種記憶 胞配置應儘可能以一般之製造技術（特別是控制周邊中之 電子元件所用者）來製成。 最小之永久性記憶胞在多媒體應用中就最高之積體密度 而言是需要的。目前主要之浮動閘極快閃記憶胞用在 NAND-，AND·或虛（Virtual)接地之NOR結構中，其中這些 已知之產品中最小之記憶胞具有5 F2之面積。但虛接地配 置不允許快速之隨機讀取，其需要一種至各別記億胞之低 歐姆（金屬）位元線。標準T形記憶胞（其具有金屬接點）由 於所需之校準間距而需要大很多之記億胞面積；此種浮動 閘極·記憶胞通常具有12F2之面積。 由 H. Aozasa et al 所揭示之："Analysis of Carrier Traps in S13N4 in Oxide/Nitride/Oxide for Metal/Oxide /Nitride/Oxide/Silicon Nonvolatile memory,fin Jpn. J . Appl. Phys. 38, 1 441 -1447(1 999)中已描述一種以氧化物-氮化物-氧化物-層序列爲主之記憶體層結構。 在US 5 3 97726中描述一種快閃-EPROM，其中記憶體層結 構配置在半導體本體及閘極電極之間，設有源極線作爲多 個記憶胞用之共同之源極終端且設有浮動閘極作爲記憶層 546828 五、發明説明（2 ) 層。 在US60 8 0624中描述一種永久性半導體記憶體，其中作 爲記憶層用之浮動閘極配置在閘極介電質及ΟΝΟ層之間。 由US5 9 1 8 1 24中已知在多重記億體EEPROM記憶胞中形 成LDD-源極-/汲極區用之間隔元件。 本發明之目的是形成一種高積體密度之永久性記億胞（ 其存取時間較短）及提供其製造方法。 此目的是以申請專利範圍第1項之記憶胞來達成或第1 5 項之製造方法來達成。其它形式描述在申請專利範圍各附 屬項中。 本發明之記憶胞在閘極電極及半導體本體中所形成之通 道區之間具有ΟΝΟ層結構或相同形式之記憶體層結構。閘 極電極是條形字元線之成份。相鄰記億胞之閘極電極之間 存在源極區及汲極區。源極區設有條形之多晶矽層，其連 接在閘極電極之間以形成共同之源極線。汲極區經由多晶 矽塡料而與上側上所施加之金屬導電軌（用作位元線）相連 。在與源極區，閘極電極及汲極區所形成之序列相垂直之 方向中，此記憶胞配置之各別之記憶胞由狹窄之隔離溝渠 (STI，Shallow trench isolation)所互相隔開。車交佳之 製造方法適合以特殊之方式整合在一種製程中，藉此可使 此記憶胞配置與電子式控制元件一起製作在記憶體之周邊 中〇 在記憶體層結構中在邊界層之間配置特定之記憶層且埋 -4- 546828 五、發明説明（3 ) 在能帶間隙較高之材料中，使電荷載體（其分別經由源極 區及汲極區而在記憶層中被截獲）在該處可保持局部化。 氮化物適合用作記憶層之材料。氧化物特別適合用作周圍 之材料。在以矽材料系統構成之記憶胞中，記憶胞以能量 間隙5eV之氮化矽構成，周圍之邊界層是一種能帶間隙 9eV之氧化矽。記憶層材料之能帶間隙亦可較邊界層者小 ’其中電何載體之良好之電性限制（C ο η f i n e m e n t)所需之能 帶間隙差應儘可能大。就與氧化矽之結合而言，例如可使 用氧化鉅’飴矽酸鹽或本來即可導電之（未摻雜之）矽作爲記 憶層之材料。在較佳之實施形式中，記憶層特別是可含有 氧化給，給矽酸鹽，氧化鉻或矽酸銷，邊界層可含有氧化 鋁’含鋁之氧化矽。氮化矽具有較大之介電常數（大約7.9) 。使用介電常數較大（例如，15... 18)之其它材料可使儲 存用之層堆疊之總厚度變小，因此是有利的。 以下依據圖式來描述記憶胞之較佳之實施例。 圖式簡單說明： 第1 ’ 2 ’ 3 ’ 4 ’ 6圖在此種製造方法之不同步驟之後 各中間產品之橫切面。 第5，7圖此製造方法之中間產品之俯視圖。 第8，9圖已製成之記憶胞配置之橫切面。 本發明之記憶胞之各組件以下將依據較佳製造方法之各 步驟來說明。第1圖是半導體本體1之橫切面，其可以是 由半導體材料所構成之基板或一種設有磊晶生長之層之基 板。P-摻雜之半導體材料特別適合用於此基板中。製造各 546828 五、發明説明（4 ) 記憶胞所用之各步驟較佳是與電子電路（用來控制此記憶體） 之電子元件之製程一起進行。若其是一種以CMO S製程製 成之電路中之電晶體，則此製程開始時是施加一種作爲襯 墊氧化物用之暫時性之氧化物層1 〇於半導體本體1之上側 上且隨後施加一種作爲襯墊氧化物用之暫時性之氮化物層 1 1於該氧化物層1 0上。襯墊氮化物之厚度是1 5Onm且用 作鈾刻停止層及/或拋光停止層。藉由微影術，使用一種 遮罩（其可以是一般所使用之光漆）來對半導體本體之此種設 有襯墊氧化物及襯墊氮化物之上側中之以直線方式平行延 伸且相隔開之溝渠進行蝕刻。在去除此遮罩之後，已蝕刻 之溝渠中以電性絕緣之氧化物塡入。以此種方式可形成 第1圖所示之隔離溝渠STI。暫時性氮化物層11之高度及 溝渠中所塡入之材料之一種在隨後之各步驟中不可避免之 收縮都須考慮，溝渠之塡料如第1圖所示須有足夠之數量 (特別是超過半導體本體之上側），使上側隨後可被整平。暫 時性之氮化物層11以濕式化學方式去除。在半導體本體上 製成隨後各步驟所需之標記使各遮罩可被定向。這些步驟 不具創新性而以CMOS製程來進行。 施加一種犧牲式氧化物（即，雜散氧化物，其特別是可 在暫時性氧化物1 0去除之後施加）屬於已進行之步驟，或 暫時性氧化物層1 0可用於此種施加過程中。因此，須製成 各井以用於各控制電晶體及各記憶胞中，其方式是在半導 體本體中以特定之濃度植入適當導電性之摻雜物質，在使 用P-摻雜之矽基板時，記憶胞用之P-井藉由硼之施加而形 546828 五、發明説明（5 ) 成。就CMOS電路之相反摻雜之電晶體而言，η-井是施加 磷或砷作爲摻雜物質中而形成。然後去除此雜散氧化物， 其亦以濕式化學方式來進行，因此可形成一種設有隔離溝 渠及井之半導體本體，其具有足夠美好之已處理之表面。 依據第2圖之橫切面，則可在這樣所製備之半導體本體 上施加記憶層結構之各層，特別是在0Ν0層結構中重疊地 施加以下各層：首先是第一氧化物層2作爲底部氧化物（下 邊界層），其厚度是2.5nm至8nm ; —種作爲儲存媒體用之 氮化物層3(記憶層），其藉由LPCVD法施加而成且厚度是 lnm至5nm ;第二氧化物層4，作爲頂部氧化物（上邊界 層），其厚度是3nm至9nm，亦可至12nm ; —種可導電之 已摻雜之多晶矽層5 ;至少一種含有金屬之層6，其作爲至 閘極電極之引線用；最上方是氮化物層7，其在隨後之步驟 中被結構化且用 作硬遮罩。 除了施加此種用於記憶胞中之層序列之外，亦須施加各 控制元件所需之層。這例如可在施加第二氧化物層4之後 且在施加多晶矽層之前進行。因此須施加一種熱氧化物作 爲周邊之CMOS電晶體用之閘極氧化物。就高壓電晶體而 言，此種層之厚度是1 5nm。在需要時可重複本方法之步 驟，以形成其它之薄氧化物層作爲低壓電晶體用之閘極氧 化物。第2圖中此橫切面所示之層序列包含一種含金屬之 層6，其可以是矽化物，特別是矽化鎢。此層6亦可以是雙 層形式，其由金屬氮化物及純金屬層所構成，例如，由氮 化鎢及鎢所構成。 第3圖之橫切面平行於隔離溝渠而在二個隔離溝渠之間 546828 五、發明説明（6 ) 。閘極電極所用之層序列藉由微影術而結構化成條形之形 式。這是以下述方式達成：氮化物層7藉由一種結構化成 多個平行條片之光漆遮罩而被結構化成柵格形式。已結構 化之氮化物層7然後用作遮罩，以便以第3圖所示之方式 由層序列之各別之條片使其餘之各層結構化成互相平行延 伸之條片。在此種步驟中，向下蝕刻至氮化物層3，較佳是 使氮化物層3 —起去除。這樣即形成第3圖之結構。 亦可使此層序列之這樣所得到之條片之側壁隨後被氧化 。第3圖中這樣可得到薄的側壁氧化物層8。在此種氧化中 該氮化物層7在一種限薄之第3圖中未顯示之層中在表面 處被氧化，這在每一情況中對此種製程而言最後都不重 要。側壁氧化物層8之典型厚度是6nm。 然後進行一種植入，藉此可形成n-LDD-區及p-LDD (lightly doped drain)-區，其包含相反性質之習知袋式植入 以用於周邊之各控制元件中。然後在P-摻雜之半導體本體 中或記憶胞所用之P-摻雜井中形成一種適當之η-植入區3 1 以形成各記憶胞用之LDD-區及形成一種ρ-植入區32作爲 袋式植入區。 然後在整上沈積另一個氮化物層9，其厚度是1 Onm，此 層序列之條形成份之上邊緣（其可與第1圖中之理想化之形 式不同而可被圓形化）具有之距離以90表示（其表示在隨後 之各圖中以方便說明）。氮化物層3之仍保存之成份藉由狹 窄之側面之氧化物條而與另一個氮化物層9相隔開（此爲先 前所進行之側壁氧化作用之結果），即，此層3之四周是埋 546828 五、發明説明（7 ) 在氧化物中。 第4圖是圍繞閘極電極之區域之放大圖。各參考符號對 應於第3圖。氮化物層7上之很薄之氧化層此處稱爲氧化 \ 物層8a。此處明顯可辨認氮化物層3周圍由氧化物所圍 繞。氮化物層9之垂直成份之二側形成間隔件12(spaCer)。 這是以習知之方式以下述方式進行。由間隔件之材料（通常 是氧化物）所形成之層首先以等向方式施加在整面上。一 種異向（ani sotropic)回蝕刻使此層之已施加之水平成份 被去除，在側向中只剝蝕少許之材料。在所示之橫切面中 因此只保留該間隔件1 2。 各間隔件（其寬度（層厚度）是1 Onm)然後用來形成源極區 及汲極區用之摻雜物質3 3之植入區。間隔件1 2因此用來 遮蔽這些作爲LDD區域用之區域，使原來之源極區之側面 仍保留此種摻雜物質濃度較小之LDD區域。另一方式是摻 雜物質亦可由稍微所施加之由多晶矽所構成之層向外擴散 而形成。在此一步驟中在周邊之元件中亦進行相對應之植 入。 第5圖是在製成各間隔件12之前各隔離溝渠STI之配置 及層序列之條形成份，其對應於第3圖所示之橫切面，其 切線顯示在第5圖中。介於名隔離溝渠之間之區域用於位 元線BLn之配置中。字元線WLn藉由層序列（其使閘極電 極互相連接）之條形成份之含有金屬之層6所形成。表面（其 顯示在第5圖之俯視圖中）由另一氮化物層9所覆蓋。位於 表面下於氮化物層7之側面邊緣形成已覆蓋之外形（contoin·) 546828 五、發明説明（8 ) 而以虛線表示。同樣，各隔離溝渠之已覆蓋之外形是以垂 直之虛線表示。 介於層序列之條形成份之間之區域然後以電性絕緣材料 塡入。這可以不同方式來進行。首先，可在另一氮化物層 9上再沈積氮化物。這在第6圖之橫切面中以添加之氮化物 層1 3來表示。然後引進原來塡入此中間空間所需之絕緣材 料’其例如是二氧化砂。若首先只沈積第6圖中所示之 Si02層14且其餘仍待塡入之體積中以BPSG塡料15塡 入，則上述方式即已足夠。BPSG(硼磷矽酸鹽玻璃）是一種 特殊之氧化矽，其以硼或磷原子來摻雜，但不會形成導電 1生。BPSG在製造半導體元件時使用很多次，以便使設有電 路元件之半導體晶片之已鈍化但仍未整平之表面被整平， 因此可形成即將施加之中間金屬介電質和各種導電軌平面 所需之基礎。 在製造記憶胞時因此不須首先形成二氧化矽層1 4，若整 體塡料由BPSG形成時。在此處所述之方法中，間隔件12 由一種材料（相對於此種材料可選擇性地使中間空間之塡料 被去除）所製成。此種材料特別是氧化之氮化物，其在去 除二氧化矽及BPSG時形成一種蝕刻停止作用。在這些區 域（其中隨後須使層序列之條形成份之間之中間空間之塡料 被去除）中在使用仍保存之間隔件1 2之情況下可使另一個 氮化物層9之第6圖中所示之存在於其間之成份1 9被去 除。如上所示，若間隔件1 2是一般之氧化物（此種氧化物 因此與中間空間之塡料一起去除），則另一個氮化物層9之 -10- 546828 五、發明説明（9 ) 第6圖中以虛線所示之成份1 9在中間空間進行塡入之前須 以蝕刻方式去除。因此不必使氮化物沈積很多次（第6圖之 層13)，且可立刻形成此層14之二氧化矽或形成BPSG塡 料15。在此二種實施形式中，每種情況都可在半導體本體 1之上側之這些區域（其上形成較高摻雜之源極區及汲極區） 上使此氮化物層9被去除，而此氮化物層9另外亦覆蓋 LDD區域及覆蓋此層序列之條形之成份。 第7圖是對應於第5圖之觀察方向時此表面之俯視圖。 此層序列之條形成份之間之中間空間現在完全以S i 〇2及/ 或BPSG塡入。本例子中假設：最上層之塡料以BPSG塡料 15形成，其間之氮化物層9之表面仍保持空著的（free)。隔 離溝渠STI之位置現在由虛線之已覆蓋之外形來表示。同 樣，位元線BU及字元線WL„之方向以箭頭表示。在上側 上施加一種漆遮罩1 6，其覆蓋各隔離溝渠上方之區域。第 7圖中理想之情況是不限制各漆遮罩1 6之準確之側面邊 界。以漆遮罩1 6所覆蓋之這些區域在側面上特別是突出於 各隔離溝渠之垂直於層平面之投影。在漆遮罩1 6之各別成 份之配置中重要的只是：半導體材料上方位元線之區域中 各中間空間之塡料可去除。保留在漆遮罩下方之材料用作 此配置之依序之各記憶胞之間之電性隔離區。但隔離溝渠 上方中間空間之各區域並不是全部被覆蓋；層序列之二個 相鄰延伸之：條形之成份之間之條形區可以空著（free)。這些 區域稍後用來形成共同之源極線。 第7圖中顯示此漆遮罩1 6之6個成份；上方是三個完整 -11- i、發明説明（]C)) 之成份，下方之三個是由所示之斷錯線向下切開。在漆遮 罩16之第7圖之上成份及下成份之間存在此種BPSG塡料 1 5之區域，其可由漆遮罩在整個長度上保持空著的。中間 空間之塡料因此可在相鄰字元線WL^及WL„之整個長度 上被去除。 第8圖之橫切面之下部中顯示此種與第6圖之橫切面相 對應之結構。由於氮化物層7，9由相同材料所製成且製程 相同，則此二層之間未顯示邊界線。在各源極區S及汲極 區D上方之氮化物層9分別被去除。由第7圖之漆遮罩1 6 所空出之區域中各中間區（包含間隔件1 2)之塡料被去除。 這些已敞開之體積中以可導電之已摻雜之多晶矽層1 7塡 入，其最上方之層成份以金屬矽化物1 8形成。此種金屬矽 化物（例如，矽化鈷或矽化鉬）可使源極側之導線電阻下降且 可在多晶矽層17整平之後以％‘1丨6〇^方法（即，自我對準之 矽化方法）選擇性地在多晶矽層1 7之成份上產生，此種方 法已爲人所知。但金屬矽化物層1 8亦可省略。 在上側已整平之後，施加介電質層20且使其結構化，在 沈積此介電質層之前可在整面上施加另一種薄的氮化物層 。BPSG亦可用作介電質。藉由另一微影技術，在多晶矽層 上方分別在即將與各別位元線相接觸之汲極區D上製成位 元線連接用之各接觸孔。爲了可在這些位置上可較佳地對 多晶矽層1 7之上側之接觸情況進行調整，則可在此種以各 接觸孔所結構化之介電質層20之側面邊緣上製成圖示之各 間隔件2 1。該表面較佳是以習知之方式塗佈一種薄的金屬 -12- 發明説明（1]) 氮化物層2 2作爲襯墊-氮化物。 然後沈積汲極線23(其用作位元線）之材料。此種材料沈 積在各接觸孔中且在電性上與可導電之多晶矽層1 7之該處 所存在之成份相連，使各汲極區D在電性上與汲極線23相 連。一種由金屬，金屬氮化物及其它金屬（其用於佈線平 面之導電軌中）所構成之重疊沈積而成之層序列，其材料 適用於汲極線23中。一種可能之層序列例如首先沈積由鈦 所構成之層，其上沈積氮化鈦層，最上方是鎢層；其它可 能之層序列是鉬，氮化鉅及銅。 然後使所沈積之各層結構化成互相平行而相隔開之條形 成份，其配置在第7圖中位元線BLn之方向中。可以周邊 各元件形成時所用之習知方式施加電性連接時及佈線時所 需之中間金屬介電質及各種不同之金屬面。 多晶矽層1 7之成份在源極區S上方形成連續之條形成份 ，就像第7圖中與所示之漆遮罩1 6相關之描述中所述一樣 。多晶矽1 7之這些成份可作爲所有相鄰記憶胞之共同之源 極端（接地端）。 各別之記憶胞經由延伸至汲極區之汲極線23(用作位元 線）及延伸至閘極電極5之含有金屬之條形之層6(作爲字 元線）而被定址。記憶體本身以ON0結構中已知之方式以 下方式製成：各電極由閘極電極向外擴散而成且保持（”捕 獲（trapped)”）在氮化物層3中。因此，施加此記億胞之各記 憶體所適用之電位即已足夠，此種電位不同於讀出時所施 加之電位。 -13- 546828 五、發明説明（12) 第9圖是記憶胞配置之另一可能之形式’其中除了閘極 電極之外，另有多個選擇-閘極電極。爲了製成此種結構 ，則在這些區域（其設有各選擇電晶體，較佳是以周邊之 控制元件用之閘極氧化物製成時所用之步驟來製成）中使 ΟΝΟ層序列至少剝蝕至一種程度，使該處只剩下該底部氧 化物，其然後氧化成氧化物層以作爲選擇電晶體之閘極氧 化物。但亦可使底部氧化物完全被去除；此時須特別製成 另一個氧化物層作爲選擇電晶體之閘極氧化物。此外，須 形成第7圖中所示之漆遮罩1 6，使層序列之條形成份在連 續地編號時該絕緣材料可分別位於偶數成份及其後之奇數 成份之間。第9圖中以26表示之中間空間因此是以Si02 及/或BPSG塡入。原則上亦可使這些塡料被去除且使這 樣所形成之各開口中以介電質層20之材料塡入。使用一種 適當之巳結構化之漆遮罩1 6所具有之優點是較簡單之製 程，以此種方式，則可在相鄰之源極區及汲極區之間分別 形成這些設有源極-/汲極摻雜區33之區域，其不具備特 定之電性引線，而是向上由區域26中之絕緣材料所覆蓋。 記憶電晶體之第9圖中所示之控制-閘極電極25須異選擇-閘極電極24(其藉由配置於其間之源極-/汲極區而串聯相 接）所增補，使選擇-閘極電極24可用作選擇-閘極以便以方 塊方式對各記憶胞進行定址。選擇-閘極電極之配置及選擇-閘極電極可相對於第9圖所示之配置而互換，使記憶電晶 體之配置及選擇電晶體可相對於所示之實施形式而互換。 此種選擇-閘極可配置在記憶電晶體及位元線接觸區之間 -14- 546828 五、發明説明（13) 或配置在記憶電晶體及共同之酿極線之間。 第9圖中亦顯示此種由井-植入所引進之植入區34，其摻 雜物質濃度較半導體本體1之基本摻雜度還高。 利用本發明，則可提供一種結構及方法以製成較小之平 面式Cross-Point-記憶胞以作爲SONOS記憶胞，其可連接 成一種共同之接地NOR-結構。每一記憶胞經由位元線接觸 區直接與金屬位元線相連。優點是：只需要小之平面面積 (Cross Point Cell)，可快速地隨機存取，可像CMOS中一 樣使記憶電晶體之S/D-擴展經由LDD而被最佳化’源極 線之電阻可較低，記憶胞構造可與多位元-記憶體相容’且 相較於Basis-Logik-製程而言所需之額外費用較少。本發 明之記憶胞之特別有利之特徵是：條形之隔離溝渠與相垂 直之沈積而成之條形源極線相連，源極線自我對準於各字 元線，汲極接觸區自我對準於字元線，以及一種層序列’ 其在字元線之方向中允許汲極接觸區不充份地對準。 符號之說明 1.. ....半導體本體 2，1 0 ...氧化物層 3…氮化物層 4 ......氮化物層 5 ......多晶砂層 6.. ....含金屬之層 7.9.13.. .氮化物層 8.. ....側壁氧化物層 -15- 546828 五、發明説明（14) 11……氮化物層 12…間隔件 14.....Si〇2-層 15.. ...BGSP-塡料 1 6.....漆卓 17……多晶ϊ夕層 18.....金屬砂化物 19.. ...氮化物層9之成份 20.. ...介電質層 21.. ...間隔件 22.. ...金屬氮化物層 23.....汲極線 24.. ...選擇-鬧極電極 25.. ...控制-閘極電極 26…中間空間 32.. ...p-植入區 33.. ...摻雜物質 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Claims (1)

1. 546828 f、申請專利範圍 第9 0 1 1 9346號「記億胞及其製造方法^專_^ (9 2年4月修正） 六、申請專利範圍： 1 . 一種記憶胞，包含 -一種形成在半導體本體（1)之上側上之源極區（s) 及--種汲極區（D )， -一種配置在上側上且介於此二區（S，D)之間之聞 極電極（5，6 )， -源極線，汲極線及閘極線之導引區， -一種由第一邊界層（2)，第二邊界層（4)及介於其 間之記憶層（3 )所構成之記憶層結構，其材料具有 各別之能帶間隙，記憶層之能帶間隙較邊界層者 還小，其特徵爲： -此記憶層結構配置在半導體本體及閘極電極之間 5 -設有源極線作爲多個記憶胞用之共同之源極端， 且此源極線在閘極電極及另一閘極電極（其屬於另 一記憶胞）之間是與源極區相接觸， -閘極電極是閘極線之一部份，其結構化成條形且 用作字元線， -汲極線以金屬導電軌製成，其導電性地與汲極區 相連且垂直於閘極線而延伸以及電性上與閘極線 相隔開而用作位元線。 546828 六、申請專利範 圍 2 •如 串 三主 P円 專 利 範圍第1項之記憶胞，其中此記憶 胞 相 對 於 另 —- 記 憶胞（其存在於閘極線之方向中之二 二側） 是 以 半 導 體 本體中之隔離溝渠（STI)爲界。 3 如 串 請 專 利 範圍第1項之記憶胞，其中在源極 區 及 汲 極 區 之 二 側分別存在一個閘極電極， 源 極 線 是 條形之可導電之已摻雜之多晶矽層 (1 7) 其在 源 極 區上方塡入各閘極電極之間之區域中 存 在 另 —. 條之可導電之已摻雜之多晶矽層（1 7) 5 其在 源 極 上方塡入各閘極電極之間之區域中 5 且 與金 屬 汲 極 線（23)相接觸， 在 閘 極 電 極及多晶矽層之間配置各別之電性 絕 緣 用 之 隔 離 層 〇 4 ，如 甲 三主 δ円 專 利 範圍第3項之記憶胞，其中在源極區（S ) 上 方 之 多 晶 1矽層（1 7 )及汲極區（D)上方之多晶 矽 層 (17) 之 間 只 存在一種閘極電極（5，6 )，其屬於 該 記 憶 胞 〇 5 .如 串 請 專 利 範圍第3項之記憶胞，其中源極區（ S)上 方 之 多 晶 矽 層（1 7 )及汲極區（D)上方之多晶矽層 (1 7) 之 間 配 置 — 種閘極電極，其屬於該記憶胞，且 配 置 另 一 閘 極 電 極，其串聯地配置在另一源極-/汲 極 區 上 方 且 用 作 選擇-閘極電極。 6 •如 串 三主 δ円 專 利 範圍第1或2項之記憶胞’其中在 至 相 鄰 閘 極 電 極 之方向中一種LDD區域連ί妥至源極 -2- 丨品 及 546828 六、申請專利範圍 至汲極區，此LDD區域之摻雜物質濃度較源極區及 汲極區者還小。 7 .如申請專利範圍第1項之記億胞，其中記憶層是氮 化矽且邊界層是氧化矽。 8 .如申請專利範圍第1項之記憶胞，其中記憶層是氧 化鉅或給矽酸鹽，邊界層是氧化矽。 9 .如申請專利範圍第1項之記憶胞，其中記憶層含有 給氧化物或紿矽酸鹽或氧化鉻或鉻矽酸鹽，且邊界 層是氧化銘或含有鋁之氧化矽。 1〇，如申請專利範圍第1項之記億胞，其中閘極電極由 可導電之已摻雜之多晶矽層（5 )及其上所施加之含金 屬之層（6 )或層序列所形成。 i i .如申請專利範圍第1 〇項之記憶胞，其中含金屬之層 (6 )是金屬矽化物或一種由金屬氮化物及鈍金屬層所 構成之雙層。 1 2 .如申請專利範圍第Π項之記億胞，其中含金屬之層 (6 )是矽化鎢或一種由氮化鎢及鎢所構成之雙層。 1 3 .如申請專利範圍第1項之記憶胞，其中記憶層結構 之第一邊界層（2)是氧化物層且厚度是.5nm至8 nm， 記億層結構之第二邊界層（4 )是氧化物層且厚度是 3nm 至 1 ， 記億層（1 )之厚度是1 n m至5 n m。 1 4 .如申請專利範圍第1或3項之記憶胞，其中汲極線 546828 六、申請專利範圍 (23)是一種在源極區之距離逐漸變大之方向中由鈦 ’氮化鈦及鎢所構成或由鉅，氮化鉅及銦所構成之 層序列。 1 5 . —種記憶胞配置之製造方法，其特徵爲： 在第一步驟中在一種設有摻雜區之半導體本體（1 ) 中製成許多條形之直線平行而互相隔開之隔離區 (STI )， 在第二步驟中施加一種層序列，其由第一邊界層 (2 )，記憶層（3 )，第二邊界層（4 )(這些層之材料具 有各別之能帶間隙），可導電之已摻雜之多晶矽層（5 ) ，至少一種含金屬之層（6 )及一種氮化物層（7 )所構 成，其中記憶層之能帶間隙較邊界層者還小， 在第三步驟中此種層序列充份地在條形之成份中 被結構化以至少至記憶層（3 )爲止，各條形之成份垂 直於隔離溝渠（STI )以直線平行而互相隔開之方式延 伸著， 在第四步驟中在整面上施加另一個氮化物層（9 )， 在第五步驟中在層序列之條形之成份之間植入（3 1 ，32)摻雜物質以形成LDD區域， 在第六步驟中在層序列之條形之成份之側面上製 成各間隔件（1 2 )， 在第七步驟中在間隔件之間之區域中植入（3 3 )摻 雜物質以形成源極區及汲極區， -4- 546828 六、申請專利範圍 在第八步驟中在層序列之條形之成份之間之中間 空間中塡入電性辑緣材料（1 3，1 4，1 5 )且在使用遮 罩之情況下使絕緣材料在這些區域（其用來連接源極 區及汲極區）被去除，每種情況下隔離溝渠（STI )上 方之各汲極區之間之絕緣材料仍保存著， 第八步驟之前或之後使各間隔件（1 2)之間已敞開 之區域中之氮化物層（9 )被去除且去除各間隔件， 在第九步驟中使第八步驟中由絕緣材料所裸露之 區域中以可導電之已摻雜之多晶矽層（1 7 )塡入， 在第十步驟中在多晶矽層（1 7 )之位於汲極區（D )上 方之這些成份之外部製成一種介電質層（20)， 在第i--步驟中施加金屬汲極區（2 3 )且以垂直於 層序列之條形成份之方式使汲極區（23 )結構化成條 形’使汲極線在電性上分別與各線上依序之汲極區 (D )(其與多晶矽層（1 7 )相接觸）相連。 1 6 .如申請專利範圍第1 5項之方法，其中在第八步驟中 在對此層序列之條形成份進行連續式之編號時分別 在偶數成份及隨後之奇數成份之間存在該絕緣材料 以便在各別之控制閘極及選擇-閘極之間形成已絕緣 之源極-/汲極區。 1 7 .如申請專利範圍第1 5或1 6項之方法，其中在第八 步驟中所施加之絕緣材料在此層序列之二個條形成 份之間（其間存在源極區，其用來連接至第九步驟中 546828 六、申請專利範圍 所施加之多晶矽層（1 7 ))完全被去除以形成源極線， 其在電性上分別與各線上依序之源極區（S )相連。 1 8 .如申請專利範圍第1 5項之方法，其中在第二步驟中 至少一種含金屬之層（6 )是金屬矽化物或一種由金屬 氮化物及純金屬層所構成之雙層。 1 9 .如申請專利範圍第1 8項之方法，其中至少一種含金 屬之層（6 )是矽化鎢或由氮化鎢及鎢所構成之雙層。