TW541539B - Manufacturing method for semiconductor device and the semiconductor device - Google Patents

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541539 ，·入 > A7 B7 五、發明説明（。 (本發明所屬之技術領域） 本發明係有關於半導體裝置之製造方法與半導體裝置 ’特別是有關於一種適用於內藏有多個記憶體之半導體裝 置之不良記憶單元的救濟技術以及製造技術之有效的技術 〇 (習知技術） 有關利用所組入的自我測試電路（B I S T )來救濟 記憶電路之缺陷位址的技術則有特開平1 1 一 238393號公報，特開平9一251796號公報， 特開平8 — 2 5 5 5 0 ◦號公報，特開平3 — 116497號公報，特開2〇〇〇—30483號公報 〇 (本發明所想要解決的課題） 如上所述，根據B I S T，即使要對記憶體進行測試 而來救濟該缺陷，但對於爲了要達成高速動作化而包含有 記憶電路的邏輯閘電路而言，則在對記憶電路之缺陷位址 進行完救濟後，則必須要再度對邏輯閘電路實施測試。亦 即，若要對記憶電路與邏輯閘電路一體地進行測試時，則 當發生不良情形時，則無法判斷該原因是由在記憶電路側 的缺陷位址所造成，或是由在邏輯閘電路側的不良所造成 〇 因此，在製造備有記憶電路與邏輯電路之半導體裝置 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 衣. 訂 經濟部智慧財產局員工消費合作社印製 541539

9IU Α7 Β7 五、發明説明（2) 時’則當在晶圓上完成半導體裝置時，則根據第1探針檢 查進行記憶電路本身的測試，而當沒有不良情形時，則直 接至對邏輯電路進行測試，但是當在記憶電路有不良位元 時’則在進行完保險絲加工等的救濟設定後，根據第2探 針檢查進行記憶電路本身的測試，而必須從確認不良位元 已經被救濟開始要進行邏輯電路的測試。因此，在從半導 體裝置的晶圓過程到組立過程的期間必須要作2次的探針 檢查，而會有花費在半導體裝置之評估上的工數（成本） 增加的問題。 本發明之目的在於提供一使備有如R A Μ般之記憶電 路與邏輯電路之半導體裝置之製程得以簡化之半導體裝置 與其製造方法。本發明之其他的目的在於提供一種可以有 效率且合理地來救濟記憶電路之不良位元的半導體裝置與 其製造方法。本發明之上述以及其他的目的與新的特徵， 則可以由本說明書的記載以及所附圖面而明白。 (解決課題的手段） 若是要說明在本案所揭露之發明中之代表例的槪要內 容，則如以下所述般。亦即，針對具備有：具有多個記憶 單元之記憶體部與邏輯部之半導體裝置之製造方法，在第 2過程中’當在上述記憶體部有缺陷時，則讓上述記憶單 元的缺陷資訊保持在暫存器，而在第3過程中，當上述缺 陷資訊保持在上述暫存器時，則進行上述邏輯部的測試， 且藉由根據在上述第1至第3過程之後的第4過程而被保 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 衣· 、11 經濟部智慧財產局員工消費合作社印製 -5- 541539 '91, 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（3) 持在上述暫存器的缺陷資訊來保持缺陷資訊的保險絲電路 。而在上述暫存器設置可切換來自保險絲電路的信號與在 測試中所求得的缺陷資訊而加以輸入的切換電路。 若要說明在本案所揭露之發明中之其他代表例的槪要 內容時，則如下所述般。 針對一利用在具有多個記憶單元之記憶部中所記憶的 資料，而在邏輯部進行信號處理之半導體裝置，乃設置有 :進行上述記憶體部及邏輯部之測試的測試形態產生電路 ，對應於由上述測試形態產生電路對上述記憶體部的測試 結果來進行救濟分析的記憶體測試電路，以及儲存有由上 述記憶體測試電路所形成之缺陷資訊的保險絲電路，而在 上述記憶部備有：選擇性地被輸入由上述保險絲電路所設 定的缺陷資訊與在上述記憶體測試電路所形成之缺陷資訊 的救濟位址暫存器，以及對應於上述救濟位址暫存器的救 濟位址，而變成不良記憶單元且選擇替代記憶單元的冗餘 電路。 發明之實施形態 圖1係表本發明之半導體裝置之一實施例的方塊圖。 。本實施例適用於如已搭載了邏輯電路與記憶體電路之計 算機用之處理器等之大規模的半導體裝置。 隨著半導體電路技術的進展，乃見到許多在1個半導 體晶片上內藏有多個記憶體的大規模積體電路（L S I ) 。例如計算機用的處理器等，爲了要提供大容量1次快取 (請先閲讀背面之注意事¾再填寫本頁，>

本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） -6 - 541539 m 无 A7 B7 五、發明説明（4) 記憶體及2次快取記憶體，T L C ( Translation Look-aside Buffer) ，T a g，分歧預測用記憶體，寫入緩衝器等各種 的RAM，乃設有多個內藏的RAM。 如上所述，對於已內藏了多個R A Μ (記憶體）的 L S I而言，當想要針對各內藏R A Μ設置由用於記憶缺 陷位址之位址設定電路等所構成的冗餘電路時，若內藏 R A Μ的數目爲1 〇 〇個，而救濟位址爲1 0位元時，則 必須要有約1 0 0 0個的保險絲。因此’冗餘電路會導致 晶片尺寸變大。而對於設置1 0 0個左右之具有1 Μ位元 以下之較小記憶容量的內藏R A Μ的L S I而言，則在 1 0 0個全部的內藏RAM中都發生可救濟之不良位元的 機率乃非常的低，而著眼於大多在數個〜數1 〇個的內藏 R A Μ中發生可救濟之不良位元的情形，即使針對全部的 內藏R A Μ都設置冗餘電路，也無助於提高良率。 本實施例的內藏R A Μ 2 0 0，如槪略電路如圖所示 ，藉由位址選擇電路2 1 1 ，2 1 5，設有正規記憶體陣 列2 1 3與預備之記憶單元的冗餘電路2 1 4，以及資料 輸出入電路2 1 6而構成記憶體部。爲了該記憶體部的測 試，乃針對位址A D，資料D 1以及讀取/寫入控制信號 WE，設有切換電路270。而在邏輯電路3 0 1所形成 之通常動作時的輸入信號，與在測試圖案產生電路4 0 0 所形成之測試動作時的測試信號選擇性地輸入到該內藏 R A Μ 2 0 0。 針對上述記憶體部2 1 0設有由將R A Μ的輸出信號 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製 541539 _· Α7 Β7 五、發明説明（5) D 0與所輸入的期待値加以比較的比較判定電路2 2 0 ’ 接受該比較判定電路2 2 0的判定信號與位址信號A D的 救濟分析電路2 3 0，接受上述比較判定電路2 2 0之輸 出信號的判定暫存器2 4 0，以及接受上述救濟分析電路 2 3 0之輸出信號的救濟位址暫存器2 5 0所構成的 RAM— B I ST，而構成內藏 RAM200。 針對上述多個R A Μ 2 1 0分別設置可將正規陣列 2 1 3的不良記憶單元置換成冗餘的記憶單元2 1 4的冗 餘電路，而在保險絲資訊受訊電路2 9 0接受來自針對多 個內藏R A Μ而共同設置的保險絲電路5 0 0的缺陷資訊 ，而讀取可將上述冗餘電路2 1 4設成有效的救濟位址力口 以保持。在1個半導體積體電路1 〇 〇內藏有多個的 R A Μ 2 1 0，當針對各記憶體電路設置冗餘電路2 1 4 時，若是要針對各R A Μ 2 1 0設置包含程式元件（保險 絲）在內的救濟位址設定電路時，則光是程式元件的數目 即會成爲一龐大的數目，遂成爲造成晶片尺寸變大的原因 ，但若根據本實施例，由於將用於設定救濟位址的保險絲 電路5 0 0予以共用化，因此可以減少全部之程式元件的 數目，而能夠減小晶片尺寸。 在本實施例中，爲了要達成動作的高速化’上述內藏 R A Μ 2 0 0被設在邏輯電路3 0 1 ’ 3 0 2之間。亦即 ，根據在邏輯電路3 0 1中所形成的位址信號及控制信號 來進行記憶體存取，而所讀取的資料，則當作下一段之邏 輯電路3 0 2的輸入信號實施邏輯處理。爲了要達成信號 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐） _ 8 - (請先閲讀背面之注意事項再填寫本頁) Γ 經濟部智慧財產局員工消費合作社印製 541539 > A7 B7 五、發明説明（6) 處理的高速化，例如在邏輯電路3 0 1中同步於系統時脈 信號來輸出用於上述記憶體存取的信號，且分別傳送到內 藏R A Μ。內藏R A Μ則響應於上述輸入信號而形成輸出 信號D 0。該輸出信號D 〇則當作下一段的邏輯電路 3 0 2的輸入信號而進行邏輯處理。 邏輯電路的順序動作，如所同知般，乃同步於時脈信 號來進行。亦即’將邏輯段插入到同步於時脈信號而讀入 信號之2個正反器電路之間。此時，在上述邏輯段之信號 傳播延遲時間必須要較1個時脈週期（1個機器週期）爲 短。當將R A Μ組入到上述邏輯段時，則可根據1個機器 週期來判定快取記憶體的點選（hit )/錯誤點選（miss hit )° 然而，當在測試動作中發生不良情形時，則其原因無 法判定是因爲R A Μ之記憶體位元的缺陷所造成，或是發 生在邏輯段側。在此，則進行記憶體部2 1 0的測試，若 是發生不良情形時，則將不良位元更換成上述冗餘電路 2 1 4，從確認R A Μ正常動作開始，則R A Μ與邏輯段 成爲一體的電路，而必須包含其信號延遲時間在內進行動 作檢查。 爲了要救濟上述不良位元，雖然必須要設定上述保險 絲電路5 0 0，但在本實施例中，則不需要進行保險絲電 路5 0 0的設定，換言之，在進行完R A Μ的測試後，不 會移到保險絲加工過程，在上述的測試動作中，在R A Μ - Β I S Τ中所形成的救濟位址，則通過由切換控制所切 (請先閲讀背面之注意事項再填寫本頁) _ 衣·

、1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ：297公釐） -9- 541539 觅 8· _β > Α7 Β7 五、發明説明（7) 換的切換電路2 8 0，而傳到用於讀入上述缺陷位址的暫 存器2 6 0。藉此，在剛實施完記憶體部2 1 0的測試後 ，也可以配合該救濟來實施而加以確認。因此，在內藏 R A Μ的測試接下來，也可以對記憶體部2 1 〇與邏輯電 路3 0 1 ，3 0 2進行綜合性的電路試驗。此外，上述暫 存器2 6 0是一在通常動作時會藉由上述切換電路2 8 0 來讀入來自保險絲資訊受訊電路2 9 0的缺陷位址資訊。 圖2爲本發明之半導體裝置之製造方法之一實施例的 流程圖。在同一圖中，則表示到在晶圓上完成電路而完成 組裝爲止的晶圓探測過程。 在步驟（1 )中’則實施R A Μ測試。亦即，當在晶 圓上完成電路的時點實施R A Μ的測試。在該R A Μ的測 試中’切換電路2 7 0乃根據上述圖1的系統/測試切換 信號而切換到測試圖案產生電路側，而供給r A Μ的位址 A D，資料輸入D I ，以及讀取/寫入控制信號w Ε進行 所定之資料的寫入與讀取。將所讀取的資料與期待値傳到 R A Μ - B I S T的比較判定電路2 2 0，而判定其一致 /不一致。 在步驟（2 )的判定動作中，由於從測試圖案產生電 路將期待値％j入到R A Μ之讚取資料，因此，比較判定電 路2 2 0進行判定。該判定結果，則將位址傳到救濟分析 電路2 3 0，而從被記憶在判定暫存器的之前的不良資訊 來付X位址實施救濟，或針對γ位址實施救濟，或進行是 否爲不能救濟的判定，當爲可以救濟時，則將救濟位址儲 本紙張尺度適用中國國家標準（0奶）八4規格（21(^297公董） (請先閲讀背面之注意事項再填寫本頁) •Α衣· 、訂 經濟部智慧財產局員工消費合作社印製 541539 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（8) 存在救濟位址暫存器2 5 0。當不能夠由冗餘電路2 1 4 進行救濟時’則判定上述晶片爲不良。而內藏的r A Μ沒 有不良的半導體裝置則移到步驟（6 )的邏輯測旨式。 在步驟（3 )中貫施救濟動作。亦即，根據切換控制 ’切換電路2 8 0會將被儲存在上述救濟位址暫存器 2 5 0的救濟位址設定在暫存器2 6 〇。藉此，上述位址 選擇電路2 1 1以及2 1 5，可以取代正規電路2 1 3的 不良記憶單元，而改選擇冗餘電路2 1 4之預備的記憶單 元。 在步驟（4 )中則實施包含上述救濟動作之r a Μ的 測試。在步驟（5 )中則進行該判定，若發生不良時，亦 即，當不能進行救濟時，則爲不良晶片。若r A Μ的不良 位元已獲救濟時，則爲良品而實施步驟（6 )的邏輯測試 。在步驟（6 )的邏輯測試中，則針對被組入到上述邏輯 電路而包含了 R A Μ之電路功能進行測試。亦即，對應於 在測試形態（test pattern )產生電路4 0 0中所形成的測試 形態實施配合實際動作之電路檢查。以上之各製程（1 ) 至（7 )乃根據1個晶圓探測過程來實施。 在根據上述各步驟（1 )至（7 )之各過程而被判定 爲良品的晶片，則實施如以下的保險絲（fuse )加工過程。 在該保險絲加工過程中，在步驟（8 )中，若R A Μ沒有 不良者，則判定爲不需要加工，而需要對上述R A Μ的不 良位元進行救濟者則實施步驟（9 )的保險絲加工。亦即 ，藉由雷射光線等的選擇性的照射而對保險絲電路5 0 0 (請先閲讀背面之注意事項再填寫本頁) 衣· 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -11 - 541539 m· A7 B7 五、發明説明（9) 進行選擇性的切斷。此外，則針對晶圓的各晶片進行切割 ，而在組裝過程中只針對不需要保險絲加工者，或已實施 好保險絲加工之良品晶片進行組裝。 在本實施例中，如上所述，具有以上之各手段之內藏 有R A Μ的L S I的目的即是在進行保險絲加工過程之前 先確認保險絲加工對R A Μ救濟的效果。亦即， R A Μ 2 1 0具備有：具有以救濟缺陷作爲目的之作爲維 修（rep a ire )領域之冗餘電路2 1 4的記憶單元陣列，輸 入有位元以及救濟位元，而具有從上述記憶單元陣列 2 1 3，2 1 4選出1個記憶單元之功能的位元選擇電路 2 1 1 ，2 1 5 ，以及針對所選出的記憶單元進行寫入/ 讀取的電路2 1 6。 具有上述救濟缺陷功能的R A Μ，則有多個被設置在 1個的L S I內。針對上述R A Μ進行測試，當R A Μ -Β I S Τ電路有不良時，則具有求出救濟位元的功能，而 用來儲存由R A Μ - Β I S Τ電路所算出之救濟位元的暫 存器2 5 0則針對各R A Μ來設置。針對多個的R A Μ共 同設置以針對L S I輸入救濟R A Μ缺陷位址爲目的，而 以雷射加工等的方法來變更或固定電氣信號値的保險絲電 路5 0 0。又，設有可將來自保險絲電路5 0 0的保險絲 的資訊配送給多個R A Μ的通訊機構。保險絲電路5〇〇 與內藏R A Μ 2 0 0 (多個）則藉由通訊用匯流排配線 6 0 0而被連接。保險絲資訊受訊電路2 9 0則將保險絲 資訊當作〔接收對象之R A Μ的編號〕+〔救濟位址〕的 (請先閱讀背面之注意事項再填寫本頁) 衣·

、1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -12- 541539 射年8.月 '修正補态 五、發明説明（ιά 封包（packet )資訊而接收〔救濟位址〕。 用於儲存由通訊匯流排用配線6 0 〇所配送之資訊的 暫存器則針對各R A Μ而設置。該暫存器2 6 0的値則當 作「救濟位元」而被輸入到位址選擇電路2 1 1 ’ 2 1 5 。此外，則設有切換電路2 8 0，其中被供給到上述暫存 器2 6 0之算出救濟位址暫存器的値，則取代來自上述保 險絲電路5 0 0的資訊，而可以任意當作R A Μ -Β I S Τ之救濟位址暫存器2 5 0的救濟位址。用於選擇 要儲存來自何者的資訊的切換控制則是由R A Μ -Β I S Τ的控制電路來實施。 在通常使用時〃從保險絲電路5 0 0被轉迭的保險絲 資訊則被儲存在暫存器2 8 0，且將其當作救濟R A Μ缺 陷位址而進行R A Μ動作。在本實施例中，根據上述的切 換控制，R A Μ - Β I S Τ電路所求得的救濟R A Μ缺陷 位址可以取代保險絲資訊。根據上述功能，在第1 Ρ檢查 (晶圓探測檢查），亦即，在保險絲加工前所實施之探測 檢查過程中，在藉由RAM— Β I ST算出救濟RAM缺 陷位址後（將該資料加工成保險絲（fuse ))資訊，可以嘗 試是否能使用該資料實際上來救濟R A Μ。 由於保險絲加工過程失敗的比例實際上可以小到可以 忽視的程度，因此，在探測過程中所推定的良品（在由 R A Μ - Β I S Τ所算出的救濟R A Μ缺陷位元可以確認 出完全動作的L S I )，則能夠預估可藉由保險絲加工而 完成成爲良品，因此可以不進行在作保險絲加工後的第2 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) Α衣· 經濟部智慧財產局員工消費合作社印製 -13- 541539 m. A7 B7 五、發明説明（ιί 次的探測檢查，即前進下一過程（組裝）。 爲了要儲存保險絲資訊，則必須要設置可將不良位址 儲存到各ram的暫存器2 6 0。另一方面，爲了要保由 R A Μ - B I S T所算出的救濟資料，則必須要針對各 R A Μ設置救濟位址暫存器2 5 0。在本實施例中，則藉 由一設置可分別選擇性地連接必要的暫存器之間之路徑的 簡單的構成來實現。 在本實施例中，在作保險絲加工前，爲了要確認 RAM救濟效果，乃設置2個暫存器2 5 0與2 6 0。而 救濟位址暫存器2 5 0_，則對於R A Μ救濟方法，亦即， 爲了要算出用來救濟R A Μ之救濟位址爲必備的要件。相 較於此，也有將暫存器2 6 0之保險絲資訊的內容當作 R A Μ的救濟位址來輸入的情形。在本實施例中，乃獨立 地設置2個可以共用的暫存器。 之所以要分別獨立地設置上述2個暫存器的理由則如 下。當假設共用暫存器2 5 0與2 6 0時，則在藉由 R A Μ - Β I S Τ進行R A Μ測試的期間可以更寫R A Μ 的救濟資訊。當R A Μ救濟動作較R A Μ測試動作速度爲 慢時，則有R A Μ會因爲在測試中的R A Μ救濟動作而錯 誤動作，遂無法得到正確的結果之虞。當R A Μ救濟方法 有2個以上時，例如當有可能進行X系救濟與Υ系救濟時 ，則有在發現最初之不良品的時點’卻無法判定要以X或 Υ之何者的救濟方法來救濟的情形。也有在共用暫存器 2 5 0與2 6 0時，卻無法選擇正確的救濟方法的情形。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 衣· 訂 經濟部智慧財產局員工消費合作社印製 541539 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（d 根據本實施例，在第1 P檢查的過程中可以讓R A Μ 完全作動。亦即，以R A Μ能完全動作作爲前提’則在作 第1 Ρ檢查時可針對若R A Μ不動作則不能進行測試的項 目進行評估，而此則爲本發明之目的之一。例如上述之 L S I的邏輯動作測試。L S I的邏輯動作測試’若 R A Μ無法如在L S I之邏輯動作測試中所推定之模型般 地動作時，即認定爲測試不合格。因此，在進行救濟之前 的R A Μ，則有不會依據在L S I之邏輯動作測試中所推 定之模型般地動作的可能。因此，在進行R A Μ的救濟之 前，無法藉由L S I的邏輯動作測試來判斷合否。 以處理器L S I作爲代表之內藏有RAM之邏輯主體 的L S I晶片，則有邏輯部的不良情形反而較R A Μ爲多 的情形。但是如上所述，在第1 Ρ檢查過程中，由於無法 藉由L S I的邏輯動作測試來判斷合否，因此只要R A Μ 可以進行救濟，則必須要進行第1 Ρ檢查過程，保險絲加 工，第2 Ρ檢查過程。結果，雖然R A Μ可以救濟，但是 在邏輯部卻會發生不良，而大量製作出無法出貨的晶片。 當然，光是進行保險絲加工，也會導致成本浪費。在本發 明中，可以消除保險絲加工過程的浪費情形。亦即，在本 實施例中，在第1 Ρ檢查過程中，由於藉由救濟可以讓 R A Μ完全地動作，且也能夠實施包含邏輯動作測試在內 之全部的測試動作，因此，即使是救濟也無法成爲良品的 東西則可以排除因爲保險絲加工所造成之成本浪費。 圖3則表示本發明所適用之半導體裝置之一實施例之 (請先閲讀背面之注意事項再填寫本頁) 衣 、11 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公慶） -15- 541539 ；-> A7 丨、.-.· : m__ 五、發明説明（id 槪略整體方塊圖。本實施例的半導體裝置，則設有事先針 對內藏在晶片之多個的記憶體區塊M C L 1 ，M C L· 2 ’ .........M C L η給予識別碼（I D碼），而將該識別碼與 所輸入的識別碼（R A Μ - I D )加以比較的比較器 C Μ ρ，以及當識別碼爲一致時，則將所輸入之位址等的 資訊（Data)加以鎖存（latch)的鎖存電路或保持電路 L T C。該構造則對應於接受來自上述圖1之保險絲電路 5 0 〇之不良位址的保險絲資訊受訊電路2 9 0與暫存器 2 6 0° 另一方面，在有別於記憶體區塊之位置，則針對多個 的記憶體區塊M L C 1 ，M C L 2 ......... M C L η，以 成對的形態設定出救濟位址（D a t a 0〜D a t a Μ ) 與用於特定出要救濟之記憶體區塊的識別碼（R A M -I DO〜RAM - I DM)的設定電路1 〇，與作爲用來 控制該設定電路1 0之控制電路的記憶體診斷控制器2 0 〇 上述設定電路1 0係由將作爲可從外部程式設定之程 式元件的保險絲加以排列配置的保險絲陣列F -A L Y 1 1 ，以及讀入各保險絲的狀態，而呈串列地加以 轉送的移位暫存器S F T所構成。此外，藉由上述記憶體 診斷控制器2 0，從上述設定電路1 0，將設定資訊經由 串列匯流排S B U S而呈串列地讀入，且將其轉換成並列 資料，經由作爲並列匯流排的記憶體部控制匯流排3 0而 供給到記憶體區塊M C L 1，M C L 2........... (請先閲讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -16- 541539 览 Μ Β7ι 五、發明説明（u M C L η，且自動地將救濟位址加以鎖存。 在設定電路1 0與記憶體診斷控制器2 0之間則設有 用於將來自設定電路1 0的資料F D A Τ Α或來自外部端 子的資料D A T A的其中何者供給到記憶體診斷控制器的 選擇器S E L。藉此，在系統作動中，當在任何一個的記 憶體區塊中重新發生不良位元時，則取代來自設定電路 1 0的資料F D A T A，而改將來自外部的資料D A T A 送到發生不良位元的記憶體區塊加以鎖存，藉此，不需要 進行晶片的更換或針對保險絲進行追加程式，即能夠消除 掉障礙。 爲了要能夠檢查出構成上述設定電路1 0之位移暫存 器本身有無故障，則將測試資料輸入用正反器F / F i η 的資料輸出端子連接到首段之正反器F / F 1的資料端子 。又，移位暫存器之最後段之正反器F/F 2的資料輸出 端子則被連接到測試資料輸出用正反器F / F 〇 u t的資 料輸入端子。藉此，例如將★ 1 〃或、、〇 〃設定在測試資 料輸入用正反器F/F i η，且藉由移位暫存器而移位， 最後則藉由判定被鎖存在測試資料輸出用正反器F / F 〇 u t的資料是否與輸入資料爲一致，而可以檢測在移 位暫存器是否有異常。 上述測試資料輸入用正反器F / F i η，F / F 〇 u t ’則設在當例如作邏輯部之測試或邊界掃描測試 (boundary scan test )時所使用的掃描路徑上，藉此，對 於測試資料的設定與測試結果的讀取，則可以不設置特別 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) B衣·

、1T 經濟部智慧財產局員工消費合作社印製 -17- 91. B. -6 541539 A7 _， B7_ 五、發明説明（β (請先閲讀背面之注意事項再填寫本頁) 的設備即能夠進行。又，也可以取代測試資料輸出入用正 反器F / F i ，F / F 〇 u t ，而改設測試資料輸出入用 的外部端子，可直接輸入測試資料，或可觀察測試結果。 圖4爲表示本發明所適用之半導體裝置之槪略構成圖 .。同一圖所示之各電路區塊是被形成在如單晶矽般的1個 的半導體晶片上。以◎記號所示者爲被設在該半導體晶片 之作爲外部端子的墊，圖所示者只不過是表示在實際上所 設的外部端子中之與本發明相關的東西，除了該些外部端 子之外，也設有用來發揮晶片本來之功能的外部端子或電 源電壓端子。 在圖4中，以符號MCL 1 ，MCL 2........... M C L η所表不者則爲作爲內藏記憶體的R A Μ巨單元（ macro cell )，而以 L GC 1 1，L GC 1 2 ......... 'L G C 2 n來表示者則爲用來實現晶片本來之邏輯功能（ 系統邏輯）的邏輯電路。上述RAM巨單元MC L 1， M C L 2..........M C L η分別除了記憶體陣列或選擇用 經濟部智慧財產局員工消費合作社印製 的解碼電路，讀取寫入電路之外，也具備有可與不良位元 置換之預備記憶體列以及置換控制電路，或可使記憶體的 測試變得容易的測試輔助電路等。 在本說明書中，所謂的R A Μ巨單元是指事先被設計 ，且動作被確認的記憶體電路，而從登錄在資料庫等的多 個R A Μ中選出具有所希望之記憶容量，性能者，可以配 置在晶片上，也可以省略掉詳細的電路設計。上述的巨單 元則具有除了 R A Μ以外，也可以很好地使用在R〇Μ或 -18- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 541539 m. Μ Β7 五、發明説明（y 邏輯演算電路，p L L (Phase Lock Loop)電路，時脈放 大器等邏輯L S I中的電路。 在本實施例中，則設有：包括有用來設定用於識別上 述 R A Μ 巨單元 M C L 1 ，M C L 2.......... M C L η 之 資訊及缺陷位址資訊之保險絲陣列（fuse array )的設定電 路1 〇，具有根據來自外部端子的測試模式設定信號 TM ODE (〇 : 2)及觸發信號TRIG，控制時衝 P U L S E，而產生針對上述設定電路1 〇的控制信號 F S E T及移位時脈信號S C K，或讀入被設定在上述設 定電路1 0的資訊DATA，而轉送到上述RAM巨單元 M C L 1 ，M C L 2.......... M C L η的定時控制功能及 將設定資訊作串列一並列轉換之功能的記憶體診斷控制器 2 0，以及將來自記憶體診斷控制器2 0的設定資訊供給 到上述RAM巨單元MC L 1 ，MC L 2 .........MC L η 之專用的記憶體控制器匯流排3 0。 雖然未特別加以限制，但該記憶體控制器匯流排3 0 是由1 7個位元所構成，其中的3個位元則直接輸出上述 測試模式設定信號Τ Μ〇D Ε ( 0 : 2 )，而1 3個位元 則輸出從設定電路1 0所讀入，而與轉送到R A Μ巨單元 MC L 1 ，MC L 2.......... MC L η之設定相關的資訊 ，剩下來的1個位元則輸出給予鎖存設定資訊之時間（ timing )的信號。 在本實施例中設有由產生用來測試被內藏在晶片之上 述 RAM 巨單元 MCL1 ，MCL2.......... MCLn 之 (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） •19- 541539 9|. Η. -η Α7 〜--—-_____^^--- 五、發明説明（j 測試形態的形態產生器等所構成的記憶體測試電路4 0。 形態產生器可以利用F S Μ方式或微程式（microprogram ) 方式的電路。上述記憶體測試電路由於使用B I S T ( Built-In Self Test)技術，因此省略其詳細的說明。記憶體 測試電路4 0，當從外部供給記憶體測試的開始信號 Μ B I S T S T A R T時，則會產生測試形態或測試控制 信號，且經由測試信號線5 0而供給到各R A Μ巨單元 MCL1，MCL2..........MCLn。 取代將上述記憶體測試電路4 0形成在晶片上，而如 虛線A所示般地改設連接到上述測試信號線5 0的測試用 輸入端子T E S T I N，而從上述測試用輸入端子 T E S T I N輸入與在外部之記憶體測試電路中所產生的 上述測試形態或測試控制信號同樣的信號，或是固定形態 ，而針對RAM巨單元MC L 1，MC L 2 ......... —M C L η進行測試。 圖5係表構成上述設定電路1 〇之移位暫存器的構成 例。在同一圖中，各正反器爲內藏有保險絲的正反器。本 實施例的移位暫存器設有由縱向連接之1 3個的正反器F / F 1〜F / F 1 3所構成的3 0個的保險絲組（fuse set )FS1〜FS30，該些組也是被縱向連接，藉由共同 地被施加在各正反器的移位時脈S C K，而一次1位元地 讓保持資料移位。F E S T則爲針對全部的正反器用於讀 入其內部的保險絲狀態而加以保持的保險絲組信號。 在1個保險絲組內的1 3個的正反器F / F 1〜F / (請先閲讀背面之注意事項再填寫本頁) 衣· 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -20- 541539

五、發明説明（θ ~ (請先閱讀背面之注意事項再填寫本頁) F 1 3，則分別如圖6所示，係由表示用途的位元Β 1 ， 表示R A Μ巨單元之識別碼的位元Β 2〜Β 7，以及表示 救濟位址碼或時序調整碼Β 8〜Β 1 3所構成。在此，表 示用途的位元Β 1是一表示Β 8〜Β 1 3的碼爲救濟位址 碼或時序調整碼之其中何者的位元，具體地說，當位元 Β 1爲〇時，則表示Β 8〜Β 1 3的碼爲救濟位址碼，而 當位元Β 1爲'ν 1 〃時，則表示Β 8〜Β 1 3的碼爲時序 調整碼。更者、當Β 8〜Β 1 3的碼爲時序調整碼時，則 前4個位元感測放大器的活性化時序的調整資訊，而後2 個位元爲字元驅動時衝之脈寬的調整資訊。 經濟部智慧財產局員工消費合作社印製 表示R A Μ巨單元之識別碼的位元Β 2〜Β 7是由表 示巨單元之種類的位元Β 2，Β 3 ，與表示巨單元編號的 位元Β 4〜Β 7所構成。例如當位元Β 2，Β 3爲〜0 0 〃時，則表示所指定的R A Μ巨單元備有4 K字元的記憶 電容，而當位元Β 2，Β 3爲'' 0 1 〃時’則表示所指定 的R A Μ巨單元備有2 K字元的記憶電容，此外，當位元 Β 2，Β 3爲、、0 1 〃時，則表示所指定的R A Μ巨單元 備有1 Κ字元的記憶電容。 當位元Β 2 ，Β 3爲、、1 1 〃時，則表示指定全部的 RAM巨單元。根據該位元Β 2，Β 3來指定RAM巨單 元，則在位元Β 1爲、、1 〃 ，而位元B 8〜Β 1 3爲時序 調整碼時爲有效。由於在同一晶片內之同一種類的R A M 之彼此的特性近似，因此希望一次調整時序之故。在本貫 施例中，所謂的「字元」是指位元長度爲3 6個位元的資 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 541539 % Α7 1 」 古1 Β7 --------- 五、發明説明（id 料。RAM巨單元的種類並不限定於上述者，且字元長度 也並不一定要是3 6個位元，也可以不同的單元具有不同 的字元長度。 圖7係表示構成具有上述移位暫存器功能之設定電路 .1 0之內藏有保險絲的正反器F / F 1〜F / F 1 3之一 實施例的具體的電路圖。在同一圖中，各正反器係由：由 保險絲F i以及與該保險絲呈串聯的Μ〇S F E T Q i所 構成，而在其連接節點N i產生與保險絲F i的狀態（切 斷或未切斷）的電位（V c c或G N D )的狀態設定機構 1 1 ，根據從上述記憶體診斷控制器2 0所供給的保險絲 組信號F S E T，而將上述狀態設定機構1 1的設定電位 傳達到內部的傳送閘1 2，用來保持由傳送閘1 2所傳來 之電位狀態的鎖存電路1 3，以及將輸入到資料輸入端子 I N的資料傳達到上述鎖存電路1 3或加以切斷的傳送閘 1 4所構成。 在本實施例電路中，則設有當保險絲組信號F S E T 設成低位準時，則同步於從上述記憶體診斷控制器2 0所 供給的移位時脈S C K，而形成如將輸入到資料輸入端子 I N的資料傳達到上述鎖存電路1 3般地控制上述傳送閘 1 3的信號旳邏輯電路1 5。 構成具有移位暫存器功能之設定電路1 〇之圖7的內 藏有保險絲的正反器，則當保險絲組信號F S E T，如圖 8所示，被指定爲高位準時，會將保險絲的狀態F U S E 鎖存在鎖存電路1 3，而當保險絲組信號被設成低位準時 (請先閱讀背面之注意事項再填寫本頁) 衣· 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 々2- 541539 A7 B7 五、發明説明（2() ’若輸入移位時脈S C K時，則會同步於其上升緣，而將 被輸入到資料輸入端子I N的資料鎖存在鎖存電路1 3而 動作。被鎖存在鎖存電路1 3的資料，則會從輸出端子 〇 U T被供給到下一段之正反器的資料輸入端子I N。 因此，在本實施例中，首先讓保險絲組信號F S E T 變化到高位準，從將保險絲的狀態F U S E鎖存在鎖存電 路1 3開始，藉由讓移位時脈S C K持續地變化，可以讓 各正反器的保持資料一個一個地移位到下一段的正反器。 上述傳送閘1 3之所以要以2段閘來構成即是爲了要防止 被輸入到資料輸入端子I N的資料直接從輸出端子0 U T 輸出之所謂的競跑（racing )的情形發生。 圖9係表所輸入之時脈信號C K以及觸發信號 T R I G，保險絲組信號F S E T，移位時脈S C K，脈 衝輸出信號M C 3〜M C 1 5以及1 6的關係。在內部時 脈N C Κ之1 3個週期之間的移位時脈S C Κ會被輸出， 而讀取來自保險絲設定電路1 0的串列資料，而在接下來 的1 6個週期，則會從記憶體診斷控制器2 0將信號輸出 到移記憶體控制器匯流排3 0上，在此期間，R A Μ巨單 元會對表示在匯流排上之巨單元編號的信號Β 3〜Β 9進 行解碼而判定是否爲寄給自己的資料。此外，在以後的 1 6個週期中，則將在記憶體控制器匯流排3 0上的資訊 信號Β 1 〇〜Β 1 5鎖存在RAM巨單元。此外’合計需 要4 5個週期的上述動作’則只藉由反覆3 〇次（保險組 的數目），即可將全部的保險絲的設定資訊轉送到對應的 (請先閲讀背面之注意事項再填寫本頁) •A衣· 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -23- 541539 五、發明説明（21) R A Μ巨單元。 (請先閱讀背面之注意事項再填寫本頁) 在上述記憶體診斷控制電路2 0則設有選擇器，除了 可根據來自外部的控制脈衝P U L S Ε而變成時脈信號 C Κ外，該選擇器也被與進行資料切換之上述選擇器同樣 的控制信號所控制’當控制時P U L S Ε被輸入而動作時 ，則讀取從外部端子所輸入的資料，而轉送到R A Μ巨單 元。 該記憶體診斷控制電路2 0的動作切換則是根據來自 外部所供給的測試模式設定信號而進行。雖然未特別加以 限制，但在本實施例中，上述測試模式設定信號乃當作 M C 0〜M C 2被輸出到記憶體控制匯流排3 0上，而被 供給到R A Μ巨單元M C L 1〜M C L η。 請參照圖1 0來說明上述RAM巨單元MCL 1〜 經濟部智慧財產局員工消費合作社印製 MC L η的構成。本實施例之RAM巨單元MC L係由： 包含有將多個記憶單元配置成矩陣狀之記憶體陣列與冗餘 電路等之周邊電路的R A Μ核心1 1 〇，從記憶體控制匯 流排3 0取入用於將R A Μ核心1 1 0內的缺陷位元置換 成冗餘記憶單元的救濟位址而加以保持的時序資訊受訊鎖 存電路1 2 2，用於檢測由記憶體控制匯流排3 0所供給 之R A Μ巨單元的識別碼（巨單元I D )是否與事先給予 自己的碼爲一致的巨單元I D —致檢測電路1 3 0，對由 記憶體控制匯流排3 0所供給的碼（M C 0〜M C 2 = Τ Μ ◦ D Ε ( 〇 : 2 ))進行解碼，而根據模式來產生控 制信號的測試模式解碼器1 4 0，在測試模式時，會對由 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 541539 Α7 Β7 五、發明説明（2i (請先閱讀背面之注意事項再填寫本頁) 記憶體控制匯流排3 0所供給的碼（M C 1 0〜M c 1 5 )進行解碼，而產生用來指定測試對象位元3 0的信號 T D Β 0〜T D Β 3 5的測試位元解碼器1 5 0，在測試 模式時會比較讀取資料與期待資料而判定是否爲一致的測 試結果比較判定電路1 6 0，以及用來選擇由構成L S I 本來之功能的系統邏輯電路所供給的位址信號Α或讀取· 寫入控制信號W E，由寫入資料W D或記憶體測試電路 4 0所供給的位址信號T A或讀取•寫入控制信號T W E ，測試寫入資料T W D之任一者的選擇器群1 7 0等所構 成。 圖1 1爲表示R A Μ核心1 1 〇之具體的構成例。該 實施例的R A Μ核心1 1 〇係由將多個記憶單元M C配置 成矩陣狀的記憶體陣列1 1 1 ，將所輸入的位址信號加以 經濟部智慧財產局員工消費合作社印製 鎖存的位址鎖存電路1 1 2，對行位址信號進行解碼，而 選擇在與此對應之記憶體陣列內之1條字元線W L的行位 址解碼器1 1 3，對所輸入的列位址信號進行解碼，而選 擇在記憶體陣列內之位元線B L，/ B L的列位址解碼器 1 1 4，用來產生寫入脈衝等的脈衝產生電路1 1 5，讓 由脈衝產生電路1 1 5所產生的信號延遲，而產生在記憶 體陣列內之感測放大器之活性化信號0 s a的時序（timing )電路1 1 6，對在由時序資訊受訊鎖存電路1 2 2所供 給的時序調整電路TCO〜TC5中的TC4，TC5進 行解碼，而產生針對上述脈衝產生電路1 1 5之調整信號 的調整用解碼器117a ，同樣地對TCO〜TC5中的 -25- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 541539 9馭 8·Ά Α7 Β7 五、發明説明（23 T C 〇〜T C 3進行解碼，而產生對上述時序電路1 1 6 的調整信號的調整用解碼器1 1 7 b，對由救濟位址受訊 鎖存電路1 2 1所供給的救濟位址R Y A 〇〜R Y A 5進 行解碼，而產生選擇器的切換信號的解碼器1 1 8，以及 拫據由脈衝產生電路1 1 5所產生的信號而產生在記憶體 陣列內之共同資料線C D L，/ C D L之預充電信號0 p 的時序電路1 1 9等所構成。 記憶體陣列1 1 1係由對應於同時被讀取·寫入的 3 6個的位元資料之3 6個的記憶體方塊B L K 〇〜 B L K 3 5，與冗餘，亦即，預備的記憶體方塊R -B L K所構成。此外，各記憶體方塊係由：區域記憶體陣 列L Μ A，將在該區域記憶體陣列內之所選出的一對的位 元線連接到共用資料線C D L ，/ C D L的列開關（ column switch) C S W，將從記憶單元而被讀到共用資料線 C D L，/ C D L上的資料信號加以放大的感測放大器 S A。將由感測放大器S A所放大的讀取資料加以鎖存的 資料鎖存電路D L T，根據讀取·寫入控制信號W E與寫 入資料W D，將資料寫入到選擇記憶單元的寫入放大器 W A，用於讀取寫入資料W D或讀取•寫入控制信號W E 的輸入電路I B F，根據來自上述冗餘解碼器1 1 8的切 換控制信號來決定選擇相鄰之記憶體方塊之輸入電路 I BF i η之其中何者之信號的寫入選擇器W—SEL ’ 以及伺樣地根據來自冗餘解碼器1 1 8的切換控制信號來 決定選擇相鄰之記憶體方塊之資料鎖存器D L Τ之其中何 (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -26- m. 541539 五、發明説明（ 者之信號的讀取選擇器R - S E L等所構成。 脈衝產生電路1 1 5則備有一具有可變延遲段 V D Y 1的one shot脈衝產生電路，根據來自調整用解碼器 1 1 7 a的調整信號來決定在可變延遲段V D L Y 1中的 延遲量而調整寫入脈寬。又，時序電路1 1 6備有可變延 遲段V D L Y 2，根據來自調整用解碼器1 1 7 a的調整 信號來決定在可變延遲段V D L Y 2中的延遲量而調整感 測放大器活性化時序。 在本實施例中的冗餘方式，雖然未特別加以限制，但 設置有在相鄰的記憶體方塊之間，可將資料位元朝一個方 向（例如從右到左，亦即從有冗餘記憶體方塊的一側到沒 有的一側）移位的寫入選擇器W - S E L與讀取選擇器R - S E L，當存在有發生故障的記憶體方塊時，則置換成 旁邊的記憶體方塊，而若是本身爲使用在置換的記憶體方 塊，則以更旁邊的記憶體方塊來置換，而只救濟一個發生 故障的記憶體方塊。在各記憶體方塊分別只選擇1個記憶 單元，因此，相當於記憶體方塊之數目之位元的資料可以 同時被讀取·寫入。 R A Μ巨單元的測試結果，爲了要以旁邊的記憶體方 塊來置換已發現故障位元的記憶體方塊，因此’在圖5所 示之設定電路內的保險絲組則成對（Pair )地設定好存在有 故障位元的記憶體方塊的I D (識別碼）與救濟位址’藉 著將其轉送到R A Μ巨單元，可以自動地藉由冗餘電路來 置換缺陷方塊。例如當巨單元的種類Β，而巨單元編號爲 (請先閱讀背面之注意事項再填寫本頁) •Λ衣· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -27- 541539 Α7 Β7 五、發明説明（ "3 〃的巨單元的記憶體方塊B L K 4發現故障位元時， 可在圖5所示之1 3個的保險絲組設定、、〇 〇 1 〇 〇 1 1 ◦ 00101〃 。在此，則意味著與、1 〃之位元對應的 保險絲會被切斷，而與〜0 〃的位元對應的位元的保險絲 則不被切斷。先頭位元的> 0 〃是表示用途爲位元救濟， 接下來2個位元〜0 1 〃是表示巨單元的種類爲B 〃 ， 接下來的4個位元v 0 0 1 1 "表示巨單元編號爲、、3 〃 ，剩下來的6個位元a 0 0 0 1 0 1 〃則表示缺陷方塊爲 記憶體方塊B L K 4。 從上述設定電路1 0將保險絲設定資訊轉送到R A Μ 巨單兀則是在系統啓動時進彳了。在系統啓動時，首先，將 從外部給予記憶體診斷控制器2 0的模式信號Τ Μ ◦ D Ε (〇：2 )設成a 0 0 0 〃 。藉此，記憶體診斷控制器 2 ◦可以認知必須要從設定電路1 〇將保險絲設定資訊轉 送到R A Μ巨單元。接著，到系統時脈安定爲止要大約等 待1 u s e c左右，接受要將上述觸發信號TR I G指定 (assert )成高位準的指示，而開始轉送設定資訊，從設定 電路1 0呈串列地讀入設定資訊而進行並列轉換，且經由 記憶體控制匯流排3 0將其轉送到R A Μ巨單元。R A Μ 巨單元則藉由以受訊鎖存電路來取得在記憶體控制匯流排 3 0上的資料，而結束將保險絲設定資訊轉送到受訊鎖存 電路。之後，則從將觸發信號T R I G設成低位準開始進 行本來系統的動作。 在上述圖4的實施例中，由Β I S Τ所構成的記憶體 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) -- 經濟部智慧財產局員工消費合作社印製 541539 A7 B7 五、發明説明（26) 〃 測試電路4 0可以置換成以J 1 A G ( J〇int Test Action Gr〇up)所規定之T A P (Test Access Port)控制器。而記 (請先閲讀背面之注意事項再填寫本頁) 憶體診斷控制器2 〇以及保險絲設定電路1 〇的構成則與 上述圖4的實施例相同。 此時，除了 J T A G之命令之一爲保險絲設定電路之 自動轉送命令外，當T A P控制器5 0的狀態從Updata-IR"遷移到、、Run-test/ Idle〃時，則會從T A P控制器指 定針對記憶體診斷控制器2 0的控制信號。此外’當記憶 體診斷控制器2 0被指定上述控制信號時’則會將被設定 在保險絲設定電路1 0的資訊加以自動地轉送。而將 R A Μ巨單元之測試或來自外部端子的資料轉送到R A Μ 巨單元或執行針對在RAM巨單元內之受訊鎖存電路進行 重置等其他模式之被定義成J TAG的選用（option)命令 〇 由上述實施例所得到的作用效果如下所述。 經濟部智慧財產局員工消費合作社印製 (1 )針對一具備有：具有多個記憶單元之記憶體部 與邏輯部之半導體裝置之製造方法，在第1過程進行上述 記憶部的測試，當在第2過程中，在上述記憶體部有缺陷 時，則讓上述記憶單元的缺陷資訊保持在暫存器，而在第 3過程中，則在保持上述缺陷資訊的狀態下進行述邏輯部 的測試，根據藉由位在上述第1至上述第3過程之後的第 4過程，而被保持在上述暫存器的缺陷資訊來設定用來保 持缺陷資訊的保險絲電路，可以得到簡化製程的效果。 (2 )除上述外，以可藉由雷射來切斷的保險絲（fuse 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29 - 541539 A7 五、發明説明（27) (請先閱讀背面之注意事項再填寫本頁) )元件來構成上述保險絲電路，藉此可容易藉由C Μ〇S 製程而搭載在半導體裝置上，而得到比較容易將其切斷的 效果。 (3 )除上述外，藉由在上述半導體裝置中的測試電 路來執行上述記憶體部的測試，可得到可以利用簡單的測 試裝置來得到信賴性高之測試結果的效果。 (4 )除上述外，在上述第2過程與上述第3過程之 間，更加實施參照被保持在暫存器的缺陷資訊來進行上述 記憶體部之測試的第5過程，藉此，由於可以削減浪費時 間的保險絲切斷以及測試手續，因此，可得到能夠更加簡 化製程的效果。 (5 )除上述外，藉著在半導體裝置爲晶圓的狀態下 來執行上述第1過程至第3過程，可得到簡化製程的效果 〇 (6 )除上述外，藉著在半導體裝置爲晶圓的狀態下 來執行上述第4過程，可得到簡化製程的效果。 經濟部智慧財產局員工消費合作社印製 (7 )除上述外，藉由將上述第1過程至上述第4過 程設成在上述半導體裝置爲晶圓的狀態下所實施的探測（ probing)檢查過程，可得到能夠簡化製程的效果。 (8 )針對一利用在具有多個記憶單元之記憶部中所 記憶的資料，而在邏輯部進行信號處理之半導體裝置，乃 設置有：進行上述記憶體部及邏輯部之測試形態產生電路 ，對應於由上述測試形態產生電路對上述記憶體部的測試 結果來進行救濟分析的記憶體測試電路，以及儲存有由上 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -30 - 541539 A7 B7 五、發明説明（28) (請先閱讀背面之注意事項再填寫本頁) 述記憶體測試電路所形成之缺陷資訊的保險絲電路，而在 上述記憶部備有：選擇性地被輸入由上述保險絲電路所設 定的缺陷資訊與在上述記憶體測試電路所形成之缺陷資訊 的救濟位址暫存器，以及對應於上述救濟位址暫存器的救 濟位址而變成不良記憶單元且選擇替代記憶單元的冗餘電 路。藉此，可以得到能夠實施簡化與高信賴之測試動作的 效果。 (9 )除上述外，設有判定所輸入的識別碼是否與本 身的識別碼成爲一致的檢測電路以及鎖存電路，上述檢測 電路當判定所輸入的識別碼與本身的識別碼成爲一致時， 會將被設定在上述保險絲電路的缺陷資訊保持在上述鎖存 電路。藉此，可以得到能夠以簡單的構成來得到救濟效率 高的半導體裝置。 (1 0 )除上述外，以多個來構成上述記憶體部，經 由具有多個信號線的匯流排，從上述保險絲電路將缺陷資 訊轉送到多個記憶體部，藉此可以得到能夠以簡單的構成 來得到救濟效率高的半導體裝置。 經濟部智慧財產局員工消費合作社印製 (1 1 )除上述外，在邏輯部中，針對在1個機器週 期中在記憶體部所讀取的信號進行信號處理，而可以得到 能夠使動作高速化的效果。 以上雖然是根據實施例來具體地說明由本發明人所提 出的發明，但本發明並不限定於上述實施例，當然在不脫 離其主旨的範圍內可進行各種的變更。例如，測試電路的 構成可以採用各種的實施形態。保險絲電路可以設成在電 -31 - 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） 541539 ' .μ __ Β7 五、發明説明（29) (請先閱讀背面之注意事項再填寫本頁) 氣上可加以切斷者，在以上的說明中，雖然主要是以適用 於以本發明人所提出的發明作爲背景之利用領域而內藏了 多個R A Μ之微處理器般的L S I的情形來加以說明，但 本發明並不限定於此，也可以被廣泛地利用在一冗餘藉著 由保險絲電路所設定的資訊來進行缺陷救濟，而可以改變 電路功能之內部電路的半導體裝置與其製造方法。 (發明的效果） 在本案所揭露的發明中，若要簡單地說明由代表者所 得到的效果時，則如下所述。 經濟部智慧財產局員工消費合作社印製 針對一具備有：具有多個記憶單元之記憶體部與邏輯 部之半導體裝置之製造方法，在第1過程進行上述記憶部 的測試，當在第2過程中，在上述記憶體部有缺陷時，則 讓上述記憶單元的缺陷資訊保持在暫存器，而在第3過程 中’則在保持上述缺陷資訊的狀態下進行述邏輯部的測試 ’根據藉由位在上述第1至上述第3過程之後的第4過程 ’而被保持在上述暫存器的缺陷資訊來設定用來保持缺陷 資訊的保險絲電路，可以得到簡化製程的效果。 針對一利用在具有多個記憶單元之記憶部中所記憶的 資料，而在邏輯部進行信號處理之半導體裝置，乃設置有 :進行上述記憶體部及邏輯部之測試形態產生電路，對應 於由上述測試形態產生電路對上述記憶體部的測試結果來 進行救濟分析的記憶體測試電路，以及儲存有由上述記憶 體測試電路所形成之缺陷資訊的保險絲電路，而在上述記 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） _ 32 - 541539 A7 B7 五、發明説明（30) (請先閲讀背面之注意事項再填寫本頁) 憶部備有：選擇性地被輸入由上述保險絲電路所設定的缺 陷資訊與在上述記憶體測試電路所形成之缺陷資訊的救濟 位址暫存器，以及對應於上述救濟位址暫存器的救濟位址 而變成不良記憶單元且選擇替代記憶單元的冗餘電路。藉 此，可以得到能夠實施簡化與高信賴之測試動作的效果。 圖面之簡單說明 圖1係表本發明之半導體裝置之一實施例的方塊圖。 圖2係表本發明之半導體裝置之製造方法之一實施例 的流程圖。 圖3係表本發明所適用之半導體裝置之一實施例的槪 略整體方塊圖。 圖4係表本發明所適用之半導體裝置之槪略構成圖。 圖5係表構成圖4之設定電路1 0之移位暫存器的構 成圖。 圖6係表用於說明圖5之移位暫存器之位兀構成圖。 經濟部智慧財產局員工消費合作社印製 圖7係表構成具有圖5之移位暫存器功能之設定電路 1 0之內藏保險絲之正反器F / F 1〜F / F 1 3之一實 施例的具體的電路圖。 圖8係表用於說明圖7之正反器之動作的時序圖。 圖9係表用於說明圖4之記憶體診斷控制器之動作的 時序圖。 圖10係表圖4之RAM巨單元之一實施例的方塊圖 -33- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 541539 Α7 Β7 五、發明説明（31) 圖11係表圖10之RAM巨單元之RAM核心之一 實施例的構成圖。 (請先閲讀背面之注意事項再填寫本頁) 符號的說明： 10 0 ......... LSI ， 2 0 0 .........內藏 RAM ， 2 10 .........記憶體部， 2 1 1 ，2 1 5 .........位址選 擇電路， 2 13 .........正規電路， 2 14 .........冗餘 電路， 216 .........資料輸出入電路， 2 2 0 ......... 比較判定電路， 230 .........救濟分析電路， 240 .........判定暫存器， 2 5 0 .........救濟位址暫存器， 2 6 0 .........暫存器， 2 7 0，2 8 0 .........切換電路 ， 290………保險絲資訊受信電路， 301， 3 0 2 .........邏輯電路， 4 0 0 .........測試圖案產生電 路， 5 0 0 .........保險絲電路， 6 0 0 .........通訊用 匯流排排線， M C L 1，M C L η .........記憶體方塊， CMP .........比較器， L R C .........保持電路， L G C 1 1〜2 η .........系統邏輯， 10 .........設定電 經濟部智慧財產局員工消費合作社印製 路， 2 0 .........記憶體診斷控制器， 30 .........記憶 體控制匯流排， F S 1〜F S 3 0 .........保險絲組， 110 ......... R A Μ核心， 121 .........救濟位址鎖存 器， 12 2 .........時序資訊受信開關， 130 ......... 巨I D —致檢測電路， 140 .........測試模式解碼器， 15 0 .........測試位元解碼器， 160 .........測試結果 比較判定電路， 170 .........選擇器群， 111 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） _ 34 - 541539 91.8, -6 A7 B7 五、發明説明（32) …記憶體陣列， 112 .........位址鎖存電路， 113 .........行位址解碼器， 114 .........列位址解碼器， 115 .........匯流排產生電路， 116 .........時序電路 ， 117 .........調整解碼器， 118 .........冗餘解碼 器， 119 .........時序電路。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -35- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. 541539 C8 I. — D8 六、申請專利範圍 1 1 . 一種半導體裝置之製造方法，其主要係針對一具 備有：具有多個的記憶單元的記憶體部與邏輯部之半導體 裝置之製造方法，其特徵在於： 上述製造方法包括： (1 )進行上述記憶體部之測試的第1過程， (2 )當在上述記憶體部有缺陷時，會將上述記憶單 元的缺陷資訊保持在暫存器的第2過程； (3 )在上述第2過程後，在將上述缺陷資訊保持在 上述暫存器的狀態下，進行上述邏輯部之測試的第3過程 及； (4 )在上述第1至上述第3過程後，根據被保持在 上述暫存器之缺”陷資訊，而設定用來保持缺陷資訊之保險 絲電路的第4過程。 2 .如申請專利範圍第1項之半導體裝置之製造方法 ’其中上述保險絲電路包含可藉由雷射光而切斷的保險絲 元件。 · 3 ·如申請專利範圍第1項之半導體裝置之製造方法 ’其中上述記憶體部的測試是由上述半導體裝置中的測試 電路來執行。 4 _如申請專利範圍第1項之半導體裝置之製造方法 ’在上述第2過程與上述第3過程之間更包含有參考被保 持在暫存器的缺陷資訊，而進行上述記憶體部之測試的第 5過程。 · 5 ·如申請專利範圍第1項之半導體裝置之製造方法 本紙張U適用中國國家標準（CNS ) A4胁（210X297公釐).36 - ： (請先閲讀背面之注意事項再填寫本頁) 、訂+ 經濟部智慧財產局員工消費合作社印製

   541539 ^、申請專利範圍 2 ，其中上述第1過程至第3過程是在上述半導體裝置爲晶 圓的狀態下被執行。 (請先閲讀背面之注意事項再填寫本頁) 6 .如申請專利範圍第5項之半導體裝置之製造方法 ，其中上述第4過程是在上述半導體裝置爲晶圓的狀態下 被執行。 7 .如申請專利範圍第1項之半導體裝置之製造方法 ，其中上述第1過程至上述第4過程是一在上述半導體裝 置爲晶圓的狀態下被執行的探針檢查過程。 8 ·如申請專利範圍第1項之半導體裝置之製造方法 ，其中上述邏輯部是一與上述記憶體部進行資料授受之處 理器。 9 .如申請專利範圍第1項之半導體裝置之製造方法 ，上述記憶體部與邏輯部是一在1個機器週期中會在邏輯 部中針對在記憶體部所讀取的信號進行信號處理者。 1 0 . —種半導體裝置，其特徵在於： 具備有： 具有多個記憶單元的記憶體部； 經濟部智慧財產局員工消費合作社印製 利用在上述§5憶體部中所記憶的資料來進行信號處理 的邏輯部； 進行上述記憶體部及邏輯部之測試的測試形態產生電 路； 對應於由上述測試形態產生電路對上述記憶體部的測 試結果來進行救濟分析的記憶體測試電路及； · 儲存有由上述記憶體測試電路所形成之缺陷資訊的保 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） _ 37 _ 541539

   A8 B8 C8 D8 夂、申請專利範圍 3 險絲電路 上述記憶體部備有： (請先閱讀背面之注意事項再填寫本頁) 選擇性地被輸入由上述保險絲電路所設定的缺陷資訊 與在上述記憶體測試電路所形成之缺陷資訊的救濟位址暫 存器及； 對應於上述救濟位址暫存器的救濟位址而變成不良記 憶單元而選擇替代記憶單元的冗餘電路。 1 1 _如申請專利範圍第1 〇項之半導體裝置，其中 上述記憶體部更具有判定所輸入的識別碼是否與本身的識 別碼成爲一致的檢測電路以及鎖存電路， 上述檢測電路當判定所輸入的識別碼與本身的識別碼 成爲一致時’會將被設定在上述保險絲電路的缺陷資訊保 持在上述鎖存電路。 1 2 _如申請專利範圍第1 1項之半導體裝置，其中 上述記憶體部係由多個所構成，而從上述保險絲電路將缺 陷資訊轉送到多個記憶體部，則是經由具有多個信號線的 匯流排來進行。 . 經濟部智慧財產局員工消費合作社印製 1 3 ·如申請專利範圍第1 〇項之半導體裝置，其中 上述記憶體部與邏輯部是一在1個機器週期中，在邏輯部 針對在記憶體部所讀取的信號進行信.號處理者。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -38 -