JPWO2002059902A1 - 半導体装置の製造方法と半導体装置 - Google Patents
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Abstract
複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法において、第1工程で上記メモリ部のテストを行い、第2工程で上記メモリ部に欠陥がある場合に、上記メモリセルの欠陥情報をレジスタに保持させ、第3工程で上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行い、上記第1乃至上記第3工程の後の第4工程により上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定する。
Description
技術分野
この発明は、半導体装置の製造方法と半導体装置に関し、特に複数のメモリを内蔵した半導体装置の不良メモリセルの救済技術及び製造技術に適用して有効な技術に関するものである。
背景技術
組み込みセルフテスト回路(BIST)を用いてメモリ回路の欠陥アドレスを救済する技術に関しては、特開平11−238393号公報、特開平9−251796号公報、特開平8−255500号公報、特開平3−116497号公報、特開2000−30483号公報等がある。
上記のようにBISTによって、メモリ回路のテストを行ってその欠陥救済を行うようにした場合でも、高速動作化のためにメモリ回路を含んだような論理ゲート回路を持つものでは、メモリ回路の欠陥ビットの救済を行った後に再び論理ゲート回路のテストを実施しなければならない。つまり、メモリ回路と論理ゲート回路とを一体的にテストを行うとすると、不良が発生した場合にその原因がメモリ回路側の欠陥ビットによるものか、論理ゲート回路側での不良であるからが判別できないからである。
このため、メモリ回路と論理回路とを備えた半導体装置の製造においては、ウエハ上に半導体装置が完成された時点で、第1プローブ検査によりメモリ回路自体のテストを行い、不良がないときはそのまま論理回路へのテストに移行できるが、メモリ回路に不良ビットがあるとヒューズ加工等の救済設定を行った後に第2プローブ検査により、メモリ回路自体のテストを行ない、不良ビットが救済されたことを確認してから論理回路のテストを行うようにする必要がある。このため、半導体装置のウエハプロセスから組み立てプロセスまでの間に、2回のピロービング検査が必要となり、半導体装置の評価にかかる工数(コスト)が増大してしまうという問題がある。
したがって、この発明は、RAMのようなメモリ回路と論理回路を備えた半導体装置の製造工程の簡素化を実現した半導体装置とその製造方法を提供することを目的としている。この発明は、効率良く合理的にメモリ回路の不良ビットの救済を実現した半導体装置とその製造方法を提供することを他の目的としている。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法において、第1工程で上記メモリ部のテストを行い、第2工程で上記メモリ部に欠陥がある場合に、上記メモリセルの欠陥情報をレジスタに保持させ、第3工程で上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行い、上記第1乃至上記第3工程の後の第4工程により上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定する。
複数のメモリセルを有するメモリ部で記憶されたデータを用いて論理部で信号処理を行う半導体装置において、上記メモリ部及び論理部のテストを行うテストパターン生成回路、上記テストパターン生成回路による上記メモリ部のテスト結果に対応して救済解析を行うメモリテスト回路、及び上記メモリテスト回路により形成された欠陥情報が格納されるヒューズ回路とを設け、上記メモリ部には、上記ヒューズ回路に設定された欠陥情報と上記メモリテスト回路で形成された欠陥情報とが選択的に入力される救済アドレスレジスタと、上記救済アドレスレジスタの救済アドレスに対応して不良メモリセルに変えて代替メモリセルを選択する冗長回路とを設ける。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第1図には、この発明に係る半導体装置の一実施例のブロック図が示されている。この実施例は、論理回路とメモリ回路とが搭載された計算機用のプロセッサなどのような大規模の半導体装置に向けられている。
半導体回路技術の進展に伴い、1つの半導体チップ上に複数のメモリを内蔵した大規模集積回路(LSI)も数多く見られるようになってきている。例えば、計算機用のプロセッサなどにおいては、大容量1次キャッシュや2次キャッシュ,TLB(Translation Look−aside Buffer)、Tag、分岐予測用メモリ,ライトバッファなど種々のRAMを提供するために多数の内蔵RAMが設けられている。
上記のように多数のRAM(メモリ)を内蔵したLSIにおいて、各内蔵RAMごとに欠陥アドレスを記憶するアドレス設定回路などからなる冗長回路を設けようとすると、例えば内蔵RAMの数が100個で、救済アドレスが10ビットである場合を考えると、約1000個のヒューズが必要となる。そのため、冗長回路によるチップサイズの増大を招く。1Mビット以下の比較的小さな記憶容量を有する内蔵RAMを100個程度設けたようなLSIにおいては、100個すべての内蔵RAMで救済可能な不良ビットが発生する確率は非常に低く、数個〜数10個の内蔵RAMで救済可能な不良ビットが発生することが多いことに着目し、すべての内蔵RAMに冗長回路を設けてもそれによる歩留まりの向上の効率はあまり良くない。
この実施例の内蔵RAM200は、その概略回路が例示的に示されているように、アドレス選択回路211、215と、正規メモリアレイ213及び予備のメモリセルが設けられた冗長回路214とデータ入出力回路216によりメモリ部が構成される。このメモリ部のテストのために、アドレスAD、データDI及びリード/ライト制御信号WEに対して、切替回路270が設けられる。この内蔵RAM200には、論理回路301で形成した通常動作時の入力信号と、テストパタン発生回路400で形成されたテスト動作時のテスト信号とが選択的に入力される。
上記メモリ部210に対して、RAMの出力信号DOと入力された期待値とを比較する比較判定回路220、この比較判定回路220の判定信号と、アドレス信号ADを受ける救済解析回路230と、上記比較判定回路220の出力信号を受ける判定レジスタ240と、上記救済解析回路230の出力信号を受ける救済アドレスレジスタ250からなるRAM−BISTが設けられて内蔵RAM200が構成される。
上記複数のRAM210の各々に、正規アレイ213の不良メモリセルを予備のメモリセル214に置き換える冗長回路を設け、複数の内臓RAMに共通に設けられたヒューズ回路500からの欠陥情報をヒューズ情報受信回路290で受け、上記冗長回路214を有効にする救済アドレスを取り込んで保持するように構成する。1つの半導体集積回路100に複数のRAM210が内蔵され、各メモリ回路に冗長回路214が設けられている場合に、各RAM210毎にプログラム素子(ヒューズ)を含む救済アドレス設定回路を設けるようにするとプログラム素子の数だけで膨大な数となりチップサイズの増大の原因となるが、この実施例に従うと、救済アドレスを設定するヒューズ回路500を共通化できるため、トータルのプログラム素子の数を減らし、チップサイズを低減することが可能となる。
この実施例では、動作の高速化を図るために上記内蔵RAM200は、論理回路301、302の間に設けられる。つまり、論理回路301で形成されたアドレス信号や制御信号によりメモリアクセスが行われ、読み出されたデータは次段の論理回路302の入力信号として論理処理される。信号処理の高速化のために、例えば論理回路301ではシステムクロック信号に同期して上記メモリアクセスのための信号が出力され、それが内蔵RAMに伝えられる。内蔵RAM200では上記入力信号に応答して出力信号DOを形成する。この出力信号DOは次段の論理回路302の入力信号とされて論理処理が行われる。
論理回路のシーケンス動作は、よく知られいてるようにクロック信号の同期して行われる。つまり、クロック信号に同期して信号の取り込みを行う2つのフリップフロップ回路の間に論理段を挿入し、クロック信号に同期してかかる論理段での動作のシーケンスが実行される。この場合、1クロック周期(1マシンサイクル)よりも上記論理段での信号伝搬遅延時間が短いことが必要である。かかる論理段に、RAMを組み込むようにすると、1マシンサイクルによって例えばキャッシュのヒット/ミスヒットの判定が可能になる。
しかしながら、テスト動作において不良が発生すると、その原因がRAMのメモリビットの欠陥によるものなのか、論理段側で発生しているのかが判定できない。そこで、メモリ部210のテストを行って、不良が発生したなら不良ビットを上記冗長回路214に切り替え、RAMが正常に動作することを確認してからRAMと論理段の一体的な回路としてその信号遅延時間を含めて動作検証を行うことが不可欠となる。
上記不良ビットの救済のためには、上記ヒューズ回路500の設定を行う必要があるが、この実施例ではヒューズ回路500の設定を行うことなく、言い換えならば、RAMのテストを行った後にヒューズ加工工程に移行することなく、かかるテスト動作においてRAM−BISTで形成された救済アドレスが、切替制御によって切替られる切替回路280を通して上記欠陥アドレスを取り込むためのレジスタ260に伝えられる。これにより、メモリ部210のテストが実施された直後にその救済も合わせて実施して確認することができる。このため、内蔵RAMのテストに引き続きメモリ部210と論理回路301、302とを合わせた総合的な回路試験も実施することが可能になる。なお、上記レジスタ260は、通常動作時には上記切替回路280によりヒューズ情報受信回路290からの欠陥アドレス情報を取り込むものである。
第2図には、この発明に係る半導体装置の製造方法の一実施例のフローチャート図が示されている。同図には、ウエハ上に回路が完成されて組み立てに至るまでのウエハプロービング工程に示されている。
ステップ(1)では、RAMテストが実施される。つまり、ウエハ上に回路が完成された時点で、RAMのテストが実施される。このRAMのテストでは、上記第1図のシステム/テスト切替信号により切替回路270がテストパタン発生回路側に切替られて、RAMのアドレスAD、データ入力DI及びリード/ライト制御信号WEを供給し、所定のデータの書き込みと読み出しを行う。この読み出しデータと期待値とがRAM−BISTの比較判定回路220に伝えられて、その一致/不一致が判定される。
ステップ(2)の判定動作では、RAMの読み出しデータDOに対して期待値がテストパタン発生回路から入力されるので、比較判定回路220の判定が行われる。この判定結果は、アドレスが救済解析回路230に伝えられており、判定レジスタに記憶された前の不良情報から、Xアドレスでの救済を行うか、Yアドレスでの救済を行うか、あるいは救済不能かの判定が緒行われ、救済が可能なときには救済アドレスが救済アドレスレジスタ250に格納される。冗長回路214での救済が不能であるときには、かかるチップは不良と判定される。内蔵RAMに不良がない半導体装置は、ステップ(6)の論理テストに移行する。
ステップ(3)では、救済動作が実施される。つまり、切替制御によって切替回路280により上記救済アドレスレジスタ250に格納された救済アドレスがレジスタ260にセットされる。これにより、上記アドレス選択回路211及び215は、正規回路213の不良メモリセルに替えて冗長回路214の予備のメモリセルを選択する。
ステップ(4)では、上記救済動作を含めたRAMのテストが実施される。ステップ(5)において、その判定を行ない、不良が発生したなら、つまり救済ができない場合には、不良チップとされる。RAMの不良ビットが救済されたなら良品としてステップ(6)の論理テストを実施する。ステップ(6)の論理テストでは、上記論理回路に組み込まれRAMを含んだ回路機能の試験が実施される。つまり、テストパタン発生回路400で形成されたテストパタンに対応して実際の動作に沿った回路検証が実施される。以上の各製造工程(1)ないし(7)までが1つのウエハプロービング工程で実施される。
上記の各ステップ(1)ないし(7)からなる各工程によって良品とされたチップは、次のようなヒューズ加工工程が実施される。このヒューズ加工工程では、ステップ(8)において、RAMに不良がないものは加工不要と判定されて、上記RAMの不良ビットの救済を行うものがステップ(9)のヒューズ加工が実施される。つまり、レーザー光線等の選択的な照射によって、ヒューズ回路500の選択的な切断が実施される。そして、うエハのチップ毎の分割が行われて、ヒューズ加工を不要とするもの、あるいはヒューズ加工を実施した良品チップのみが組み立て工程で組み立てられる。
この実施例では、前記のようにヒューズ加工工程前にヒューズ加工によるRAM救済効果の確認を可能とする目的として、上記のような各手段を有するRAM内蔵LSIである。つまり、RAM210は、欠陥救済を目的としたリペア領域としての冗長回路214を有するメモリセルアレイと、アドレスおよび救済アドレスを入力し、上記メモリセルアレイ213,214から1つのメモリセルを選択する機能を有するアドレス選択回路211、215と選択されたメモリセルに対して書き込み/読み出しを行なう回路216とを有している。
上記の欠陥救済機能を有したRAMは、1つのLSI内に複数個設置されている。かかるRAMに対してテストを行ない、RAM−BIST回路は不良があった場合に救済アドレスを求める機能を有している。RAM−BISTにより算出された救済アドレスを格納するためのレジスタ250がRAMごとに設置される。RAM欠陥救済アドレスをLSIに対して入力することを目的に、レーザー加工等の方法で電気信号値を変更/固定することができるヒューズ回路500が複数のRAMに対して共通に設けられる。ヒューズ回路500からのヒューズの情報を、複数のRAMに配信するための通信手段が設けられる。ヒューズ回路500と内蔵RAM200(複数)は通信用バス配線600により接続されており、ヒューズ情報受信回路290はヒューズ情報を[届け先のRAMの番号]+[救済アドレス]のパッケット情報として[救済アドレス]を受け取る。
通信バス用配線600により配信された情報を格納するレジスタ260がRAMごとに設置される。このレジスタ260の値は「救済アドレス」としてアドレス選択回路211、215に入力される。かかるレジスタ260に供給される算出救済アドレスレジスタの値を上記ヒューズ回路500からの情報の「かわりに」RAM−BISTの救済アドレスレジスタ250の救済アドレスを任意に行なうことができる手段として、切替回路280が設けられる。どちらからの情報を格納するかの選択を行う切替制御は、RAM−BISTの制御回路によってなされる。
通常(ユーザー)使用時は、ヒューズ回路500から転送されるヒューズ情報がレジスタ280に格納され、これをRAM欠陥救済アドレスとしてRAM動作を行なう。この実施例では、上記切替制御により、RAM−BIST回路が求めたRAM欠陥救済アドレスをヒューズ情報のかわりに用いることが可能とされる。上記機能により、第1P検(ウエハプロービング検査)つまり、ヒューズ加工前に実施するプロービング検査工程において、RAM−BISTによるRAM欠陥救済アドレス算出(このデータをヒューズに加工する)後、そのままそのデータを使って実際にRAMが救済されるかどうかを試すことができる。
ヒューズ加工工程の失敗の割合は、実際に無視できるほど小さいため、プロービング工程における推定良品(RAM−BISTが算出したRAM欠陥救済アドレスで完全動作が確認できたLSI)は、ヒューズ加工によって完全良品になると見込むことができ、ヒューズ加工後の第2回目のプロービング検査を行なわずに次工程(組み立て)に進める運用が可能である。
ヒューズ情報を格納するために各RAMに不良アドレスが格納されるレジスタ260設置することが必須である。一方、RAM−BISTでで算出した救済データを保持するためには、各RAMに救済アドレスレジスタ250を設置することが必須である。この実施例では、それぞれ必須のレジスタ間を選択的に接続する経路を設けるという簡単な構成によりで実現できる。
この実施例では、ヒューズ加工前にRAM救済効果を確認するのために、2つのレジスタ250と260が設けられる。救済アドレスレジスタ250は、RAM救済方法、つまりはRAMを救済する救済アドレスを算出するために必要とされる。これれに対して、レジスタ260ヒューズ情報の内容をRAMの救済アドレスとして入力するものである。この実施例では、このように一見すると共用化できるようなレジスタが2つ独立に設けられる。
上記2つのレジスタをそれぞれ独立して設置したその理由は、次の通りである。仮にレジスタ250と260とを共用した場合、RAM−BISTによるRAMテストの最中にRAMの救済情報を書き換えてしまうことになる。RAM救済動作がRAMテスト動作速度よりも遅い場合、テスト中のRAM救済動作によりRAMが誤動作して正しい結果が得られない虞れがある。RAM救済方法が2種以上ある場合、例えばX系救済とY系救済とが可能な場合には、最初の不良を発見した時点でX又はYのどちらの救済方法で救済した方が良いか判断できないケースがある。レジスタ250と260をとを共用した場合、正しい救済方法を選択できないことがある。
この実施例によれば、第1P検の工程において、RAMを完全動作させることができる。すなわち、RAMが完全動作していることが前提であり、RAMが動作しなければテストすることができない項目についての評価が、第1P検時に可能となる。これが本発明の目的の1つである。たとえば、前記のようなLSIの論理動作試験である。LSIの論理動作試験は、RAMがLSIの論理動作試験で想定しているモデルの通りに動作しなければテストが合格しない。このため、救済する前のRAMはLSIの論理動作試験で想定しているモデルの通りに動作しない可能性がある。したがって、RAMの救済を行なうまで、LSIの論理動作試験で合否を判定することができない。
プロセッサLSIに代表される、RAMを内蔵した論理主体のLSIチップには、RAMよりもむしろ論理部の不良が多い場合がある。しかし前述の通り、第1P検工程ではLSIの論理動作試験による合否判定が行なえないので、RAMの救済が可能であるかぎり、第1P検工程、ヒューズ加工、第2P検工程を行なう必要がある。その結果、RAMは救済できたが論理部に不良があり、出荷できないチップが沢山作られる。もちろん、ヒューズ加工を行なつた分、コスト的にムダが生じている。本発明では、このようなヒューズ加工工程でのムダを解消することができる。つまり、本実施例では、では第1P検の工程において救済によりRAMを完全動作させるので、論理動作試験も含めて全てのテスト項目を実施することができるので、救済しても良品化しないものをヒユーズ加工してしまうムダが排除される。
第3図には、この発明が適用される半導体装置の一実施例の概略全体ブロック図が示されている。この実施例の半導体装置は、チップに内蔵されている複数のメモリブロックMCL1,MCL2……MCLnのそれぞれに予め識別コード(IDコード)を与えておいて、その識別コードと入力された識別コード(RAM−ID)とを比較するコンパレータCMPと識別コードが一致した時、入力されているアドレスなどの情報(Data)をラッチするラッチ回路又は保持回路LTCとが設けられる。この構成は、前記第1図のヒューズ回路500からの不良アドレスを受信するヒューズ情報受信回路290とレジスタ260に対応している。
一方、メモリブロックとは別の場所に複数のメモリブロックMCL1,MCL2……MCLnに対して救済アドレス(DataO〜DataM)と救済するメモリブロックを特定するための識別コード(RAM−IDO〜RAM−IDM)を対で設定する設定回路10と、この設定回路10を制御する制御回路としてのメモリ診断コントローラ20とが設けられる。
上記設定回路10は、外部からプログラム可能なプログラム素子としてのヒューズを並べて配置したヒューズアレイF−ALY11と、それぞれのヒューズの状態を読み込んでシリアルに転送するためのシフトレジスタSFTとから構成する。そして、上記メモリ診断コントローラ20によって、上記設定回路10から設定情報をシリアルバスSBUSを介してシリアルに読み込んでそれをパラレルデータに変換してパラレルバスとしてのメモリコントロールバス30を介してメモリブロックMCL1,MCL2……MCLnに供給し、自動的に救済アドレスをラッチさせるようにしたものである。
設定回路10とメモリ診断コントローラ20との間には、設定回路10からのデータFDATAまたは外部端子からのデータDATAのいずれかをメモリ診断コントローラに供給させるためのセレクタSELが設けられている。これによって、システム稼動中にいずれかのメモリブロックにおいてあらたに不良ビットが発生したような場合に、設定回路10からのデータFDATAに代えて外部からのデータDATAを不良ビットが発生したメモリブロックヘ送ってラッチさせることで、チップの交換あるいはヒューズへの追加プログラムを行なうことなく故障をなくすことができるようになる。
上記設定回路10を構成するシフトレジスタ自身の故障の有無を検出できるようにするため、初段のフリップフロップF/F1のデータ端子には、テストデータ入力用フリップフロップF/Finのデータ出力端子が接続されている。また、シフトレジスタの最終段のフリップフロップF/Fzのデータ出力端子は、テストデータ出力用フリップフロップF/Foutのデータ入力端子に接続されている。これによって、例えば、テストデータ入力用フリップフロップF/Finに“1”または“0”をセットしてシフトレジスタに沿ってシフトさせ、最後にテストデータ出力用フリップフロップF/Foutにラッチされたデータが入力データに一致しているか判定することでシフトレジスタに異常があるか否かを検出することができる。
上記テストデータ入出力用フリップフロップF/Fin,F/Foutは、例えばロジック部のテストあるいはバウンダリスキャンテストに使用されるスキャンパス上に設けることにより、テストデータの設定とテスト結果の読出しが別途特別な仕組みを設けることなく行なえるように構成することができる。また、テストデータ入出力用フリップフロップF/Fin,F/Foutを設ける代わりに、テストデータ入出力用の外部端子を設けて直接テストデータを入力したり、テスト結果を観察できるように構成しても良い。
第4図には、本発明が適用される半導体装置の概略構成図が示されている。同図に示されている各回路ブロックは、単結晶シリコンのような1個の半導体チップ上に形成される。◎印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されているのは実際に設けられる外部端子のうち本発明に関連するものを示しているに過ぎず、これらの外部端子の他に、チップ本来の機能を果たすための外部端子や電源電圧端子が設けられている。
第4図において、符号MCL1,MCL2……MCLnで示されているのは、内蔵メモリとしてのRAMマクロセル、LGC11,LGC12……LGC2nで示されているのは、チップ本来の論理機能(システム論理)を実現するための論理回路である。上記RAMマクロセルMCL1,MCL2……MCLnは、それぞれがメモリアレイや選択用のデコーダ回路、読出し書き込み回路の他に、不良ビットと置き換えられる予備メモリ列および置換制御回路やメモリのテストを容易化するためのテスト補助回路等を備えた構成とされる。
本明細書において、RAMマクロセルとは、予め設計されて動作が確認されているメモリ回路であって、データベース等に登録される複数のRAMの中から所望の記憶容量、性能を有するものを選択してチップ上に配置するだけでよく、詳細な回路設計を省略することができるようにされているものを意味する。かかるマクロセルとしては、RAM以外にもROMや論理演算回路、PLL(フェーズロックドループ)回路、クロックアンプなど論理LSIにおいて良く使用される回路がある。
この実施例においては、上記RAMマクロセルMCL1,MCL2……MCLnを識別するための情報や欠陥アドレス情報を設定するためのヒューズアレイを含む設定回路10と、外部端子からのテストモード設定信号TMODE(0:2)やトリガ信号TRIG、制御パルスPULSEに基づいて上記設定回路10に対する制御信号FSETやシフトクロック信号SCKを生成したり、設定回路10に設定されている情報FDATAを読み込んで上記RAMマクロセルMCL1,MCL2…MCLnに転送したりするタイミング制御機能や設定情報をシリアル−パラレル変換する機能を有するメモリ診断コントローラ20と、メモリ診断コントローラ20からの設定情報を上記RAMマクロセルMCL1,MCL2……MCLnへ供給するための専用のメモリコントロールバス30とが設けられている。
特に制限されるものでないが、このメモリコントロールバス30は17ビットで構成されており、このうち3ビットには上記テストモード設定信号TMODE(0:2)がそのまま出力され、13ビットには設定回路10から読み込まれRAMマクロセルMCL1,MCL2……MCLnに転送される設定に関する情報が出力され、残る1ビットには設定情報をラッチするタイミングを与える信号が出力される。
この実施例においては、チップに内蔵された上記RAMマクロセルMCL1,MCL2……MCLnをテストするためのテストパターンを発生するパターンジェネレータなどからなるメモリテスト回路40が設けられている。パターンジェネレータは、FSM(フィニットステータマシン)方式やマイクロプログラム方式の回路を利用することができる。かかるメモリテスト回路はBIST(ビルトインセルフテスト)技術として既に確立されているものを使用しているに過ぎないので詳しい説明は省略する。メモリテスト回路40は、外部からメモリテストのスタート信号MBISTSTRATを与えるとテストパターンやテスト制御信号を生成してテスト信号線50を介して各RAMマクロセルMCL1,MCL2……MCLnに供給するように構成されている。
上記メモリテスト回路40をチップ上に形成する代わりに、破線Aで示すように上記テスト信号線50に接続されるテスト用入力端子TESTINを設けて、外部のメモリテスト回路で生成した上記テストパターンやテスト制御信号と同様な信号あるいは固定パターンを上記テスト用入力端子TESTINより入力してRAMマクロセルMCL1,MCL2……MCLnをテストするように構成することも可能である。
第5図には、上記設定回路10を構成するシフトレジスタの構成例が示されている。同図では、各フリップフロップがヒューズ内蔵フリップフロップとして示されている。この実施例のシフトレジスタは、縦続接続された13個のフリップフロップF/F1〜F/F13からなる30個のヒューズセットFS1〜FS30が設けられ、これらのセットがさらに縦続接続されてなり、各フリップフロップに共通に印加されているシフトクロックSCKによって保持データを1ビットずつシフトするように構成されている。FSETはすべてのフリップフロップに対してその内部のヒューズの状態を取り込んで保持させるためのヒューズセット信号である。
1つのヒューズセット内の13個のフリップフロップF/F1〜F/F13は、それぞれ第6図に示すように、用途を示すビットB1,RAMマクロセルの識別コードを示すビットB2〜B7,救済アドレスコードまたはタイミング調整コードを示すB8〜B13により構成される。ここで、用途を示すビットB1は、B8〜B13のコードが救済アドレスコードまたはタイミング調整コードのいずれを表わしているか示すビットであり、具体的にはビットB1が“0”のときはB8〜B13のコードが救済アドレスコードであることを、またビットB1が“1”のときはB8〜B13のコードがタイミング調整コードであることを表わしている。さらに、B8〜B13のコードがタイミング調整コードである場合、前4ビットがセンスアンプの活性化タイミングの調整情報、後2ビットがワード駆動パルスのパルス幅の調整情報とされる。
RAMマクロセルの識別コードを示すビットB2〜B7は、さらにマクロセルの種類を示すビットB2,B3とマクロセル番号を示すビットB4〜B7とからなる。例えば、ビットB2,B3が“00”のときは指定されたRAMマクロセルが4kワードの記憶容量を備えているセルであることを、またビットB2,B3が“01”のときは指定されたRAMマクロセルが2kワードの記憶容量を備えているセルであることを、そしてビットB2,B3が“10”のときは指定されたRAMマクロセルが1kワードの記憶容量を備えているセルであることを、それぞれ表わしている。
ビットB2,B3が“11”のときはすべてのRAMマクロセルを指定していることを表わしている。このビットB2,B3によるRAMマクロセルの指定は、主としてビットB1が“1”でビットB8〜B13がタイミング調整コードである場合に有効とされる。同一チップ内の同一種類のRAMは互いに特性が近似するので一括してタイミングを調整するのが望ましいためである。この実施例で「ワード」とはビット長が36ビットのデータを意味する。RAMマクロセルの種類は前記のものに限定されるものでない。ワード長も36ビットである必要はなく、またセルによって互いにワード長が異なっていても良い。
第7図には、前記シフトレジスタ機能を有する設定回路10を構成するヒューズ内蔵のフリップフロップF/F1〜F/F13の一実施例の具体的回路図が示されている。同図において、各フリップフロップは、ヒューズFiおよび該ヒューズと直列に接続されたMOSFETQiとからなりヒューズFiの状態(切断または未切断)に応じた電位(VccまたはGND)をその接続ノードNiに生じさせる状態設定手段11と、前記メモリ診断コントローラ20から供給されるヒューズセット信号FSETによって上記状態設定手段11の設定電位を内部に伝達するための伝送ゲート12と、伝送ゲート12によって伝達された電位状態を保持するためのラッチ回路13と、データ入力端子INに入力されたデータを上記ラッチ回路13に伝達したり遮断したりするための伝送ゲート14などとから構成される。
この実施例回路では、ヒューズセット信号FSETがロウレベルにネゲートされているときに、前記メモリ診断コントローラ20から供給されるシフトクロックSCKに同期して、データ入力端子INに入力されているデータを上記ラッチ回路13に伝達させるように上記伝送ゲート14を制御する信号を形成するため論理回路15が設けられている。
シフトレジスタ機能を有する設定回路10を構成する第7図のヒューズ内蔵のフリップフロップは、ヒューズセット信号FSETが、第8図に示すようにハイレベルにアサートされるとラッチ回路13にヒューズの状態FUSEをラッチし、ヒューズセット信号FSETがロウレベルにネゲートされているときにシフトクロックSCKが入るとその立上がりに同期して、データ入力端子INに入力されているデータをラッチ回路13にラッチするように動作する。ラッチ回路13にラッチされたデータは出力端子OUTより次段のフリップフロップのデータ入力端子INに供給される。
従って、この実施例においては、先ず、ヒューズセット信号FSETをハイレベルに変化させてラッチ回路13にヒューズの状態FUSEをラッチしてから、シフトクロックSCKを続けて変化させることによって、各フリップフロップの保持データを次段のフリップフロップへ次々とシフトさせることができる。上記伝送ゲート14が2段ゲートで構成されているのは、データ入力端子INに入力されているデータがそのまま出力端子OUTより出力されてしまういわゆるレーシングを防止するためである。
第9図には、入力されるクロック信号CKおよびトリガ信号TRIGと、ヒューズセット信号FSET、シフトクロックSCK、バス出力信号MC3〜MC15およびMC16との関係が示されている。内部クロックNCKの13サイクルの間シフトクロックSCKが出力されてヒューズ設定回路10からのシリアルデータの取込みが行なわれ、次の16サイクルでメモリ診断コントローラ20からメモリコントロールバス30上に信号が出力される。この間にRAMマクロセルではバス上のマクロセル番号を示す信号B3〜B9をデコードして自己宛のデータか否か判定する。そして、その後の16サイクルでRAMマクロセルへのメモリコントロールバス30上の情報信号B10〜B15のラッチが行なわれる。そして、合計で45サイクル要する上記動作をヒューズセットの数である30回だけ繰返すことですべてのヒューズの設定情報が対応するRAMマクロセルへ転送される。
上記メモリ診断コントロール回路20には、セレクタが設けられており、クロック信号CKに変えて外部からの制御パルスPULSEによっても動作可能にされているとともに、このセレクタはデータの切換えを行なう前述のセレクタと同一の制御信号によって制御されることによって、制御パルスPULSEが入力されて動作するときは外部端子から入力されるデータを取り込んでRAMマクロセルに転送するように動作する。
このようなメモリ診断コントロール回路20の動作の切換えは、外部から供給されるテストモード設定信号に応じて行なわれるように構成されている。特に制限されないが、この実施例では、上記テストモード設定信号はメモリコントロールバス30上にMC0〜MC2として出力され、RAMマクロセルMCL1〜MCLnへ供給される。
第10図を用いて、上記RAMマクロセルMCL1〜MCLnの構成を説明する。この実施例のRAMマクロセルMCLは、複数のメモリセルがマトリックス状に配置されたメモリアレイと冗長回路などの周辺回路を含んだRAMコア110、RAMコア110内の欠陥ビットを予備メモリセルに置き換えるための救済アドレスをメモリコントロールバス30から取り込んで保持する救済アドレス受信ラッチ回路121、RAMコア110内の信号のタイミングを調整するためのタイミング情報をメモリコントロールバス30から取込んで保持するタイミング情報受信ラッチ回路122、メモリコントロールバス30から供給されるRAMマクロセルの識別コード(マクロID)が予め自己に与えられたコードと一致するかを検出するマクロID一致検出回路130、メモリコントロールバス30から供給されるコード(MC0〜MC2=TMODE(0:2))をデコードしてモードに応じて制御信号を生成するテストモードデコーダ140、テストモード時にメモリコントロールバス30から供給されるコード(MC10〜MC15)をデコードしてテスト対象ビットを指定する信号TDB0〜TDB35を生成するテストビットデコーダ150、テストモード時に読出しデータと期待値データとを比較して一致したか否かを判定するテスト結果比較判定回路160、LSI本来の機能を構成するシステム論理回路から供給されるアドレス信号Aやリード・ライト制御信号WE、ライトデータWDまたはメモリテスト回路40から供給されるアドレス信号TAやリード・ライト制御信号TWE、テストライトデータTWDのいずれか選択するためのセレクタ群170などから構成されている。
第11図には、RAMコア110の具体的な構成例が示されている。この実施例のRAMコア110は、複数のメモリセルMCがマトリックス状に配置されたメモリアレイ111、入力されたアドレス信号をラッチするアドレスラッチ回路112、行アドレス信号をデコードしてこれに対応したメモリアレイ内の1本のワード線WLを選択する行アドレスデコーダ113、入力された列アドレス信号をデコードしてメモリアレイ内のビット線BL,/BLを選択する列アドレスデコーダ114、書込みパルスなどを生成するパルス生成回路115、パルス生成回路115により生成された信号を遅延してメモリアレイ内のセンスアンプの活性化信号φsaを生成するタイミング回路116、タイミング情報受信ラッチ回路122から供給されるタイミング調整信号TC0〜TC5のうちTC4,TC5をデコードして上記パルス生成回路115に対する調整信号を生成する調整用デコーダ117a、同じくTC0〜TC5のうちTC0〜TC3をデコードして上記タイミング回路116に対する調整信号を生成する調整用デコーダ117b、救済アドレス受信ラッチ回路121から供給される救済アドレスRYA0〜RYA5をデコードしてセレクタの切換え信号を生成する冗長デコーダ118、パルス生成回路115により生成された信号に基づいてメモリアレイ内のコモンデータ線CDL,/CDLのプリチャージ信号φpを生成するタイミング回路119などから構成されている。
メモリアレイ111は、一度にリード・ライトされる36個のビットデータに対応して36個のメモリブロックBLK0〜BLK35と冗長用すなわち予備のメモリブロックR−BLKとにより構成されている。そして、各メモリブロックは、ローカルメモリアレイLMAと、該ローカルメモリアレイLMA内の選択された一対のビット線をコモンデータ線CDL,/CDLに接続させるカラムスイッチCSW、メモリセルからコモンデータ線CDL,/CDL上に読み出されたデータ信号を増幅するセンスアンプSA、センスアンプSAにより増幅されたリードデータをラッチするデータラッチ回路DLT、リード・ライト制御信号WEとライトデータWDに基づいて選択メモリセルへのデータ書込みを行なうためのライトアンプWA、ライトデータWDやリード・ライト制御信号WEを取り込む入力回路IBF、上記冗長デコーダ118からの切換え制御信号に従って隣り合うメモリブロックの入力回路IBFinのいずれの信号を選択するか決定する書込みセレクタW−SEL、同じく冗長デコーダ118からの切換え制御信号に従って隣り合うメモリブロックのデータラッチDLTのいずれの信号を選択するか決定する読出しセレクタR−SELなどから構成されている。
パルス生成回路115は、可変遅延段VDLY1を有するワンショットパルス生成回路を備えており、調整用デコーダ117aからの調整信号により可変遅延段VDLY1における遅延量が決定されることにより書込みパルス幅を調整できるように構成されている。また、タイミング回路116は、可変遅延段VDLY2を備えており、調整用デコーダ117aからの調整信号により可変遅延段VDLY2における遅延量が決定されることによりセンスアンプ活性化タイミングを調整できるように構成されている。
本実施例における冗長方式は、特に制限されないが、隣接するメモリブロック間で一方向(例えば右から左すなわち冗長用メモリブロックのある側からない側)へデータビットをシフト可能にする書込みセレクタW−SELと読出しセレクタR−SELを設け、故障を含むメモリブロックがある場合に隣接するメモリブロックで置き換え、置き換えに使用されたメモリブロックはさらに隣接するメモリブロックで置き換えることにより、故障を含むメモリブロックを一つだけ救済できるようにする。各メモリブロックではそれぞれ1つだけメモリセルが選択され、メモリブロックの数に相当するビットのデータが同時にリード・ライト可能にされている。
RAMマクロセルのテストの結果、故障ビットが見つかったメモリブロックを隣のメモリブロックで置き換えるため、第5図に示す設定回路内のヒューズセットに故障ビットのあるメモリブロックのID(識別コード)と救済アドレスをペアで設定しておき、それをRAMマクロセルに転送することで自動的に冗長回路による欠陥ブロックの置き換えが行なわれるようになる。例えば、マクロセルの種類が“B”で、マクロセル番号が“3”のマクロセルのメモリブロックBLK4に故障ビットが見つかった場合には、第5図に示す13個のヒューズセットに“0010011000101”を設定してやればよい。ここで、“1”が立っているビットに対応するヒューズは切断されること、“0”が立っているビットに対応するヒューズは切断されないことを意味している。先頭ビットの“0”は用途がアドレス救済であることを表わし、次の2ビット“01”はマクロセルの種類が“B”、次の4ビット“0011”はマクロセル番号が“3”、残りの6ビット“000101”は欠陥ブロックがメモリブロックBLK4であることを表わしている。
上記設定回路10からのヒューズ設定情報のRAMマクロセルへの転送は、システムの立上がり時に行なわれる。システムの立上がりにおいては、先ずメモリ診断コントローラ20に対して外部から与えるモード信号TMODE(0:2)として“000”にしておく。これによって、メモリ診断コントローラ20は、設定回路10からのヒューズ設定情報のRAMマクロセルへの転送が必要であることを認知する。次に、システムクロックが安定するまで約1μ秒程度待機してから、上記トリガ信号TRIGをハイレベルにアサートされたのを受けて設定情報の転送を開始し、設定回路10から設定情報をシリアルに読み込んでパラレル変換し、それをメモリコントロールバス30を介してRAMマクロセルに転送する処理を行なう。RAMマクロセルは、メモリコントロールバス30上のデータを受信ラッチ回路に取り込むことで、受信ラッチ回路へのヒューズ設定情報の転送が終了する。その後、トリガ信号TRIGがロウレベルにネゲートされてから、本来のシステムの動作が開始されることとなる。
前記第4図の実施例において、BISTからなるメモリテスト回路40は、JTAG(Joint Test Action Group)で規定されているTAP(Test Access Port)コントローラに置き換えるようにすることもできる。メモリ診断コントローラ20およびヒューズ設定回路10の構成は前記第4図の実施例と同様である。
この場合、JTAGの命令の1つにヒューズ設定回路の自動転送命令を用意するとともに、TAPコントローラ50の状態を“Updata−IR”から“Run−test/Idle”に遷移させると、TAPコントローラからメモリ診断コントローラ20に対する制御信号がアサートされる。そして、メモリ診断コントローラ20は上記制御信号がアサートされると、ヒューズ設定回路10に設定されている情報の自動転送を行なうように構成される。RAMマクロセルのテストや外部端子からのデータをRAMマクロセルに転送したり、RAMマクロセル内の受信ラッチ回路のリセットなど、他のモードもJTAGのオプション命令に定義して実行できるように構成することも可能である。
上記の実施例から得られる作用効果は、下記の通りである。
(1) 複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法において、第1工程で上記メモリ部のテストを行い、第2工程で上記メモリ部に欠陥がある場合に、上記メモリセルの欠陥情報をレジスタに保持させ、第3工程で上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行い、上記第1乃至上記第3工程の後の第4工程により上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定することにより、製造工程の簡素化を図ることができるという効果が得られる。
(2) 上記に加えて、上記ヒューズ回路をレーザーにより切断可能なヒューズ素子で構成することにより、CMOSプロセスにより半導体装置への搭載が容易となり、その切断も比較的簡単に行うようにすることができるという効果が得られる。
(3) 上記に加えて、上記メモリ部のテストを上記半導体装置に含まれるテスト回路によって実行することにより、簡単なテスト装置を用いて信頼性の高いテスト結果を得ることができるという効果が得られる。
(4) 上記に加えて、上記第2工程と上記第3工程との間に、レジスタに保持された欠陥情報を参照して上記メモリ部のテストを行う第5工程を更に実施することにより、無駄なヒューズ切断やテスト工数が削減できるので製造工程の簡素化がいっそう可能になるという効果が得られる。
(5) 上記に加えて、上記第1工程乃至第3工程を半導体装置がウエハの状態で実行することにより、製造工程の簡素化が可能になるという効果が得られる。
(6) 上記に加えて、上記第4工程を半導体装置がウエハの状態で実行することにより、製造工程の簡素化が可能になるという効果が得られる。
(7) 上記に加えて、上記第1工程乃至上記第4工程を上記半導体装置がウエハの状態で実行されるプロービング検査工程とすることにより、製造工程の簡素化が可能になるという効果が得られる。
(8) 複数のメモリセルを有するメモリ部で記憶されたデータを用いて論理部で信号処理を行う半導体装置において、上記メモリ部及び論理部のテストを行うテストパターン生成回路、上記テストパターン生成回路による上記メモリ部のテスト結果に対応して救済解析を行うメモリテスト回路、及び上記メモリテスト回路により形成された欠陥情報が格納されるヒューズ回路とを設け、上記メモリ部には、上記ヒューズ回路に設定された欠陥情報と上記メモリテスト回路で形成された欠陥情報とが選択的に入力される救済アドレスレジスタと、上記救済アドレスレジスタの救済アドレスに対応して不良メモリセルに変えて代替メモリセルを選択する冗長回路とを設けることにより、簡素化と高信頼のテスト動作を実施することができるという効果が得られる。
(9) 上記に加えて、上記メモリ部に入力された識別コードが自己の識別コードと一致しているか否か判定する検出回路およびラッチ回路とを設け、上記検出回路により入力された識別コードと自己の識別コードとが一致していると判定しして上記ヒューズ回路に設定された欠陥情報を上記ラッチ回路に保持させるようにすることにより、簡単な構成で救済効率の高い半導体装置を得ることができるという効果が得られる。
(10) 上記に加えて、上記メモリ部を複数個で構成し、上記ヒューズ回路から複数のメモリ部に対する欠陥情報の転送を複数の信号線を有するバスを介して行うようにすることにより、簡単な構成で救済効率の高い半導体装置を得ることができるという効果が得られる。
(11) 上記に加えて、1マシンサイクル中にメモリ部で読み出された信号を論理部で信号処理するようにすることにより、動作の高速化を図るようにすることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、テスト回路の構成は種々の実施形態を採ることができるものである。ヒューズ回路は、電気的に切断にするものであってもよい。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である複数のRAMを内蔵したマイクロプロセッサのようなLSIに適用した場合について説明したが、本発明はそれに限定されるものでなく、ヒューズ回路により設定された情報により欠陥救済が行われたり、回路機能が変更される内部回路を備えた半導体装置とその製造方法に広く利用することができる。
産業上の利用可能性
この発明は、ヒューズ回路により設定された情報により欠陥救済が行われたり、回路機能が変更される内部回路を備えた半導体装置とその製造方法に広く利用することができる。
【図面の簡単な説明】
第1図は、この発明に係る半導体装置の一実施例を示すブロック図であり、
第2図は、この発明に係る半導体装置の製造方法の一実施例を示すフローチャート図であり、
第3図は、この発明が適用される半導体装置の一実施例を示す概略全体ブロック図であり、
第4図は、本発明が適用される半導体装置の概略構成図であり、
第5図は、第4図の設定回路10を構成するシフトレジスタの構成図であり、
第6図は、第5図のシフトレジスタを説明するためのビット構成図であり、
第7図は、第5図のシフトレジスタ機能を有する設定回路10を構成するヒューズ内蔵のフリップフロップF/F1〜F/F13の一実施例を示す具体的回路図であり、
第8図は、第7図のフリップフロップの動作を説明するためのタイミング図であり、
第9図は、第4図のメモリ診断コントローラの動作を説明するためのタイミング図であり
第10図は、第4図のRAMマクロセルの一実施例を示すブロック図であり、
第11図は、第10図のRAMマクロセルのRAMコアの一実施例を示す構成図である。
この発明は、半導体装置の製造方法と半導体装置に関し、特に複数のメモリを内蔵した半導体装置の不良メモリセルの救済技術及び製造技術に適用して有効な技術に関するものである。
背景技術
組み込みセルフテスト回路(BIST)を用いてメモリ回路の欠陥アドレスを救済する技術に関しては、特開平11−238393号公報、特開平9−251796号公報、特開平8−255500号公報、特開平3−116497号公報、特開2000−30483号公報等がある。
上記のようにBISTによって、メモリ回路のテストを行ってその欠陥救済を行うようにした場合でも、高速動作化のためにメモリ回路を含んだような論理ゲート回路を持つものでは、メモリ回路の欠陥ビットの救済を行った後に再び論理ゲート回路のテストを実施しなければならない。つまり、メモリ回路と論理ゲート回路とを一体的にテストを行うとすると、不良が発生した場合にその原因がメモリ回路側の欠陥ビットによるものか、論理ゲート回路側での不良であるからが判別できないからである。
このため、メモリ回路と論理回路とを備えた半導体装置の製造においては、ウエハ上に半導体装置が完成された時点で、第1プローブ検査によりメモリ回路自体のテストを行い、不良がないときはそのまま論理回路へのテストに移行できるが、メモリ回路に不良ビットがあるとヒューズ加工等の救済設定を行った後に第2プローブ検査により、メモリ回路自体のテストを行ない、不良ビットが救済されたことを確認してから論理回路のテストを行うようにする必要がある。このため、半導体装置のウエハプロセスから組み立てプロセスまでの間に、2回のピロービング検査が必要となり、半導体装置の評価にかかる工数(コスト)が増大してしまうという問題がある。
したがって、この発明は、RAMのようなメモリ回路と論理回路を備えた半導体装置の製造工程の簡素化を実現した半導体装置とその製造方法を提供することを目的としている。この発明は、効率良く合理的にメモリ回路の不良ビットの救済を実現した半導体装置とその製造方法を提供することを他の目的としている。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法において、第1工程で上記メモリ部のテストを行い、第2工程で上記メモリ部に欠陥がある場合に、上記メモリセルの欠陥情報をレジスタに保持させ、第3工程で上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行い、上記第1乃至上記第3工程の後の第4工程により上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定する。
複数のメモリセルを有するメモリ部で記憶されたデータを用いて論理部で信号処理を行う半導体装置において、上記メモリ部及び論理部のテストを行うテストパターン生成回路、上記テストパターン生成回路による上記メモリ部のテスト結果に対応して救済解析を行うメモリテスト回路、及び上記メモリテスト回路により形成された欠陥情報が格納されるヒューズ回路とを設け、上記メモリ部には、上記ヒューズ回路に設定された欠陥情報と上記メモリテスト回路で形成された欠陥情報とが選択的に入力される救済アドレスレジスタと、上記救済アドレスレジスタの救済アドレスに対応して不良メモリセルに変えて代替メモリセルを選択する冗長回路とを設ける。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第1図には、この発明に係る半導体装置の一実施例のブロック図が示されている。この実施例は、論理回路とメモリ回路とが搭載された計算機用のプロセッサなどのような大規模の半導体装置に向けられている。
半導体回路技術の進展に伴い、1つの半導体チップ上に複数のメモリを内蔵した大規模集積回路(LSI)も数多く見られるようになってきている。例えば、計算機用のプロセッサなどにおいては、大容量1次キャッシュや2次キャッシュ,TLB(Translation Look−aside Buffer)、Tag、分岐予測用メモリ,ライトバッファなど種々のRAMを提供するために多数の内蔵RAMが設けられている。
上記のように多数のRAM(メモリ)を内蔵したLSIにおいて、各内蔵RAMごとに欠陥アドレスを記憶するアドレス設定回路などからなる冗長回路を設けようとすると、例えば内蔵RAMの数が100個で、救済アドレスが10ビットである場合を考えると、約1000個のヒューズが必要となる。そのため、冗長回路によるチップサイズの増大を招く。1Mビット以下の比較的小さな記憶容量を有する内蔵RAMを100個程度設けたようなLSIにおいては、100個すべての内蔵RAMで救済可能な不良ビットが発生する確率は非常に低く、数個〜数10個の内蔵RAMで救済可能な不良ビットが発生することが多いことに着目し、すべての内蔵RAMに冗長回路を設けてもそれによる歩留まりの向上の効率はあまり良くない。
この実施例の内蔵RAM200は、その概略回路が例示的に示されているように、アドレス選択回路211、215と、正規メモリアレイ213及び予備のメモリセルが設けられた冗長回路214とデータ入出力回路216によりメモリ部が構成される。このメモリ部のテストのために、アドレスAD、データDI及びリード/ライト制御信号WEに対して、切替回路270が設けられる。この内蔵RAM200には、論理回路301で形成した通常動作時の入力信号と、テストパタン発生回路400で形成されたテスト動作時のテスト信号とが選択的に入力される。
上記メモリ部210に対して、RAMの出力信号DOと入力された期待値とを比較する比較判定回路220、この比較判定回路220の判定信号と、アドレス信号ADを受ける救済解析回路230と、上記比較判定回路220の出力信号を受ける判定レジスタ240と、上記救済解析回路230の出力信号を受ける救済アドレスレジスタ250からなるRAM−BISTが設けられて内蔵RAM200が構成される。
上記複数のRAM210の各々に、正規アレイ213の不良メモリセルを予備のメモリセル214に置き換える冗長回路を設け、複数の内臓RAMに共通に設けられたヒューズ回路500からの欠陥情報をヒューズ情報受信回路290で受け、上記冗長回路214を有効にする救済アドレスを取り込んで保持するように構成する。1つの半導体集積回路100に複数のRAM210が内蔵され、各メモリ回路に冗長回路214が設けられている場合に、各RAM210毎にプログラム素子(ヒューズ)を含む救済アドレス設定回路を設けるようにするとプログラム素子の数だけで膨大な数となりチップサイズの増大の原因となるが、この実施例に従うと、救済アドレスを設定するヒューズ回路500を共通化できるため、トータルのプログラム素子の数を減らし、チップサイズを低減することが可能となる。
この実施例では、動作の高速化を図るために上記内蔵RAM200は、論理回路301、302の間に設けられる。つまり、論理回路301で形成されたアドレス信号や制御信号によりメモリアクセスが行われ、読み出されたデータは次段の論理回路302の入力信号として論理処理される。信号処理の高速化のために、例えば論理回路301ではシステムクロック信号に同期して上記メモリアクセスのための信号が出力され、それが内蔵RAMに伝えられる。内蔵RAM200では上記入力信号に応答して出力信号DOを形成する。この出力信号DOは次段の論理回路302の入力信号とされて論理処理が行われる。
論理回路のシーケンス動作は、よく知られいてるようにクロック信号の同期して行われる。つまり、クロック信号に同期して信号の取り込みを行う2つのフリップフロップ回路の間に論理段を挿入し、クロック信号に同期してかかる論理段での動作のシーケンスが実行される。この場合、1クロック周期(1マシンサイクル)よりも上記論理段での信号伝搬遅延時間が短いことが必要である。かかる論理段に、RAMを組み込むようにすると、1マシンサイクルによって例えばキャッシュのヒット/ミスヒットの判定が可能になる。
しかしながら、テスト動作において不良が発生すると、その原因がRAMのメモリビットの欠陥によるものなのか、論理段側で発生しているのかが判定できない。そこで、メモリ部210のテストを行って、不良が発生したなら不良ビットを上記冗長回路214に切り替え、RAMが正常に動作することを確認してからRAMと論理段の一体的な回路としてその信号遅延時間を含めて動作検証を行うことが不可欠となる。
上記不良ビットの救済のためには、上記ヒューズ回路500の設定を行う必要があるが、この実施例ではヒューズ回路500の設定を行うことなく、言い換えならば、RAMのテストを行った後にヒューズ加工工程に移行することなく、かかるテスト動作においてRAM−BISTで形成された救済アドレスが、切替制御によって切替られる切替回路280を通して上記欠陥アドレスを取り込むためのレジスタ260に伝えられる。これにより、メモリ部210のテストが実施された直後にその救済も合わせて実施して確認することができる。このため、内蔵RAMのテストに引き続きメモリ部210と論理回路301、302とを合わせた総合的な回路試験も実施することが可能になる。なお、上記レジスタ260は、通常動作時には上記切替回路280によりヒューズ情報受信回路290からの欠陥アドレス情報を取り込むものである。
第2図には、この発明に係る半導体装置の製造方法の一実施例のフローチャート図が示されている。同図には、ウエハ上に回路が完成されて組み立てに至るまでのウエハプロービング工程に示されている。
ステップ(1)では、RAMテストが実施される。つまり、ウエハ上に回路が完成された時点で、RAMのテストが実施される。このRAMのテストでは、上記第1図のシステム/テスト切替信号により切替回路270がテストパタン発生回路側に切替られて、RAMのアドレスAD、データ入力DI及びリード/ライト制御信号WEを供給し、所定のデータの書き込みと読み出しを行う。この読み出しデータと期待値とがRAM−BISTの比較判定回路220に伝えられて、その一致/不一致が判定される。
ステップ(2)の判定動作では、RAMの読み出しデータDOに対して期待値がテストパタン発生回路から入力されるので、比較判定回路220の判定が行われる。この判定結果は、アドレスが救済解析回路230に伝えられており、判定レジスタに記憶された前の不良情報から、Xアドレスでの救済を行うか、Yアドレスでの救済を行うか、あるいは救済不能かの判定が緒行われ、救済が可能なときには救済アドレスが救済アドレスレジスタ250に格納される。冗長回路214での救済が不能であるときには、かかるチップは不良と判定される。内蔵RAMに不良がない半導体装置は、ステップ(6)の論理テストに移行する。
ステップ(3)では、救済動作が実施される。つまり、切替制御によって切替回路280により上記救済アドレスレジスタ250に格納された救済アドレスがレジスタ260にセットされる。これにより、上記アドレス選択回路211及び215は、正規回路213の不良メモリセルに替えて冗長回路214の予備のメモリセルを選択する。
ステップ(4)では、上記救済動作を含めたRAMのテストが実施される。ステップ(5)において、その判定を行ない、不良が発生したなら、つまり救済ができない場合には、不良チップとされる。RAMの不良ビットが救済されたなら良品としてステップ(6)の論理テストを実施する。ステップ(6)の論理テストでは、上記論理回路に組み込まれRAMを含んだ回路機能の試験が実施される。つまり、テストパタン発生回路400で形成されたテストパタンに対応して実際の動作に沿った回路検証が実施される。以上の各製造工程(1)ないし(7)までが1つのウエハプロービング工程で実施される。
上記の各ステップ(1)ないし(7)からなる各工程によって良品とされたチップは、次のようなヒューズ加工工程が実施される。このヒューズ加工工程では、ステップ(8)において、RAMに不良がないものは加工不要と判定されて、上記RAMの不良ビットの救済を行うものがステップ(9)のヒューズ加工が実施される。つまり、レーザー光線等の選択的な照射によって、ヒューズ回路500の選択的な切断が実施される。そして、うエハのチップ毎の分割が行われて、ヒューズ加工を不要とするもの、あるいはヒューズ加工を実施した良品チップのみが組み立て工程で組み立てられる。
この実施例では、前記のようにヒューズ加工工程前にヒューズ加工によるRAM救済効果の確認を可能とする目的として、上記のような各手段を有するRAM内蔵LSIである。つまり、RAM210は、欠陥救済を目的としたリペア領域としての冗長回路214を有するメモリセルアレイと、アドレスおよび救済アドレスを入力し、上記メモリセルアレイ213,214から1つのメモリセルを選択する機能を有するアドレス選択回路211、215と選択されたメモリセルに対して書き込み/読み出しを行なう回路216とを有している。
上記の欠陥救済機能を有したRAMは、1つのLSI内に複数個設置されている。かかるRAMに対してテストを行ない、RAM−BIST回路は不良があった場合に救済アドレスを求める機能を有している。RAM−BISTにより算出された救済アドレスを格納するためのレジスタ250がRAMごとに設置される。RAM欠陥救済アドレスをLSIに対して入力することを目的に、レーザー加工等の方法で電気信号値を変更/固定することができるヒューズ回路500が複数のRAMに対して共通に設けられる。ヒューズ回路500からのヒューズの情報を、複数のRAMに配信するための通信手段が設けられる。ヒューズ回路500と内蔵RAM200(複数)は通信用バス配線600により接続されており、ヒューズ情報受信回路290はヒューズ情報を[届け先のRAMの番号]+[救済アドレス]のパッケット情報として[救済アドレス]を受け取る。
通信バス用配線600により配信された情報を格納するレジスタ260がRAMごとに設置される。このレジスタ260の値は「救済アドレス」としてアドレス選択回路211、215に入力される。かかるレジスタ260に供給される算出救済アドレスレジスタの値を上記ヒューズ回路500からの情報の「かわりに」RAM−BISTの救済アドレスレジスタ250の救済アドレスを任意に行なうことができる手段として、切替回路280が設けられる。どちらからの情報を格納するかの選択を行う切替制御は、RAM−BISTの制御回路によってなされる。
通常(ユーザー)使用時は、ヒューズ回路500から転送されるヒューズ情報がレジスタ280に格納され、これをRAM欠陥救済アドレスとしてRAM動作を行なう。この実施例では、上記切替制御により、RAM−BIST回路が求めたRAM欠陥救済アドレスをヒューズ情報のかわりに用いることが可能とされる。上記機能により、第1P検(ウエハプロービング検査)つまり、ヒューズ加工前に実施するプロービング検査工程において、RAM−BISTによるRAM欠陥救済アドレス算出(このデータをヒューズに加工する)後、そのままそのデータを使って実際にRAMが救済されるかどうかを試すことができる。
ヒューズ加工工程の失敗の割合は、実際に無視できるほど小さいため、プロービング工程における推定良品(RAM−BISTが算出したRAM欠陥救済アドレスで完全動作が確認できたLSI)は、ヒューズ加工によって完全良品になると見込むことができ、ヒューズ加工後の第2回目のプロービング検査を行なわずに次工程(組み立て)に進める運用が可能である。
ヒューズ情報を格納するために各RAMに不良アドレスが格納されるレジスタ260設置することが必須である。一方、RAM−BISTでで算出した救済データを保持するためには、各RAMに救済アドレスレジスタ250を設置することが必須である。この実施例では、それぞれ必須のレジスタ間を選択的に接続する経路を設けるという簡単な構成によりで実現できる。
この実施例では、ヒューズ加工前にRAM救済効果を確認するのために、2つのレジスタ250と260が設けられる。救済アドレスレジスタ250は、RAM救済方法、つまりはRAMを救済する救済アドレスを算出するために必要とされる。これれに対して、レジスタ260ヒューズ情報の内容をRAMの救済アドレスとして入力するものである。この実施例では、このように一見すると共用化できるようなレジスタが2つ独立に設けられる。
上記2つのレジスタをそれぞれ独立して設置したその理由は、次の通りである。仮にレジスタ250と260とを共用した場合、RAM−BISTによるRAMテストの最中にRAMの救済情報を書き換えてしまうことになる。RAM救済動作がRAMテスト動作速度よりも遅い場合、テスト中のRAM救済動作によりRAMが誤動作して正しい結果が得られない虞れがある。RAM救済方法が2種以上ある場合、例えばX系救済とY系救済とが可能な場合には、最初の不良を発見した時点でX又はYのどちらの救済方法で救済した方が良いか判断できないケースがある。レジスタ250と260をとを共用した場合、正しい救済方法を選択できないことがある。
この実施例によれば、第1P検の工程において、RAMを完全動作させることができる。すなわち、RAMが完全動作していることが前提であり、RAMが動作しなければテストすることができない項目についての評価が、第1P検時に可能となる。これが本発明の目的の1つである。たとえば、前記のようなLSIの論理動作試験である。LSIの論理動作試験は、RAMがLSIの論理動作試験で想定しているモデルの通りに動作しなければテストが合格しない。このため、救済する前のRAMはLSIの論理動作試験で想定しているモデルの通りに動作しない可能性がある。したがって、RAMの救済を行なうまで、LSIの論理動作試験で合否を判定することができない。
プロセッサLSIに代表される、RAMを内蔵した論理主体のLSIチップには、RAMよりもむしろ論理部の不良が多い場合がある。しかし前述の通り、第1P検工程ではLSIの論理動作試験による合否判定が行なえないので、RAMの救済が可能であるかぎり、第1P検工程、ヒューズ加工、第2P検工程を行なう必要がある。その結果、RAMは救済できたが論理部に不良があり、出荷できないチップが沢山作られる。もちろん、ヒューズ加工を行なつた分、コスト的にムダが生じている。本発明では、このようなヒューズ加工工程でのムダを解消することができる。つまり、本実施例では、では第1P検の工程において救済によりRAMを完全動作させるので、論理動作試験も含めて全てのテスト項目を実施することができるので、救済しても良品化しないものをヒユーズ加工してしまうムダが排除される。
第3図には、この発明が適用される半導体装置の一実施例の概略全体ブロック図が示されている。この実施例の半導体装置は、チップに内蔵されている複数のメモリブロックMCL1,MCL2……MCLnのそれぞれに予め識別コード(IDコード)を与えておいて、その識別コードと入力された識別コード(RAM−ID)とを比較するコンパレータCMPと識別コードが一致した時、入力されているアドレスなどの情報(Data)をラッチするラッチ回路又は保持回路LTCとが設けられる。この構成は、前記第1図のヒューズ回路500からの不良アドレスを受信するヒューズ情報受信回路290とレジスタ260に対応している。
一方、メモリブロックとは別の場所に複数のメモリブロックMCL1,MCL2……MCLnに対して救済アドレス(DataO〜DataM)と救済するメモリブロックを特定するための識別コード(RAM−IDO〜RAM−IDM)を対で設定する設定回路10と、この設定回路10を制御する制御回路としてのメモリ診断コントローラ20とが設けられる。
上記設定回路10は、外部からプログラム可能なプログラム素子としてのヒューズを並べて配置したヒューズアレイF−ALY11と、それぞれのヒューズの状態を読み込んでシリアルに転送するためのシフトレジスタSFTとから構成する。そして、上記メモリ診断コントローラ20によって、上記設定回路10から設定情報をシリアルバスSBUSを介してシリアルに読み込んでそれをパラレルデータに変換してパラレルバスとしてのメモリコントロールバス30を介してメモリブロックMCL1,MCL2……MCLnに供給し、自動的に救済アドレスをラッチさせるようにしたものである。
設定回路10とメモリ診断コントローラ20との間には、設定回路10からのデータFDATAまたは外部端子からのデータDATAのいずれかをメモリ診断コントローラに供給させるためのセレクタSELが設けられている。これによって、システム稼動中にいずれかのメモリブロックにおいてあらたに不良ビットが発生したような場合に、設定回路10からのデータFDATAに代えて外部からのデータDATAを不良ビットが発生したメモリブロックヘ送ってラッチさせることで、チップの交換あるいはヒューズへの追加プログラムを行なうことなく故障をなくすことができるようになる。
上記設定回路10を構成するシフトレジスタ自身の故障の有無を検出できるようにするため、初段のフリップフロップF/F1のデータ端子には、テストデータ入力用フリップフロップF/Finのデータ出力端子が接続されている。また、シフトレジスタの最終段のフリップフロップF/Fzのデータ出力端子は、テストデータ出力用フリップフロップF/Foutのデータ入力端子に接続されている。これによって、例えば、テストデータ入力用フリップフロップF/Finに“1”または“0”をセットしてシフトレジスタに沿ってシフトさせ、最後にテストデータ出力用フリップフロップF/Foutにラッチされたデータが入力データに一致しているか判定することでシフトレジスタに異常があるか否かを検出することができる。
上記テストデータ入出力用フリップフロップF/Fin,F/Foutは、例えばロジック部のテストあるいはバウンダリスキャンテストに使用されるスキャンパス上に設けることにより、テストデータの設定とテスト結果の読出しが別途特別な仕組みを設けることなく行なえるように構成することができる。また、テストデータ入出力用フリップフロップF/Fin,F/Foutを設ける代わりに、テストデータ入出力用の外部端子を設けて直接テストデータを入力したり、テスト結果を観察できるように構成しても良い。
第4図には、本発明が適用される半導体装置の概略構成図が示されている。同図に示されている各回路ブロックは、単結晶シリコンのような1個の半導体チップ上に形成される。◎印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されているのは実際に設けられる外部端子のうち本発明に関連するものを示しているに過ぎず、これらの外部端子の他に、チップ本来の機能を果たすための外部端子や電源電圧端子が設けられている。
第4図において、符号MCL1,MCL2……MCLnで示されているのは、内蔵メモリとしてのRAMマクロセル、LGC11,LGC12……LGC2nで示されているのは、チップ本来の論理機能(システム論理)を実現するための論理回路である。上記RAMマクロセルMCL1,MCL2……MCLnは、それぞれがメモリアレイや選択用のデコーダ回路、読出し書き込み回路の他に、不良ビットと置き換えられる予備メモリ列および置換制御回路やメモリのテストを容易化するためのテスト補助回路等を備えた構成とされる。
本明細書において、RAMマクロセルとは、予め設計されて動作が確認されているメモリ回路であって、データベース等に登録される複数のRAMの中から所望の記憶容量、性能を有するものを選択してチップ上に配置するだけでよく、詳細な回路設計を省略することができるようにされているものを意味する。かかるマクロセルとしては、RAM以外にもROMや論理演算回路、PLL(フェーズロックドループ)回路、クロックアンプなど論理LSIにおいて良く使用される回路がある。
この実施例においては、上記RAMマクロセルMCL1,MCL2……MCLnを識別するための情報や欠陥アドレス情報を設定するためのヒューズアレイを含む設定回路10と、外部端子からのテストモード設定信号TMODE(0:2)やトリガ信号TRIG、制御パルスPULSEに基づいて上記設定回路10に対する制御信号FSETやシフトクロック信号SCKを生成したり、設定回路10に設定されている情報FDATAを読み込んで上記RAMマクロセルMCL1,MCL2…MCLnに転送したりするタイミング制御機能や設定情報をシリアル−パラレル変換する機能を有するメモリ診断コントローラ20と、メモリ診断コントローラ20からの設定情報を上記RAMマクロセルMCL1,MCL2……MCLnへ供給するための専用のメモリコントロールバス30とが設けられている。
特に制限されるものでないが、このメモリコントロールバス30は17ビットで構成されており、このうち3ビットには上記テストモード設定信号TMODE(0:2)がそのまま出力され、13ビットには設定回路10から読み込まれRAMマクロセルMCL1,MCL2……MCLnに転送される設定に関する情報が出力され、残る1ビットには設定情報をラッチするタイミングを与える信号が出力される。
この実施例においては、チップに内蔵された上記RAMマクロセルMCL1,MCL2……MCLnをテストするためのテストパターンを発生するパターンジェネレータなどからなるメモリテスト回路40が設けられている。パターンジェネレータは、FSM(フィニットステータマシン)方式やマイクロプログラム方式の回路を利用することができる。かかるメモリテスト回路はBIST(ビルトインセルフテスト)技術として既に確立されているものを使用しているに過ぎないので詳しい説明は省略する。メモリテスト回路40は、外部からメモリテストのスタート信号MBISTSTRATを与えるとテストパターンやテスト制御信号を生成してテスト信号線50を介して各RAMマクロセルMCL1,MCL2……MCLnに供給するように構成されている。
上記メモリテスト回路40をチップ上に形成する代わりに、破線Aで示すように上記テスト信号線50に接続されるテスト用入力端子TESTINを設けて、外部のメモリテスト回路で生成した上記テストパターンやテスト制御信号と同様な信号あるいは固定パターンを上記テスト用入力端子TESTINより入力してRAMマクロセルMCL1,MCL2……MCLnをテストするように構成することも可能である。
第5図には、上記設定回路10を構成するシフトレジスタの構成例が示されている。同図では、各フリップフロップがヒューズ内蔵フリップフロップとして示されている。この実施例のシフトレジスタは、縦続接続された13個のフリップフロップF/F1〜F/F13からなる30個のヒューズセットFS1〜FS30が設けられ、これらのセットがさらに縦続接続されてなり、各フリップフロップに共通に印加されているシフトクロックSCKによって保持データを1ビットずつシフトするように構成されている。FSETはすべてのフリップフロップに対してその内部のヒューズの状態を取り込んで保持させるためのヒューズセット信号である。
1つのヒューズセット内の13個のフリップフロップF/F1〜F/F13は、それぞれ第6図に示すように、用途を示すビットB1,RAMマクロセルの識別コードを示すビットB2〜B7,救済アドレスコードまたはタイミング調整コードを示すB8〜B13により構成される。ここで、用途を示すビットB1は、B8〜B13のコードが救済アドレスコードまたはタイミング調整コードのいずれを表わしているか示すビットであり、具体的にはビットB1が“0”のときはB8〜B13のコードが救済アドレスコードであることを、またビットB1が“1”のときはB8〜B13のコードがタイミング調整コードであることを表わしている。さらに、B8〜B13のコードがタイミング調整コードである場合、前4ビットがセンスアンプの活性化タイミングの調整情報、後2ビットがワード駆動パルスのパルス幅の調整情報とされる。
RAMマクロセルの識別コードを示すビットB2〜B7は、さらにマクロセルの種類を示すビットB2,B3とマクロセル番号を示すビットB4〜B7とからなる。例えば、ビットB2,B3が“00”のときは指定されたRAMマクロセルが4kワードの記憶容量を備えているセルであることを、またビットB2,B3が“01”のときは指定されたRAMマクロセルが2kワードの記憶容量を備えているセルであることを、そしてビットB2,B3が“10”のときは指定されたRAMマクロセルが1kワードの記憶容量を備えているセルであることを、それぞれ表わしている。
ビットB2,B3が“11”のときはすべてのRAMマクロセルを指定していることを表わしている。このビットB2,B3によるRAMマクロセルの指定は、主としてビットB1が“1”でビットB8〜B13がタイミング調整コードである場合に有効とされる。同一チップ内の同一種類のRAMは互いに特性が近似するので一括してタイミングを調整するのが望ましいためである。この実施例で「ワード」とはビット長が36ビットのデータを意味する。RAMマクロセルの種類は前記のものに限定されるものでない。ワード長も36ビットである必要はなく、またセルによって互いにワード長が異なっていても良い。
第7図には、前記シフトレジスタ機能を有する設定回路10を構成するヒューズ内蔵のフリップフロップF/F1〜F/F13の一実施例の具体的回路図が示されている。同図において、各フリップフロップは、ヒューズFiおよび該ヒューズと直列に接続されたMOSFETQiとからなりヒューズFiの状態(切断または未切断)に応じた電位(VccまたはGND)をその接続ノードNiに生じさせる状態設定手段11と、前記メモリ診断コントローラ20から供給されるヒューズセット信号FSETによって上記状態設定手段11の設定電位を内部に伝達するための伝送ゲート12と、伝送ゲート12によって伝達された電位状態を保持するためのラッチ回路13と、データ入力端子INに入力されたデータを上記ラッチ回路13に伝達したり遮断したりするための伝送ゲート14などとから構成される。
この実施例回路では、ヒューズセット信号FSETがロウレベルにネゲートされているときに、前記メモリ診断コントローラ20から供給されるシフトクロックSCKに同期して、データ入力端子INに入力されているデータを上記ラッチ回路13に伝達させるように上記伝送ゲート14を制御する信号を形成するため論理回路15が設けられている。
シフトレジスタ機能を有する設定回路10を構成する第7図のヒューズ内蔵のフリップフロップは、ヒューズセット信号FSETが、第8図に示すようにハイレベルにアサートされるとラッチ回路13にヒューズの状態FUSEをラッチし、ヒューズセット信号FSETがロウレベルにネゲートされているときにシフトクロックSCKが入るとその立上がりに同期して、データ入力端子INに入力されているデータをラッチ回路13にラッチするように動作する。ラッチ回路13にラッチされたデータは出力端子OUTより次段のフリップフロップのデータ入力端子INに供給される。
従って、この実施例においては、先ず、ヒューズセット信号FSETをハイレベルに変化させてラッチ回路13にヒューズの状態FUSEをラッチしてから、シフトクロックSCKを続けて変化させることによって、各フリップフロップの保持データを次段のフリップフロップへ次々とシフトさせることができる。上記伝送ゲート14が2段ゲートで構成されているのは、データ入力端子INに入力されているデータがそのまま出力端子OUTより出力されてしまういわゆるレーシングを防止するためである。
第9図には、入力されるクロック信号CKおよびトリガ信号TRIGと、ヒューズセット信号FSET、シフトクロックSCK、バス出力信号MC3〜MC15およびMC16との関係が示されている。内部クロックNCKの13サイクルの間シフトクロックSCKが出力されてヒューズ設定回路10からのシリアルデータの取込みが行なわれ、次の16サイクルでメモリ診断コントローラ20からメモリコントロールバス30上に信号が出力される。この間にRAMマクロセルではバス上のマクロセル番号を示す信号B3〜B9をデコードして自己宛のデータか否か判定する。そして、その後の16サイクルでRAMマクロセルへのメモリコントロールバス30上の情報信号B10〜B15のラッチが行なわれる。そして、合計で45サイクル要する上記動作をヒューズセットの数である30回だけ繰返すことですべてのヒューズの設定情報が対応するRAMマクロセルへ転送される。
上記メモリ診断コントロール回路20には、セレクタが設けられており、クロック信号CKに変えて外部からの制御パルスPULSEによっても動作可能にされているとともに、このセレクタはデータの切換えを行なう前述のセレクタと同一の制御信号によって制御されることによって、制御パルスPULSEが入力されて動作するときは外部端子から入力されるデータを取り込んでRAMマクロセルに転送するように動作する。
このようなメモリ診断コントロール回路20の動作の切換えは、外部から供給されるテストモード設定信号に応じて行なわれるように構成されている。特に制限されないが、この実施例では、上記テストモード設定信号はメモリコントロールバス30上にMC0〜MC2として出力され、RAMマクロセルMCL1〜MCLnへ供給される。
第10図を用いて、上記RAMマクロセルMCL1〜MCLnの構成を説明する。この実施例のRAMマクロセルMCLは、複数のメモリセルがマトリックス状に配置されたメモリアレイと冗長回路などの周辺回路を含んだRAMコア110、RAMコア110内の欠陥ビットを予備メモリセルに置き換えるための救済アドレスをメモリコントロールバス30から取り込んで保持する救済アドレス受信ラッチ回路121、RAMコア110内の信号のタイミングを調整するためのタイミング情報をメモリコントロールバス30から取込んで保持するタイミング情報受信ラッチ回路122、メモリコントロールバス30から供給されるRAMマクロセルの識別コード(マクロID)が予め自己に与えられたコードと一致するかを検出するマクロID一致検出回路130、メモリコントロールバス30から供給されるコード(MC0〜MC2=TMODE(0:2))をデコードしてモードに応じて制御信号を生成するテストモードデコーダ140、テストモード時にメモリコントロールバス30から供給されるコード(MC10〜MC15)をデコードしてテスト対象ビットを指定する信号TDB0〜TDB35を生成するテストビットデコーダ150、テストモード時に読出しデータと期待値データとを比較して一致したか否かを判定するテスト結果比較判定回路160、LSI本来の機能を構成するシステム論理回路から供給されるアドレス信号Aやリード・ライト制御信号WE、ライトデータWDまたはメモリテスト回路40から供給されるアドレス信号TAやリード・ライト制御信号TWE、テストライトデータTWDのいずれか選択するためのセレクタ群170などから構成されている。
第11図には、RAMコア110の具体的な構成例が示されている。この実施例のRAMコア110は、複数のメモリセルMCがマトリックス状に配置されたメモリアレイ111、入力されたアドレス信号をラッチするアドレスラッチ回路112、行アドレス信号をデコードしてこれに対応したメモリアレイ内の1本のワード線WLを選択する行アドレスデコーダ113、入力された列アドレス信号をデコードしてメモリアレイ内のビット線BL,/BLを選択する列アドレスデコーダ114、書込みパルスなどを生成するパルス生成回路115、パルス生成回路115により生成された信号を遅延してメモリアレイ内のセンスアンプの活性化信号φsaを生成するタイミング回路116、タイミング情報受信ラッチ回路122から供給されるタイミング調整信号TC0〜TC5のうちTC4,TC5をデコードして上記パルス生成回路115に対する調整信号を生成する調整用デコーダ117a、同じくTC0〜TC5のうちTC0〜TC3をデコードして上記タイミング回路116に対する調整信号を生成する調整用デコーダ117b、救済アドレス受信ラッチ回路121から供給される救済アドレスRYA0〜RYA5をデコードしてセレクタの切換え信号を生成する冗長デコーダ118、パルス生成回路115により生成された信号に基づいてメモリアレイ内のコモンデータ線CDL,/CDLのプリチャージ信号φpを生成するタイミング回路119などから構成されている。
メモリアレイ111は、一度にリード・ライトされる36個のビットデータに対応して36個のメモリブロックBLK0〜BLK35と冗長用すなわち予備のメモリブロックR−BLKとにより構成されている。そして、各メモリブロックは、ローカルメモリアレイLMAと、該ローカルメモリアレイLMA内の選択された一対のビット線をコモンデータ線CDL,/CDLに接続させるカラムスイッチCSW、メモリセルからコモンデータ線CDL,/CDL上に読み出されたデータ信号を増幅するセンスアンプSA、センスアンプSAにより増幅されたリードデータをラッチするデータラッチ回路DLT、リード・ライト制御信号WEとライトデータWDに基づいて選択メモリセルへのデータ書込みを行なうためのライトアンプWA、ライトデータWDやリード・ライト制御信号WEを取り込む入力回路IBF、上記冗長デコーダ118からの切換え制御信号に従って隣り合うメモリブロックの入力回路IBFinのいずれの信号を選択するか決定する書込みセレクタW−SEL、同じく冗長デコーダ118からの切換え制御信号に従って隣り合うメモリブロックのデータラッチDLTのいずれの信号を選択するか決定する読出しセレクタR−SELなどから構成されている。
パルス生成回路115は、可変遅延段VDLY1を有するワンショットパルス生成回路を備えており、調整用デコーダ117aからの調整信号により可変遅延段VDLY1における遅延量が決定されることにより書込みパルス幅を調整できるように構成されている。また、タイミング回路116は、可変遅延段VDLY2を備えており、調整用デコーダ117aからの調整信号により可変遅延段VDLY2における遅延量が決定されることによりセンスアンプ活性化タイミングを調整できるように構成されている。
本実施例における冗長方式は、特に制限されないが、隣接するメモリブロック間で一方向(例えば右から左すなわち冗長用メモリブロックのある側からない側)へデータビットをシフト可能にする書込みセレクタW−SELと読出しセレクタR−SELを設け、故障を含むメモリブロックがある場合に隣接するメモリブロックで置き換え、置き換えに使用されたメモリブロックはさらに隣接するメモリブロックで置き換えることにより、故障を含むメモリブロックを一つだけ救済できるようにする。各メモリブロックではそれぞれ1つだけメモリセルが選択され、メモリブロックの数に相当するビットのデータが同時にリード・ライト可能にされている。
RAMマクロセルのテストの結果、故障ビットが見つかったメモリブロックを隣のメモリブロックで置き換えるため、第5図に示す設定回路内のヒューズセットに故障ビットのあるメモリブロックのID(識別コード)と救済アドレスをペアで設定しておき、それをRAMマクロセルに転送することで自動的に冗長回路による欠陥ブロックの置き換えが行なわれるようになる。例えば、マクロセルの種類が“B”で、マクロセル番号が“3”のマクロセルのメモリブロックBLK4に故障ビットが見つかった場合には、第5図に示す13個のヒューズセットに“0010011000101”を設定してやればよい。ここで、“1”が立っているビットに対応するヒューズは切断されること、“0”が立っているビットに対応するヒューズは切断されないことを意味している。先頭ビットの“0”は用途がアドレス救済であることを表わし、次の2ビット“01”はマクロセルの種類が“B”、次の4ビット“0011”はマクロセル番号が“3”、残りの6ビット“000101”は欠陥ブロックがメモリブロックBLK4であることを表わしている。
上記設定回路10からのヒューズ設定情報のRAMマクロセルへの転送は、システムの立上がり時に行なわれる。システムの立上がりにおいては、先ずメモリ診断コントローラ20に対して外部から与えるモード信号TMODE(0:2)として“000”にしておく。これによって、メモリ診断コントローラ20は、設定回路10からのヒューズ設定情報のRAMマクロセルへの転送が必要であることを認知する。次に、システムクロックが安定するまで約1μ秒程度待機してから、上記トリガ信号TRIGをハイレベルにアサートされたのを受けて設定情報の転送を開始し、設定回路10から設定情報をシリアルに読み込んでパラレル変換し、それをメモリコントロールバス30を介してRAMマクロセルに転送する処理を行なう。RAMマクロセルは、メモリコントロールバス30上のデータを受信ラッチ回路に取り込むことで、受信ラッチ回路へのヒューズ設定情報の転送が終了する。その後、トリガ信号TRIGがロウレベルにネゲートされてから、本来のシステムの動作が開始されることとなる。
前記第4図の実施例において、BISTからなるメモリテスト回路40は、JTAG(Joint Test Action Group)で規定されているTAP(Test Access Port)コントローラに置き換えるようにすることもできる。メモリ診断コントローラ20およびヒューズ設定回路10の構成は前記第4図の実施例と同様である。
この場合、JTAGの命令の1つにヒューズ設定回路の自動転送命令を用意するとともに、TAPコントローラ50の状態を“Updata−IR”から“Run−test/Idle”に遷移させると、TAPコントローラからメモリ診断コントローラ20に対する制御信号がアサートされる。そして、メモリ診断コントローラ20は上記制御信号がアサートされると、ヒューズ設定回路10に設定されている情報の自動転送を行なうように構成される。RAMマクロセルのテストや外部端子からのデータをRAMマクロセルに転送したり、RAMマクロセル内の受信ラッチ回路のリセットなど、他のモードもJTAGのオプション命令に定義して実行できるように構成することも可能である。
上記の実施例から得られる作用効果は、下記の通りである。
(1) 複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法において、第1工程で上記メモリ部のテストを行い、第2工程で上記メモリ部に欠陥がある場合に、上記メモリセルの欠陥情報をレジスタに保持させ、第3工程で上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行い、上記第1乃至上記第3工程の後の第4工程により上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定することにより、製造工程の簡素化を図ることができるという効果が得られる。
(2) 上記に加えて、上記ヒューズ回路をレーザーにより切断可能なヒューズ素子で構成することにより、CMOSプロセスにより半導体装置への搭載が容易となり、その切断も比較的簡単に行うようにすることができるという効果が得られる。
(3) 上記に加えて、上記メモリ部のテストを上記半導体装置に含まれるテスト回路によって実行することにより、簡単なテスト装置を用いて信頼性の高いテスト結果を得ることができるという効果が得られる。
(4) 上記に加えて、上記第2工程と上記第3工程との間に、レジスタに保持された欠陥情報を参照して上記メモリ部のテストを行う第5工程を更に実施することにより、無駄なヒューズ切断やテスト工数が削減できるので製造工程の簡素化がいっそう可能になるという効果が得られる。
(5) 上記に加えて、上記第1工程乃至第3工程を半導体装置がウエハの状態で実行することにより、製造工程の簡素化が可能になるという効果が得られる。
(6) 上記に加えて、上記第4工程を半導体装置がウエハの状態で実行することにより、製造工程の簡素化が可能になるという効果が得られる。
(7) 上記に加えて、上記第1工程乃至上記第4工程を上記半導体装置がウエハの状態で実行されるプロービング検査工程とすることにより、製造工程の簡素化が可能になるという効果が得られる。
(8) 複数のメモリセルを有するメモリ部で記憶されたデータを用いて論理部で信号処理を行う半導体装置において、上記メモリ部及び論理部のテストを行うテストパターン生成回路、上記テストパターン生成回路による上記メモリ部のテスト結果に対応して救済解析を行うメモリテスト回路、及び上記メモリテスト回路により形成された欠陥情報が格納されるヒューズ回路とを設け、上記メモリ部には、上記ヒューズ回路に設定された欠陥情報と上記メモリテスト回路で形成された欠陥情報とが選択的に入力される救済アドレスレジスタと、上記救済アドレスレジスタの救済アドレスに対応して不良メモリセルに変えて代替メモリセルを選択する冗長回路とを設けることにより、簡素化と高信頼のテスト動作を実施することができるという効果が得られる。
(9) 上記に加えて、上記メモリ部に入力された識別コードが自己の識別コードと一致しているか否か判定する検出回路およびラッチ回路とを設け、上記検出回路により入力された識別コードと自己の識別コードとが一致していると判定しして上記ヒューズ回路に設定された欠陥情報を上記ラッチ回路に保持させるようにすることにより、簡単な構成で救済効率の高い半導体装置を得ることができるという効果が得られる。
(10) 上記に加えて、上記メモリ部を複数個で構成し、上記ヒューズ回路から複数のメモリ部に対する欠陥情報の転送を複数の信号線を有するバスを介して行うようにすることにより、簡単な構成で救済効率の高い半導体装置を得ることができるという効果が得られる。
(11) 上記に加えて、1マシンサイクル中にメモリ部で読み出された信号を論理部で信号処理するようにすることにより、動作の高速化を図るようにすることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、テスト回路の構成は種々の実施形態を採ることができるものである。ヒューズ回路は、電気的に切断にするものであってもよい。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である複数のRAMを内蔵したマイクロプロセッサのようなLSIに適用した場合について説明したが、本発明はそれに限定されるものでなく、ヒューズ回路により設定された情報により欠陥救済が行われたり、回路機能が変更される内部回路を備えた半導体装置とその製造方法に広く利用することができる。
産業上の利用可能性
この発明は、ヒューズ回路により設定された情報により欠陥救済が行われたり、回路機能が変更される内部回路を備えた半導体装置とその製造方法に広く利用することができる。
【図面の簡単な説明】
第1図は、この発明に係る半導体装置の一実施例を示すブロック図であり、
第2図は、この発明に係る半導体装置の製造方法の一実施例を示すフローチャート図であり、
第3図は、この発明が適用される半導体装置の一実施例を示す概略全体ブロック図であり、
第4図は、本発明が適用される半導体装置の概略構成図であり、
第5図は、第4図の設定回路10を構成するシフトレジスタの構成図であり、
第6図は、第5図のシフトレジスタを説明するためのビット構成図であり、
第7図は、第5図のシフトレジスタ機能を有する設定回路10を構成するヒューズ内蔵のフリップフロップF/F1〜F/F13の一実施例を示す具体的回路図であり、
第8図は、第7図のフリップフロップの動作を説明するためのタイミング図であり、
第9図は、第4図のメモリ診断コントローラの動作を説明するためのタイミング図であり
第10図は、第4図のRAMマクロセルの一実施例を示すブロック図であり、
第11図は、第10図のRAMマクロセルのRAMコアの一実施例を示す構成図である。
Claims (13)
- 複数のメモリセルを有するメモリ部と論理部とを有する半導体装置の製造方法であって、
上記製造方法は、
(1)上記メモリ部のテストを行う第1工程と、
(2)上記メモリ部に欠陥がある場合、上記メモリセルの欠陥情報をレジスタに保持する第2工程と、
(3)上記第2工程の後、上記レジスタに上記欠陥情報が保持された状態で上記論理部のテストを行う第3工程と、
(4)上記第1乃至上記第3工程の後に、上記レジスタに保持された欠陥情報に基づいて、欠陥情報を保持するヒューズ回路を設定する第4工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求の範囲第1項において、
上記ヒューズ回路は、レーザーにより切断可能なヒューズ素子を含むことを特徴とする半導体装置の製造方法。 - 請求の範囲第1項において、
上記メモリ部のテストは、上記半導体装置に含まれるテスト回路によって実行されることを特徴とする半導体装置の製造方法。 - 請求の範囲第1項において、
上記第2工程と上記第3工程との間に、レジスタに保持された欠陥情報を参照して上記メモリ部のテストを行う第5工程を更に含むことを特徴とする半導体装置の製造方法。 - 請求の範囲第1項において、
上記第1工程乃至第3工程は、上記半導体装置がウエハの状態で実行されることを特徴とする半導体装置の製造方法。 - 請求の範囲第5項において、
上記第4工程は、上記半導体装置がウエハの状態で実行されることを特徴とする半導体装置の製造方法。 - 請求の範囲第1項において、
上記第1工程乃至上記第4工程は、上記半導体装置がウエハの状態で実行されるプロービング検査工程であることを特徴とする半導体装置の製造方法。 - 請求の範囲第1項において、
上記論理部は、上記メモリ部とデータの授受を行うプロセッサであることを特徴とする半導体装置の製造方法。 - 請求の範囲第1項において、
上記メモリ部と論理部とは、1マシンサイクル中にメモリ部で読み出された信号を論理部で信号処理するものであることを特徴とする半導体装置の製造方法。 - 複数のメモリセルを有するメモリ部と、
上記メモリ部で記憶されたデータを用いて信号処理を行う論理部と、
上記メモリ部及び論理部のテストを行うテストパターン生成回路と、
上記テストパターン生成回路による上記メモリ部のテスト結果に対応して救済解析を行うメモリテスト回路と、
上記メモリテスト回路により形成された欠陥情報が格納されるヒューズ回路とを備え、
上記メモリ部は、
上記ヒューズ回路に設定された欠陥情報と上記メモリテスト回路で形成された欠陥情報とが選択的に入力される救済アドレスレジスタと、
上記救済アドレスレジスタの救済アドレスに対応して不良メモリセルに変えて代替メモリセルを選択する冗長回路とを備えてなることを特徴とする半導体装置。 - 請求の範囲第10項において、
上記メモリ部は、入力された識別コードが自己の識別コードと一致しているか否か判定する検出回路およびラッチ回路とを更に有し、
上記検出回路は、入力された識別コードと自己の識別コードとが一致していると判定したとき、上記ヒューズ回路に設定された欠陥情報を上記ラッチ回路に保持するように構成されていることを特徴とする半導体装置。 - 請求の範囲第11項において、
上記メモリ部は、複数個から構成されて、上記ヒューズ回路から複数のメモリ部に対する欠陥情報の転送は、複数の信号線を有するバスを介して行なわれることを特徴とする半導体装置。 - 請求の範囲第10項において、
上記メモリ部と論理部とは、1マシンサイクル中にメモリ部で読み出された信号を論理部で信号処理するものであることを特徴とする半導体装置。
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