TW536772B - Fabrication method of semiconductor integrated circuit apparatus - Google Patents

Fabrication method of semiconductor integrated circuit apparatus Download PDF

Info

Publication number
TW536772B
TW536772B TW091103411A TW91103411A TW536772B TW 536772 B TW536772 B TW 536772B TW 091103411 A TW091103411 A TW 091103411A TW 91103411 A TW91103411 A TW 91103411A TW 536772 B TW536772 B TW 536772B
Authority
TW
Taiwan
Prior art keywords
wafers
aforementioned
manufacturing
majority
integrated circuit
Prior art date
Application number
TW091103411A
Other languages
English (en)
Inventor
Michiyuki Shimizu
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW536772B publication Critical patent/TW536772B/zh

Links

Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00Programme-control systems
    • G05B19/02Programme-control systems electric
    • G05B19/418Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS], computer integrated manufacturing [CIM]
    • G05B19/41865Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS], computer integrated manufacturing [CIM] characterised by job scheduling, process planning, material flow
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00Program-control systems
    • G05B2219/30Nc systems
    • G05B2219/32Operator till task planning
    • G05B2219/32254Work sequence, alternative sequence
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00Program-control systems
    • G05B2219/30Nc systems
    • G05B2219/45Nc applications
    • G05B2219/45031Manufacturing semiconductor wafers
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S414/00Material or article handling
    • Y10S414/135Associated with semiconductor wafer handling

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

^iO/72
發明的技術領域 於半㈣積體電路裝置之製造技術 的有效技術。-積一裝置生產線之生產管理技術 先前技藝 理半導=體電路裝置之生產,一般係根據批量加以管 入-曰圓產品通常由例如25片左右之多數片晶圓之集 合體㈣^在半導體積體電路裝置之生產線上,=往= 以批里為卓位,即在將忐 ’、 ^ y 卩在將成批(構成一批)之多數片晶圓存放 於-個承載器之狀態下’除了施行產品之生產進行管理、 處理裝置刀配控制等以外’尚須施行製造裝置間之輸送。 然而本發明人等所檢討之以往生產管理技術則係將一整批 (一承載器)的晶圓原封不動地直接分配至一台製造裝置, 利用該製it裝置對批量内之各晶圓逐片地加以處理。 有關半導體積體電路裝置之生產線之技術,例如在日本 特開2_-332_號公報中曾經有所記載,該案中所揭示 之構造係利用片單位輸送機構連結多數不同之處理部,而 可將半導體基板逐片地輸送至各個處理部,以進行相關之 處理。 又,例如在日本特開平5_343497號公報中所揭示之晶圓 輸送技術係將存放於暫存匣部之既定暫存匣之檢查對象之 多數晶片逐一取出而輸送至多數晶圓檢查部,並將晶圓檢 查部檢查完畢之晶圓輸送至原來之暫存匣加以存放。 其次,例如在日本特開平3-289152號公報中曾經揭示過 -4 - 本纸張尺度適用中菌國家標準(CNS) A4規格(210X297公釐)
、發明説明( 下列一連串之檢杏 广、曰 —序技術··利用輸送機構將存妨从击 晶圓逐片地取出德 之於暫存 狀s谩,利用電腦控制, 于 動該輸送機構,以便將曰n & 耆輸迗經路驅 兩側之多數測定部之各 *、 〜輸迗經路 π <谷/則疋邵加以檢查。 再者,例如在日太姑pq、不, ^ 尽特開千5-136219號公報中所摇一、 術係在暫存Μ與檢查裝置之 二所揭不又技 機構、及用於檢查該半導触口 輸运 於详播搂工 把日曰固足笔性的特性之探針卡之 機構,而可施行對應於檢查對象之半導體晶圓之檢 另外’例如在日本特開平u_45916號公報中所揭 術係設有多數個試驗半導髀日 又技 卞乎把日日0足探測站,而在各 裝 逐片地試驗半導體晶圓。 合私站 發明所欲解決之問題 然而近年來,在半導體積體電路裝置之生產線上 謀求半導體積體電路裝置製造時間之縮短(qtat; q咖 TurnAroundTime;快工序化),已成相當重要之課題。 線 ,本發明人等所檢討之半導體積體電路裝置之qta 丁技 術,有縮小批量大小(存放於承載器内之晶圓片數)之方法 之技術。採用該技術時,可縮短批量内之晶圓之等待處理 時間,並縮短每一工序之製造時間。因此,可利用半導體 積體電路裝置之製造裝置之片單位處理裝置逐片地處理晶 圓,故可期待利用將批量大小設定為一片之方式,來進一 步縮短製造時間。但將批量大小設定為一片或極端地小 時’本發明人等率先發現,會發生下列問題:即,會發生 -5- A7
發明説明 j產、、泉内足承載器數會增加,製造裝置間(工序間)之承載 备輸送之負荷增大,以致於反而有阻礙生產效率之情事發 生等之問題。 本發明<目的係在於提供可縮短半導體積體電路裝置之 生產線之製造時間之技術。 本發明之前述及其他目的與新穎之特徵可由本專利說明 書及附圖獲得更明確之了解。 解決問題之手段 本發明所揭示之發明中,較具有代表性之發明之概要可 簡單說明如下: 即,本發明係包含並行處理工序,可將管理單位内之多 數片晶圓分組後分配至多數同一片單位處理裝置,利用多 數同一片單位處理裝置並行地對晶圓施行處理。 又本發明係包含♦分組工序,其係依據每一不同之製 造工序,利用該製造工序所定之規則將管理單位内之多數 片晶圓分組者;及並行處理工序,其係可將所分組後之晶 圓分配至各製造工序之多數同一片單位處理裝置,利用該 多數同一片單位處理裝置並行地對晶圓施行處理者。 又,本發明係包含:輸送工序,其係將管理單位之多數 片晶圓輸送至製造工序者;分組工序,其係依據前述製造 工序所使用之多數同一片單位處理裝置之一群,將前述管 理單位之多數片晶圓分組者;及並行處理工序,其係可將 前述分組後之晶圓,分配至前述多數同一片單位處理裝 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536772 A7 B7 五、發明説明(4 ) 置,利用該多數同一片單位處理裝置並行地對晶圓施行處 理者。 又,本發明係以存放於輸送容器之狀態,將前述分組後 之晶圓分配至前述多數同一片單位處理裝置者。 又,本發明係可對前述分組處理後使用之空的輪送容器 進行管理及動作控制者。 又,本發明係可對存放前述分組處理後之一片或數片晶 圓之空的輸送容器進行管理者。 又,本發明係可對存放前述分組處理後之一片或數片晶 圓之空的輸送容器進行管理,並自動地將該空的輸送容器 輸送至施行前述分組處理之裝置者。 發明之實施形態 在詳細說明本案發明之前,先將本案之用詞之含義說明 如下: 1 ·稱半導體積體電路裝置時,並非特別僅指製成於單 晶矽基板上之半導體積體電路裝置,除非特別明示 屬於不同製品,否則均應包含製成於SOI ( Silicon On Insulator ;含矽絕緣體)基板或 TFT (Thin Film Transistor ;薄膜電晶體)液晶製造用基板等其他基 板上之半導體積體電路裝置。 2.所稱之晶圓,係指製造半導體積體電路裝置所使用 之單晶矽基板(又稱半導體晶圓或半導體基板,一 般略呈圓板形)、SOS (Silicon On Sapphire ;含碎 藍寶石)基板、玻璃基板或其他絕緣、半絕緣或半 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536772 五、發明説明(5 導月且基板等$由該等基板形成之人 丄 3. 所稱之半導體積體 口土言。 稱晶片),係#將—a 9斤4牛導私印片(以下僅 單位電路群之成品:/:®製造工序之晶圓分割成 4. =:=’係指對晶圓施行各種處理時, 「母-片(逐片或每二片處理晶图之處理 有严 於可依照每-晶圓控制處理條件,故1 化更為有利。 丁衣直不月且足小型 5·所稱之管理單位 _ #、私在相寺條件下所處理之多數 片:固或以既定目的所集中之多數片晶圓之集合娜 =心半導體積體電路裝置之生產管理單位: 吕。一般係以批量為管理單位,包含完工管理單 位、生產進行單位、生產單位、處理單位、訂 位或輸送單位及同等或以上各種單位之總合。 6. 所私《、批1大小,係以存放於晶圓輸送用之輸送 構(承曰載器)内之晶圓片數做為大小表現之對象,例 如批I大小為1 2片時,係指每一批晶圓由 圓所構成之意。 % 7. 所稱批量之分組’係指由批量生產轉移至片單位生 產之際,由批量(或批承載量)管理單位細分成有別 於此之較細之管理單位而言。批量分组後(再度社 成批量之前)之半導體積體電路裝置之生產管理係 以輸送分组後之丨或數片晶圓用之輸送機構(分组承 -8 - 本紙張尺度適财S S家標準(CNS) A4規格(210 X 297公釐) 536772 A7 * B7 五 發明説明(6 ) 載器)之單位或晶圓單位加以管理。 8. 所稱之批承載器,係指存放構成批量之晶圓集合體 之承載器而言。 9. 所稱之分組承載器,係指存放將批量分組所得之1 或數片晶圓之承載器而言。在本實施形態中,雖無 特別限定,但通常係將分組承載器内之1或數片晶 圓群稱為分組體(又稱分批體或群體),也可將存放 晶圓之分組承載益視為分組體。 10. 所稱之連續輸送,係指由輸送經路輸送至製造裝置 之工序中,不經由暫存庫等之承載器保持部而連續 地自動輸送而言。 11. 所稱之前工序,又稱晶圓處理工序,一般係指在施 行過鏡面研磨之晶圓主面上形成元件,接著,形成 配線層及表面保護層後,至可利用探針等施行形成 於晶圓之多數晶片之各晶片之電性的試驗之狀態為 止之工序而言。 12. 所稱之後工序,係指前工序後之工序,即前工序完 成後之晶圓被分割成各晶片,經過由良品之晶片之 微小電極取出配線之工序與保護該筹晶片使其免受 周圍環境影響之封裝工序等而到達最終成品形態為 止之工序而言。 13·所稱之工序間輸送,係在半導體積體電路裝置之製 造工序中,將各製造過程群視為一個工序時,指連 結該等工序之輸送而言。一般在工序中都有該工序 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 4536772 A7
而工序間輸送多半會 用足暫存庫(保管設備)存在, 變成該暫存庫間之輸送方式。 4.所稱之工序内輸送’係在半導體積體電路 造工序中,將各製生 ^ 、、〜,^ ^匕私群視為一個工序時,指在 孩寺工序内之輸送而言一般在工序 用之暫存庫(保管 、百S 序 4、P“ )存在,而工序内輸送係指 4子庫Μ製造裝置間或製造裝置與 輸送方式。 衣置门足 在以下之實施形態中,基於說明上的方便,認為有並必 要時’將某些部分分成多數段落或實施形態加以說… 除非有特別明該等部分彼此均有所關聯,其—方屬於 他方之-部分或全部之變形例、料說明或補充說明之關 又,在以下之實施形態中,提及要素之數等(含個數、 數值、量、範圍等)時,除非有特別明示及原理上顯然被 限定於特定之數之情形等以外,均不限定於該特定之數, 而可適用於特定之數以上或以下之數。 另外,在以下之實施形態中,其構成要素(含要素步驟 等)除非有特別明示之情形及原理上顯屬必要之情形等以 外,當然未必全屬必要。 同理,在以下之實施形態中,提及構成要素等之形狀、 關係位置等之時,除非有特別明示及原理上顯然不同之情 形等以外,均應包含實質上近似或類似於該形狀等,此在 有關前述數值及範圍上亦同。 -10- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝 訂
線 536772 A7 B7 五、發明説明(8 ) 又,在說明實施形態之所有圖中,對於具有同一機能之 構件,僅附以同一號碼予以顯示,而省略其重複之說明。 又’在本貫施形怨中’以場效電晶體為代表之MIS · FET (Metal Insulator Semiconductor Field Effect Transistor ;金屬絕緣體半導體場效電晶體)簡稱MIS,p通 道型MIS · FET簡稱pMIS,η通道型MIS · FET簡稱nMIS。 以下,依據圖式詳細說明有關本發明之實施形態。 (實施形態一) 圖1係表示半導體積體電路裝置之生產線之處理工序A〜 F之處理能力、製造裝置台數及每一批量大小之工序別 TAT ( —貫工序所需時間)之一例。半導體積體電路裝置之 生產線中,對於生產線之能力通常都會設計成使各處理工 序A〜F之能力(單位時間之晶圓處理片數)保持均等。但各 處理工序A〜F之處理時間一般都不能保持均等,例如處理 工序A處理晶圓之時間需要3 0分鐘,相對地,處理工序E 處理晶圓之時間可能需要二小時等等。因此,為謀求處理 能力之均等化,有必要依照各處理工序A〜F改變製造裝置 台數,例如將處理工序E之製造裝置的生產線設計成處理 工序A之情形的4倍。 產品製造全體之TAT ( —貫工序所需時間)依存於各處理 工序A〜F之TAT,縮短處理時間較長之工序之TAT對於產 品全體之TAT的縮短相當有效。縮小批量大小之方法,係 其方法之一。例如批量大小為2 5片時,產品全體之TAT為 125 X kl小時,但將批量大小為分別改為1 2片或2片時, -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536772 A7 B7
五、發明説明( 產品=體之⑽分別成為6Gxk2小時、1Gxk3小時⑴〜 k3為等待時間等足變數)。但在半導體積體電路裝置之余 際生產線内’將批量大小設定為—片或極端地小時,:二 明人等率先發現,會發生生產線内之承載器數增加,製^ 裝置間(工序間)之承載器輸送(即就整個生產線之角产所 見之承載器輸送)之負荷增大,以致歧而有阻礙半$體 積體電路裝置全體的生產效率之情事發生等之新問題。 本實施形態係用於說明在半導體積體電路裝置產線 中,可避免上制題發生而達成半導體積體電路裝置全二 之QTAT之方法。 圖2係表π本實施形態之半導體積體電路裝置之一製造 工序之基本的構成例。符號L表示批量,μι〜μ4表示製 造裝置。在此,係表示批量大小為i 2片,製造裝置有4台 (Ml〜M4)之情形之例。製造裝置⑷〜刚基本上屬於具有 同一處理能力,且可施行同一處理之片單位處理裝置; 首先,在本實施形態中,動工之前,先將一個批量l分 組。具體而言,係將一個批量二分成多數承載器(分組承載 器、分組體)。所分之組數通常為在該製造工序中可動工 之製造裝置台》。例如如果製㈣置⑷〜刚全部能動工 時,分為4個分組承載器。各分組承載器中基本上分配均 等,晶圓數:在此,因批量大小為12片,故例如各分組承 載器中各存放3片晶圓。但如果不均分之方式較能有效處 理時’也可使分配至各分組承載器中之晶圓片數各不相 同。 -12 - 本紙張尺1㈣T,¥料(CNS) A鐵格ΤΓ1()Χ297公釐) 536772 A7 B7 五、發明説明(1〇 ) 如此,可將各分組承載器分配至各製造裝置Ml〜M4, 並對各分組承載器之晶圓逐片地施行處理。此時,將多數 分組承載器分配至各製造裝置,以便使多數分組承載器同 時動工,且並行地處理多數分組承載器内之晶圓。在此所 稱之同時動工,係指不使分組承載器排列在各製造裝置之 待機行列之意,或在各分組承載器間之動工時刻即使不 同,最終處理完畢之分組承載器之時刻距離最快處理完畢 之分組承載器之時刻,在時間上也不會產生大差異之意。 如果使分組承載器單純地排列在各製造裝置之待機行列, 則縮短TAT之效果就會降低。此時,例如使多數分組承載 器全部在相同製造裝置動工時,其效果同等於不分組之情 形。因此,使多數分組承載器同時動工,且並行地處理多 數分組承載器内之晶圓時,即可在各製造裝置中,縮短批 量内之晶圓之等待處理時間,故可縮短在該工序中之每一 批量之TAT。因此,此方法應用於半導體積體電路裝置之 製造工序中,特別係應用於處理時間相對地長之工序及要 求縮短處理時間之工序最為理想。故可藉此實現半導體積 體電路裝置全體性之QTAT。 處理完畢後,將各分組承載器之晶圓彙總起來(以下又 稱合成分組承載器)而恢復成批量,並輸送至次一製造工 序。如此處理後,藉著合成分組承載器,可防止上述問題 之承載器的增多現象,避免生產效率之降低。此時之合成 也可配合原來之批量體系而合成分組承載器,但不一定要 如此,即也可合成於別的批量承載器。圖2係表示製造裝 -13- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂
B7 五、發明說明(11 ) JL Μ 4因某種理由(狀況)而使其處理時間延遲時,改為口、 口成製造裝置Ml〜M3所動工之分組承載器之情形之例。
、=種將批量分組之方法對於製造工序所處理中之批量數 為多數批量之情形也有其效果。圖3係表示其一例,亦即 表示例如有4個批量L不規則地成群被送達製造工序之产 ^又,圖4係為比較本發明人等所檢討之以往方法,即 將一個批量分配於一個製造裝置之方法所示之圖。在圖3 中,每一批量L分成4組每組各3個晶圓,並將所分組 固为配至製造裝置Μ1〜Μ4。此時,假設製造裝置%〗〜%# ^處理能力為0·5小時(30分鐘),則第一批量需15小時, 第二批量需1.5 + 1.5 = 3.0小時,第三批量需4·5小時,第 四批量需6小時。此時,此製造工序之一批量之處理時間 為1.5小時。相對地,在圖4之情形,由於係以一個製造^ 置處理一批量(1 2片晶圓),故在此製造工序之一批量之處 理時間為6小時。又,在圖3之情形,如果一個製造裝置之 處理時間有延遲,則可將接續在後之其他批量之分组承= 器分配至其他製造裝置加以處理,故可縮小處理之阻滯 間,並縮小該製造工序之處理時間之延遲。因此,可使 導體積體電路裝置之製造工序全體之流程保持順暢。相對 地,在圖4之情形,由於一個批量對應於一個製造裝置, 一個製造裝置發生處理時間延遲時,其最慢之批量之時間 會在其製造工序之處理時間上反映出來。 Q 其次,圖5係表示本實施形態之半導體積體電路裝置之 製造系統之基本構成之一例。又,圖6係表示圖5之製造系 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536772
統之工序内輸送之說明目。另夕卜,圖7係表示圖5 統之各種資訊表之說a月圖。又,在圖5及圖6中, = 放晶圓之空的分組承載器sc (SC1)不加影線,對於有存^ 晶圓之分組承載器sc (SC2)則加影線予以顯示,萨I 者容易分辨而有所區別。 9 此製造系統i如圖5所示,包含生產線控制器Mlc、八组 管理控制器SLC、批量輸送控制器LCC、分组輸送控:器 SCC、製造裝置控制器M c、批量承載器L c '分類器s、 工序内輸送機構CI、分組承載器sc及製造裝置M1〜M4。 生產線控制器MLC控制製造系統i全體之動作,此生產 線控制器MLC也管理圖7(a)所示之批量資訊表。批量資訊 表中記載著批量號碼、批量承載器ID (identificati⑽ Niimber ;識別碼)、晶圓I D等之批量資訊。 分組管理控制器SLC管理批量分组後之承載器之動作, 此分組管理控制器SLC並管理圖7(b)所示之分組資訊表及 圖7(c)所示之分組管理表。分組資訊表中除了記載著批量 號碼、批量承載器ID、晶圓ID等以外,也記載著晶圓之 分组資訊,以便與此相對應。又,分組管理表中除了記載 著批量號碼、批量承載器ID、晶圓ID等以外,也記載著 分組承載器之資訊,以便與此相對應。 批量輸送控制器LCC控制批量承載器lc之輸送動作,批 量承載器LC係用於存放構成批量之多數片晶圓之輸送容 器。分組輸送控制器SCC控制:的分組承載器s c (分組批 量、分組體)及已存放晶圓之分組承載器s c之輸送動作。 -15- ^本纸張尺度適用中國國冢標準(CNS) A4規格(21〇X297公爱) 裝 訂
線 536772 A7 B7 五、發明説明(13 ) 即在本實施形態中,係構成可導入分組管理控制器SLC及 分組輸送控制器SCC,而在工序内輸送分組承載器SC之狀 態。分組承載器S C係用於存放將批量分組所得之一片或 多數片晶圓群(分組體)之輸送容器。存放於分組承載器 S C之晶圓,從本實施形態之趣旨言之,其數量比批量之 片數為少。在本實施形態中,具有可自動地管理空的分組 承載器SC之資訊(所在位置、ID等),並將其自動輸送至 分類器S之機能,因此,可使輸送經路中之空的分組承載 器之輸送動作保持良好,且可順暢地施行存放晶圓時之存 放處理。分類器S如前所述,具有可將批量分組,並將分 組所得之一片或多數片晶圓(分組體)存放於個別之空的分 組承載器之機能。製造裝置控制器M C控制著各製造裝置 Μ1〜Μ4之處理動作。 其次,說明此製造系統1之動作。首先,當批量L到達該 製造工序時,分組管理控制器SLC即從製造裝置Ml〜Μ4 之一群中選擇N台可動工之製造裝置。接著,分組輸送控 制器SCC依據分組管理控制器SLC所傳送之分組資訊表, 使分類器S施行動作,將批量分組。此時,分類器S取得 晶圓I D與分組承載器I D之整合後,將該資訊由分組輸送 控制器SCC傳送至分組管理控制器SLC,而將其記憶於分 組管理資訊表内。 又,分組輸送控制器SCC準備相當於批量分組數之份數 之空的分組承載器SCI (參照圖6),經由工序内輸送機構 CI將其輸送至分類器S。而在分類器S將分組批量L所得之 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
536772 A7
晶圓,移送既定個數至兮办沾八 W π 工的分組承載器SCI。其後,分 組輸送控制器SCC將存放曰士夕也 刀 ^ ^ ^ ^仔放日日®又多數分組承載器SC2,經 由工序内輸运機構CI輸送 如前所述,在各製造裝〜M4’其後即 置Ml〜M4並行地對晶圓進行處 理。 上述批量之分组係依照製造裝置群之資訊而在分組管理 控制益SLC(指不下進行。基本上係將各分組承載器SC内 之晶圓片數分組成同數。例如製造裝置m〜M4都能動工 時’將-批量之12片晶圓分組成3片、3片、3片、3片。 但也可依照製造裝置群之各製造裝置之運轉狀況及處理中 狀況加以分組,例如製造裝置Ml〜M4處理中之數量分別 為2片0片1片、i片時’將一批量之i 2片晶圓分组成2 片4片3片3片。因此,可將此製造工序之各製造裝 置Μ卜刚之負荷設在均等狀態。又,例如有計畫地要停 止製造裝置Μ4時,也可將一批量之12片晶圓分組成4 片、4片、4片三組而由剩下之三台製造裝置Ml〜M3負責 處理工作’因& ’可依製造裝置之狀況彈性地採取對應之 措施。 其次,利用圖8至圖1 2將應用本實施形態之半導體積體 電路裝置之製造方法之具體的製造工序之一例加以說明如 下: 茲先就本發明之技術思想,以應用於例如晶圓測試工序 之情形為例加以說明。晶圓測試工序如圖8(a)所示,係在 削工序之後、後工序之前,將探針接觸在晶圓上之晶片之 -17- 本纸張尺度適财g g家標準(CNS) A4規格(21GX297公董) 536772 A7 B7 五、發明説明(15 ) 外部端子上,以試驗該晶片之電性的特性之工序。將本實 施形態應用於此工序,乃係基於下列之理由··即隨著晶圓 直徑之增大化,一片晶圓上所形成之晶片之數相對增加之 結果,花費在一片晶圓之測試時間也相對延長之故。 圖8 ( b )係表示本實施形態之晶圓測試工序部1 T之構成 例。晶圓測試工序部1 T包含批量承載器暫存庫LCS1、 LCS2、分類器s、分組承載器移載機SCMl、SCM2、工序 内輸送機構Cl 1、CI2及多數台晶圓測試器部WTM之一群 構件。晶圓測試工序部1 T被構築在清靜度屬於中度(例如 級數100)之潔淨室内。 批量承載器暫存庫LCS 1係用於暫時地保管前工序完畢後 之多數片晶圓之自動倉庫,而批量承載器暫存庫LCS2則 係用於暫時地保管存放測試完畢後之多數片晶圓之批量承 載器之自動倉庫。一個批量承載器例如存放著1 2片晶圓。 圖9 ( a)係表示此階段之晶圓2之全體平面圖,(b )係表示 形成於(a)之晶圓2之晶片2C之放大平面圖,(c)係表示對 (b)之變形例之晶片2C之放大平面圖。晶圓2係以例如直 徑300 mm程度之平面略近圓形之單晶矽基板為基本構成 所形成,其主面(元件形成面)上形成例如平面四角形之多 數晶片2C。在此階段之各晶片2C已形成有例如8m(百萬 位兀)-SRAM ( Static Random Access Mem〇ry ;靜態隨機存 取記憶體)等之類之半導體積體電路。如圖9(b)或圖9(c 所示,有規則地並排配置著多數個外部端子3。外部端子 例如係由鋁等金屬所形&,用以引出形成於晶片2C之半 -18- 〜0/72 、發明説明( 導體積體電路之電極之端子。圖9(b) 予3 >砂罢' U )係表示外部端 5 K9(b)t 耆叩片2C之外周配置之情形,又在圖9( 一 卜部碲子3沿著晶片2 c之中央配置之情形。在^山表717 有形成焊接金屬線之情形及形成凸塊電極之情形。。%子3 又,在本實施形態中,工序間輸送所用之二 工序内輸送所用之分组承載器不同。圖 :7載器與 ,英,:(矛一輸送容器)LC,(13)表示分組承載器(第二轸 =态)SC。批量承載器LC例如使用所謂前開型二 式密閉容器(F0UP ; Front Opening Unified p〇d,:下二 F〇UP)之輸送容器,此刚p係—種可切斷㈣之 境而使晶圓存放部保持密閉狀態之晶圓輸送容器,具有 撑晶圓2之支撐部“、支撐此支撐部“且形成晶圓^子放: <框體部4b、及可識別批量承載sLC之資訊之識別〗〇部 I可利用㈣感器等非接觸型傳感器,讀取識別⑺部 4 c之資訊’以施行批量承載器l c之管理。 口 又,分組承載器S C例如使用所謂開放式晶圓匣之輸送 谷益,此開放式晶圓匣之晶圓存放部為不完全切斷外部之 氣體環境而呈現開放狀態之晶圓輸送器,·具有支撑晶 足支撐部5a、支撐此支撐部5a且形成晶圓存放部之框體 部5b、及可識別分組承載器SC之資訊之識別113部5。。^ 利用光傳感器等非接觸型傳感器,讀取識別I D部5 c之資 訊,以便可利用上述分組管理控制器及分組輸送控制器, 施行分組承載器sc(含空的分組承載器sc及已存1晶圓2 -19- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂 之分組承載器sc雙方)之管理。 分組承載器SC之晶圓存放片數比批量承載器似 少,故如圖10所*,其高度方向(多數片晶圓2重叠^ 向)之尺寸比批量承載器LC之高度方向之尺寸小。又,二 組承載器sc可對應於工序内輸送機構cn、ci2之輸送= 作而施行承載之動作。在工序内輸送機構中,藉著Z 種小型之分組承載器SC,可提高空間效率,因此 要增多分組承載器SC數,也可應付自如。但分组承載哭 sc既可使用F0UP,也可改用具有可存放1或數片晶圓: 輸运臂足輸送機構,以取代匣形式之開放式晶圓匣。 又,圖8(b)之分組承載器移載機SCM1係可自動办 的分組承載器sc移換至分類器s,且將存放晶圓2之分= 承載器SC由分類器S自動地移換至工序内輸送機構口1之 移換裝h又,分组承載器移載機scm2#將存放2 = 分组承載器SC由工序内輸送機構CI1自動地移換至分嚅器 S,另-方面,將空出來的分组承載器自動地移換至= 内輸送機構CI1之移換裝置。 序 工序内輸送機構(連續型第—輸送機構)CI1例如係 上型起動輸送帶所構成,可形成環狀輸送經路。分 器SC可沿著此工序内輸送機構⑶作環狀之循環移動7 工序内輸送機構CI1之後段設有多數經路,可使工 2 送機構(直線移動型第二輸送機構)CI2沿著圖8(b)之則 万向互相保持平行。此工序内輸送機構CI2例如係 : 型移載機所構成,在圖8(b)之橫方向形成直線狀延伸之輸 -20- 536772 五 、發明説明( 18 S 可使被工序内輸送機構U2所接收之分組承載器 王線狀移動而被輸送至晶圓測試器部冒丁“。 狀:序内輸送機構CI1、CI2係被設置成其一部分呈現交又 :二可經由其重疊部分CA而不必假借人手,也不必經 t八子庫,、自動而連續地在工序内輸送機構CI1、CI2間施 時Η、=載為S C《輸运與接受動作’因此,可順暢且短 库Η施行工序内之分組承載器sc之輸送。又,因在工 ^内輸送可以不必使用暫存庫,可謀求晶圓測試工序部 面積之縮小,降低測試之成本。 又,工序内輸送機構CI1係被配置成與任何經路(列)之 工序内輸送機構。12均交叉之狀態,故被送入工序内輸送 機構⑶之分組承載器“可自由地自動輸送至任何經路 (列)之工序内輸送機構CI2。 圖π係表示該工序内輸送機構CI1、CI2之一例,圖 11&)係表示工序内輸送機構(:11、〇12之側面圖,(1^表示 工序内輸送機構cn、ci2之局部斜視圖,(c)係表示〇)之 構成之說明圖,(d)表示工序内輸送機構CI1、CI2之上面 圖。 工序内輸送機構CI1具有互相平行延伸之二條經路形成 部6a、6a、向與此直交之方向延伸之旋轉軸6b、以機械方 式連接於此旋轉軸6b之一端之馬達6C、及將此等構件支 撐成離開地面狀態之支撑部6d。經路形成部6a、6a形成分 組承載器SC之輸送經路。又,旋轉軸以係沿著經路形成 部6 a之延伸方向而依每既定間隔被配置,且以穿過左側之 -21 - 本纸杀尺度適用中國國家標準(CNS) A4規格(210X297公釐) 536772 A7
滑輪而被左側之經路π 士如 形成邵6 a所支撐之狀態 向分組承載器SC之行進方向 二〒皮支‘成可 轉動作係被以機械方式 此。旋轉轴6b之旋
6c所控制,利用此旋=b t旋轉轴6b之-端之馬達 ^ sc 之旋轉動作來輸送分組承載
Hi Λ輸送㈣ I機此外,办具有用於、 ; 序内之處理速度控制及時間 控制等之緩衝機能,因此,可取得工序内之輸送部與㈣ 測試^艮好之時間的整合,抑制或防止在工序内之分 組承載器SC之阻滯,完成有效率之晶圓測試。 另方面,工序内輸送機構CI2例如使用RGV (Rail Guided Vehicle:軌導式輸送車),使工序内輸送機構ei2 呈現可沿著舖設在地面之軌道(Rail)行走之構造,由於有 軌道在引導,故具有優異之安定性、高速行走性及停止精 確度性。此工序内輸送機構CI2具有臂AR,可利用設於此 臂A R岫端之把持部AR1把持分組承載器s c。臂a r對地 面可向水平方向旋轉360。,把持部AR1可向直線方向移 動。把持部AR1係以使分組承載器s c之晶圓取出口 5 d側 朝外側之方式把持分組承載器S C。 此工序内輸送機構CI2也可使用例如無軌道型輸送車 (AGV , Automatic Guide Vehicle )、架空軌道行走型輸送方 式(OHT ; Overhead Hoisting Transfer )或地面軌道行走型輸 送方式,以取代RG V。AG V為利用電池為原動力之無人輸 送車,不需要軌道,呈現可依照例如貼在地面之導帶(磁 性帶、光學帶)、攝影機、雷射、超音波等進行追蹤之構 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 536772 A7 B7 五、發明説明(20 ) 造。採用AGV時,在配置設計及物流硫程之變更或長而複 雜之輸送經路之構築上,可彈性地加以對應。 OHT為需要軌道而行走於天花板空間之無人輸送車,其 軌道多半吊在天花板下,因在佔空係數及靈活機動性方面 較為優異,故可降低成本,且與RGV同樣被軌道所導引, 因此,具有優異之安定性、高速行走性及停止精確度性。 在本實施形態中,工序内輸送機構CI1、CI2距離地板面 之高度相等,尤其由工序内輸送機構CI1之地板面至分組 承載器SC之底面之高度、與由工序内輸送機構CI2之地板 面至把持部AR1所把持之分組承載器SC之底面之高度, 即圖1 1 ( a )之高度(授受高度)h係設計於大致相等。工序 内輸送機構CI2使用OHT時,必須在工序内輸送機構CI1與 OHT之間設昇降機而使分組承載器SC由工序内輸送機構 CI1上昇至OHT高度位置,且會發生時間的延遲。相對 地,在本實施形態中,由於將工序内輸送機構CI1、CI2之 南度h設成同等南度’故不必在工序内輸送機構CI1、CI2 間設置昇降機,即可順暢地在短時間施行工序内輸送機構 CI1、CI2間之分組承載器S C之授受。又,高度h例如為 900 mm之程度。 又,在本實施形態中,如圖8 ( b )所示,沿著各工序内輸 送機構CI2之輸送經路方向,在其附近配置多數台晶圓測 試器部WTM。工序内輸送機構CI2具有自動地將分組承載 器S C移換至各晶圓測試器部WTM之機能。圖1 2係表示晶 圓測試器部WTM之一例。晶圓測試器部WTM具有測試頭 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 536772 A7 B7 五、發明説明(21 ) 7 a、探針卡7 b、測定部7 c及控制器7 d。晶圓2係載置 (setting)於測試頭7a上。使探針卡7b之探針7bl接觸於上 述晶圓2之各晶片2 C之外部端子3 (參照圖9 ( b )),即可用 測足部7 c測定晶圓2之各晶片2 C之電性的特性。控制器 7 d係用於施行曰曰圓測试器部之全體控制。在此係逐 片地測試晶圓2。 其次,說明此晶圓測試工序部1 T之處理動作。存放完成 别工序之多數片晶圓之批量承載器係被存放於批量承載器 暫存庫LCS 1。此批量承載器暫存庫Lcs丨所存放之批量承 載器係被運送至分類器S。在分類器s,利用前述方式施 行批量之分組處理,並將晶圓移換至空的分組承載器 s C。即,將一批量分組成多數分組承載器s c。在此,係 將一批量之1 2片晶圓2依照每3片分成4等分。其他分組之 規則在前面已有說明,在此予以省略。接著,將該多數分 組承載器S C自動地移換至工序内輸送機構CI丨。分組承載 器S C經由工序内輸送機構CI1被移送,然後被移換至工序 内輸送機構CI2,再送至被分配於該分組承載器s c之既定 之晶圓測試器部WTM。此分配方法也與在前面所說明相 同’在此予以省略。利用晶圓測試器部WTM將分組承載 器S C内之晶圓2逐片取出,以便對晶圓2之各晶片2 c試驗 其電性的特性。在此,只要利用各晶圓測試器部WTM ,將 二片晶圓2逐一測試即可,一個分組承載器s c之測試時間 約6小時之程度。如此對分組承載器s c内之全部晶圓2完 成測試後,將該測試後之晶圓2存放於分組承載器s c,然 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裴 訂
線 536772 A7 B7 五、發明説明(22 後使該分組承載器sc經由工序内輸送機構CI2、cn回到 分組承載器移載機SCM2,再回到分類器s。在务類器$ , 將分組承載器S C内測試完畢後之晶圓取出,再將該晶圓$ 存放於批量承載器LC。又,空的分組承載器sc回到9分組 承載器移載機SCM2,利用分組承載器移載機SCM2,將其 移回工序内輸送機構CI2。存放晶圓測試完畢之多數片晶 圓2之批量承載器L C被送入批量承載器暫存庫L c s 2 ,然後進入後工序。在此係就測試完畢之晶圓2再度集中 於批量承載器LC之方法加以說明,但並不限定於使用此 万法,也可將分組後之晶圓以原有狀態(原來分組之片數) 存放於別的承載器,然後再送入後工序。 在後工序中,研磨晶圓2背面後,用切割銀刀將晶圓2分 割成晶片2 C,然後將上述晶圓測試合格之晶片2 c取出, 連接晶片2C之外部端子3與導線後,進行封裝。封裝之方 法既可使用樹脂密封封裝,也可使用陶瓷封裝。 (實施形態二) 本貝施形怨一係用於說明將本發明之技術思想應用於前 工序之情形。 圖1 3係其例示圖’由圖1 3之左向右依序顯示洗淨處理 工序P1、擴散處理工序P2及成膜處理工序]?3。洗淨處理 由於可在短時間處理,且可採用整批處理方式,故並未應 用到本發明之技術思想。在此僅以將本發明之技術思想應 用於擴散處理工序P2及成膜處理工序?3之情形為例加以 說明。在擴散處理工序!>2中,例如準備2台擴散處理裝置 -25- 本紙張尺度適財S g家標準(CNS) A4規格(21GX297公寶) 536772 A7 B7 五、發明説明(23 ) (雜質導入處理裝置)DFM1、DFM2,並在成膜處理工序P3 中,例如準備4台成膜處理裝置DPMI〜DPM4。成膜處理 裝置DPMI〜DPM4例如使用一次成膜處理可對二片晶圓施 行成膜處理之低壓CVD (Chemical Vapor Deposition;化學 汽相沉積)裝置。又,也可使用離子植入裝置取代擴散處 理裝置。 在擴散處理工序P2及成膜處理工序P3之批量L之分組方 法相同於前述實施形態一所說明之情形。例如在成膜處理 工序P3中,在處理之前,先依照成膜處理裝置DPMI〜 DPM4群之狀況,將批量L之多數晶圓2分組。例如批量L 内存放1 2片晶圓2時,將其分成4組每組3片,接著,將其 分組之承載器(例如存放3片晶圓2之分組承載器S C四個) 分配至各成膜處理裝置DPMI〜DPM4。以便在成膜處理裝 置DPMI〜DPM4之各成膜處理裝置,由分組承載器SC取 出晶圓2各2片,並施以成膜處理。其後,將處理完畢之晶 圓2送回空的批量承載器LC,並將該批量承載器LC輸送 至後續之製造工序。在此之批量承載器也使用前述之 FOUP。又工序内輸送所用之分組承載器SC因應用於前工 序之關係,需要較高之潔淨度(例如級數1之程度),故以 使用FOUP為宜。 採用本實施形態二時,與前述實施形態一同樣,可縮短 在半導體積體電路裝置之前工序之製造工序之處理時間, 並使在半導體積體電路裝置之前工序之全工序之流動速度 保持均等,故可實現半導體積體電路裝置之QTAT。 -26- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) —-— __ B7 五、發明説明(2〇 " "~ - 圖1 4係表示成膜處理工序p 3後之晶圓2之重要部分剖面 圖之一例。以晶圓2為施工對象之基板2S例如係由二晶$ 所形成,在其主面(元件形成面)側之上部形成有η阱NWL 及P 土!^ P WL。X,在基板2 s之主面側上部形成有溝形之 分離部8,此溝形之分離部8係在挖掘於基板以之溝内埋 入氧化矽膜所形成。 在此溝形之分離部8所包圍之活性區域中,在n阱nwl 形成pMISQp (p型金屬絕緣體場效電晶體),在p型阱pwL 形成nMISQn (n型金屬絕緣體場效電晶體)。pMisQp具有 源極及汲極用之半導體區域9、9、閘極絕緣膜1 〇、閘極 1 1。半導體區域9中例如導入硼。又,nMISQn具有源極 及汲極用之半導體區域12、12、閘極絕緣膜丨〇、閘極 1 1。半導體區域1 2中例如導入磷或砷。閘極絕緣膜丨〇例 噙係由氧化碎膜所开〉成。又,閘極1 1例如係在低電阻多晶 矽膜上形成矽化鈷等之矽化層所形成。在此種基板2§之 王面上由下層向上層依序沉積例如由氧化矽膜所形成之層 間絶緣膜13a、13b。上述n_NW]L&p型阱pW]L及半導體區 域9、12係由上述擴散處理裝置DFMi、DFM2等所形成。 又’上述層間絕緣膜13a、Ub係由上述成膜處理裝置 DPMI〜DPM4等所形成。 (貫施形態三) 在本貫施形態三中,係利用圖丨5說明批量之分組規則之 變形例。 圖1 5中係表示丨個批量承載器l c内存放例如1 2片晶圓2 -27-
本纸張尺度適财關家標準Ws) A4規格(210X29Ti^T 536772 A7
之情形。其中,由上算起6片晶圓2屬 件(或同-製之-群,其次3片晶圓2 = 一同一條件:或同-製品)之-群,再其次3片晶圓2屬於; 為JC之又另一同一條件(或同一製品)之一群。 裝 即,在半導體積體電路裝置之製造工序(尤其指產品試 製期或多品種少量生產工序等之工序)中,有時即使是相 同製造工序(含測試工序),其條件也會有若干差異。在哕 種情形下,有時在1個批量承載内,會以混合存在^ 形態存放不同條件之晶圓2。在此所稱之條件,係指例如 雜質之導人條件、膜厚等之處理秘方、電阻值、電容值或 輸入訊號之時鐘頻率等之測試條件而言。&,在多品種少 量生產工序中,品種雖多,生產量卻很少,因此,有時在 1個批量承載器L C内,會以多種產品用之晶圓2混合存在 之形怨存放晶圓2。
線 遇到此種情形時,在將批量分組之際,必須將批量内之 多數晶圓2依照各其同一條件(或同一製品)加以分組。在 此,分別將6片、3片、3片之晶圓2分配至製造裝置Ml〜 M3。如此,即可使製造裝置M1、M2、M3達到專用化之目 的,例如使製造裝置Μ丨成為j A條件(或產品)專用之製造 裝置’使製造裝置M2成為JB條件(或產品)專用之製造裝 置’使製造裝置M3成為JC條件(或產品)專用之製造裝 置。因此,在製造裝置Μ1、M2、M3中,可以消除條件等 之切換,縮短該製造工序(含測試工序)之處理時間(含測 試時間)。 -28- 本紙張尺度逋用中國國家標準(CNS) Α4規格(210 X 297公釐) 536772 A7 B7 五、發明説明(26 (實施形態四) 在本實施形態四中,利用圖1 6說明批量之分組規則之另 一變形例。 圖1 6中係表示丨個批量承載器l c内存放例如1 3片晶圓2 之情形。其中,假設最下面之1片晶圓2為被要求必須特快 處理之晶圓。 遇到此種情形時,在將批量分組之際,需要將被要求必 須特快處理之晶圓2分配至1台製造裝置M4,將剩餘之i 2 片晶圓2配合製造裝置M1〜M3之台數分成3等分,或依照 製造裝置Ml〜M3之處理狀況,以保持均等負荷方式或如 前述實施形態三所述,將條件相同之晶圓合在一起之方式 加以分組。在此,分別將4片、4片、4片、i片之晶圓2分 配至製造裝置Ml〜M4。 如此,可使製造裝置M4使用作為特快處理用之晶圓 用之製造裝置,故可迅速完成對特快處理用之晶圓2 理:即’可順利地應付特快處理之要求。舉—個應用例加 以說明時’例如發生想以臨時插隊方式,將須特快處理' 晶圓臨時排入時,也可將該臨時排 ^ 、止择¥ 入又晶囡分配至1台製 化裝置,將剩下之晶圓依照前述各 衣 4 k合種規則加以分組。 此’即使對於半導體積體電路裝置之 口 x-„ , 、1k工序中之臨時排 入處理,也可彈性地應付自如。 了那 -29-
536772 A7 ___B7 五、發明説明(~~ (實施形態五) 在本實施形態五中,說明前述製造裝置之構成之變形 例。 在前述實施形態一至四中,製造裝置係以具有1個處理 部之單一個體之製造裝置之情形為例加以說明。但本實施 形態之製造裝置之概念並非限定於此,例如有時製造裝置 也可能採用具有多數台之同種製造裝置之一群之構成方 式。 圖1 7係表示其一例。在此,製造裝置M1〜Μ4各具有輸 送機構CIA、及配置於其兩側之同一處理用之多數台製造 裝置Μ Α之一群。此時,將前述批量之分組處理所得之多 數晶圓,再分配至多數台製造裝置MA之各製造裝置,並 加以送入,以便並行地加以處理。例如,批量承載器内有 12片晶圓時,將該12片晶圓分成各4片,並將其分配至製 造裝置Ml〜M4,在各製造裝置Μ1〜Μ4*,可將該#片晶 圓分別分配至4台製造裝置MA,以便並行地加以處理: 因此,可進一步縮短製造裝置M1〜M4之處理時間。 以上已就本發明人所創見之發明,依據實施形態予以具 體說明’但本發明並不僅限定於上述之實施形態,在不超 越其要旨之範圍之情況下,當然可做種種適當之變更。 例如對於經前工序而形成於晶圓之多數晶片,也可將本 發明之技術思想應用於以晶圓㈣幻矣整批施以封裝處理 之所謂晶圓製程封裝(Wafer Pr〇cess package ;以下簡稱 -30-
536772 A7 B7 五、發明説明(28 ) WPP )處理後之晶圓上之各晶片之測試。 在m述實施形態二中,係以將本發明之技術思想應用於 2散處理工序及成膜處理工序之情形為例加以說明,但事 實上並不限定於此,可應用於其他種種情形,例如也可應 用於曝光工序。此係因為可應付上述大直徑之晶圓之曝光 裝置非常昂貴,必須提高運轉率及生產率之故。 以^上足說明係針對將本發明人所創見之發明應用於構成 其背景之利用領域之半導體積體電路裝置之製造方法的情 形加以說明,但其内涵並不限定於此,例如也可應用於液 晶基板之製造方法、微型機器之製造方法等。 發明之功效 本木所揭TF足發明中較具有代表性之發明所能獲得之 效可簡單說明如下: 即,具有並行處理工序,可將管理單位内之 分組後分配至輸送經路所連結之多數同—片單位= 置,利用多數同-片單位處理裝置並行地對晶 3 縮 ,。:在各製造工序中,可縮短管理單位内;: 處理時間,並縮短單位工序之製造時間,因此,7 短半導體積體電路裝置全體之製造時間。 圖式之簡單說明 圖1係半導體積體電路裝置之生產 裝置台數、工相TAT之說明M。 ^力、製造 ' :2係本發明—實施形態之半導體積體電 万法之一製造工序之基本的構成之說明圖。 $尺度適财闕 -31 - A7 B7 五、發明説明(29 ) 電路裝置之製造 圖3係本發明一實施形態之半導體積體 方法之效果之說明圖。 圖4係本發明人等所檢討之 置之製造方法之說明圖。 以往對一批量分配一製造裝 圖5係本發明—實施形態之半導體積體電路裝置之製造 系統之基本構成例之說明圖。 圖6係圖5之製造系統之工序内輸送之說明圖。 圖7(a)〜(c)係圖5之製造系統之各種資訊表之說明圖。 圖、()係本發明一貫施形態之半導體積體電路裝置之製 °序之",ϋ ^圖’(b )係(a)之製造工序部之構成說明圖。 、,圖9(a)係圖8之半導體積體電路裝置之製造工序之晶圓 平面圖(b)係U)之半導體晶片之放大平面圖,(c)係表 示(b)變形例之半導體晶片之放大平面圖。 圖l〇(a)係圖8(b)之半導體積體電路裝置之製造工序部 所使用之批量承載器之說明圖,(b)係分組承載器之說明 圖。 圖li(a)係圖8(b)之半導體積體電路裝置之製造工序部 足工序内輸送機構之說明圖,(b)*(a)之右側之工序内輸 运機構足重要部分斜視圖,(Ο係(b)之工序内輸送機構之 說明圖,(d)係(a)之左側之工序内輸送機構之上面圖。 圖12係圖8(b)之半導體積體電路裝置之製造工序部之檢 查裝置之說明圖。 圖1 3係本發明另一實施形態之半導體積體電路裝置之製 造工序(前工序)之說明圖。 -32- 本纸張尺度適财s g家標準(CNS) M規格㈣χ 297公爱) 電路裝置之製 電路裝置之製 體電路裝置之 電路裝置之製 圖1 4係本發明另一實施形態之半導體積體 造工序中之晶圓之之重要部分剖面圖。 圖15係本發明另_實施形態之半導體積體 造工序之批量之分組規則之說明圖。 圖16係本發明又另一實施形態之半導體積 製造工序之批量之分組規則之說明圖。且、 圖17係本發明另_實施形態之半導體積體 造工序之製造裝置變形例之說明圖。 且 元件符號簡單說明 1 製造系統 1 T 晶圓測試工 2 晶圓 2C 晶片 2S 基板 3 外部端子 4 a 支撐部 4b 框體部 4 c 識別ID部 5 a 支撐部 5b 框體部 5 c 識別I D部 6 a 經路形成部 6b 旋轉軸 6 c 馬達 -33- 536772 訂
線 A7 B7 五、發明説明( 31 ) 6d 支撐部 7 a 測試頭 7b 探針卡 7b 1 探針 7c 測定部 7d 控制器 8 分離部 9 半導體區域 10 閘極絕緣膜 11 閘極 12 半導體區域 13a 層間絕緣膜 13b 層間絕緣膜 AR 臂 AR1 把持部 Cl 工序内輸送機構 CIA 輸送機構 DFM 擴散處理裝置 DPM 成膜處理裝置 L 批量 LC 批量承載器 LCC 批量輸送控制器 LCS 批量承載器暫存庫 M 1 〜M4 製造裝置 -34- 裝 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 536772 A7 B7 五、發明説明( 32 ) Μ A 製造裝置 MC 製造裝置控制器 MLC 生產線控制器 N WL η型畔 P WL ρ型胖 Qn nMIS Qp pMIS s 分類器 sc 分組承載器 see 分組輸送控制器 SCM 分組承載器移載機 SLC 分組管理控制器 WTM 晶圓測試部 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

1.536772 A8 B8 C8 申清專利範圍 其特徵係在於包 一種半導體積體電路裝置之製造方法, 含以下工序者: (a)輸送工序 製造工序者; 其係將管理單位之多數# 晶圓輸送至 (b) 分組工序,其係將前述管理單位之多數片晶圓, 依據前述製造工序所使用之多數同一片單位處理^置之 一群加以分組者;
(c) 分配工序,其係將前述分組之丨或多數片之晶圓分 配至前述多數同一片單位處理裝置者;及 (d) 並行處理工序,其係在前述多數同一片單位處理 裝置並行地對晶圓施行處理者。 2.如申叫專利範圍第1項之半導體積體電路裝置之製造方 法’其中在施行前述(b)分組工序之際,將前述管理單 位内之多數片晶圓,依照前述多數同一片單位處理裝置 之台數分組成均等者。
3·如申請專利範圍第1項之半導體積體電路裝置之製造方 法’其中在施行前述(b)分組工序之際,將前述管理單 位内之多數片晶圓,依照在前述多數同一片單位處理裝 置之運轉狀況或處理中狀況加以分組者。 4. 如申請專利範圍第1項之半導體積體電路裝置之製造方 法’其中在施行前述(b)分組工序之際,將前述管理單 位内之多數片晶圓,以使在前述多數同一片單位處理裝 置之負荷保持均等之方式加以分組者。 5. 如申請專利範圍第1項之半導體積體電路裝置之製造方 -36 - 本纸張尺度適用中國國家標準((^^) A4規格(210X297公釐) ^36772
/去’其中在施行前述(b)分紐 位内之多盔g曰门 、序疋際’將前述管理琴 成集入触夕、 中、件處理之晶圓彼此榍 '朱口植 < 万式加以分組者。 。領 如申請專利範圍第丨項之半導 法,其中依照下列方式加以分%^二路裝置疋製造方 同:=Γ需要特快處理之晶圓,分配至前述多: 之多數片晶圓’依照前述多數同-片單位= 置又·剩餘之一群加以分組。 如申請專利範圍第i項之半導體積體電路裝置之製造方 其中匕含輸送工序,其係將前述管理單位之多數 晶圓存放於第一輸送容器而輸送者;與另一輸送工序, 其係將前述被分組之單位之晶圓存放於第二輸送容器而 輸送者。 8.如申請專利範圍第7項之半導體積體電路裝置之製造方 法,其中前述第二輸送容器之外形尺寸小於前述第二輸 送谷器之外形尺寸者。 、 9·如申請專利範圍第7項之半導體積體電路裝置之製造方 法,其中將前述被分組之1或多數片之晶圓存放於第二 輸送容器後,將該第二輸送容器經由連續型之第一輸送 機構及連結有輸送經路之直線移動型之第二輸送機構, 輸送至前述多數同一片單位處理裝置者。 10·如申請專利範圍第9項之半導體積體電路裝置之製造方 法,其中前述第一輸送機構、與前述第二輸送機構之高 -37- 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ297公釐)
裝 η
536772 A8 B8
度係相同者。 11. 如申請專利範圍第i項之半導體積體電路裝置之製造方 法,其中前述多數同一片單位處理裝置係用於檢查 晶圓之多數晶片之電性的特性之檢查裝置者。 ; 12. 如申請專利範圍第!項之半導體積體電路裝置之製造方 法,其中前述多數同一片單位處理裝置係雜質導入== 裝置或成膜處理裝置者。 A —種半導體積體電路裝置之製造方法,其特徵係在於包 含以下工序者: (昀輸送工序,其係將管理單位之多數片晶圓以存放 於第一輸送容器之狀態輸送至製造工序者; (b)分組工序,其係將前述第一輸送容器内之管理單 位之多數片晶圓,依據前述製造工序所使用之多數同一 片單位處理裝置之一群加以分組者; (C )存放工序,其係將前述分組所得之具有1或多數片 之晶圓之多數分組體存放至多數第二輸送容器之各者; (d) 分配工序’其係將前述多數之第二輸送容器之各者 分配至前述多數同一片單位處理裝置者;及 (e) 並行處理工序,其係在前述多數同一片單位處理 裝置並行地對晶圓施行處理者。 14·如申請專利範圍第13項之半導體積體電路裝置之製造方 法’其中在施行前述(b)分組工序之際,將前述管理單 位内之多數片晶圓,依照前述多數同一片單位處理裝置 之台數分組成均等者。 -38· 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
15·如申請專利範圍第丨3項之半導俨 + 法,其中在施 且男月且电路裝置之製造方 T在她仃刖述(b)分組工 位内之多數片晶圓,依照在前述多數;述管理單 置〈運轉狀況或處理中狀況加以分組者。片早位處理裝 16.如申請專利範圍第i 3項之半触 法,其中在施t寸、f α、八 且積姐笔路裝置之製造方 位内之多數片曰丁二l ”組工序之際,將前述管理單 置以使在前述多數同-片單位處理裝 且<負何保持均等之方式加以分組者。 圍第13項之半導體積體電路裝置之製造方 、:在施行前述(b)分組工序之際,將前述管理單 成集::數片晶圓,以使依同一條件處理之晶圓彼此構 成集合體之方式加以分組者。 18·:申凊專利範圍第13項之半導體積體電路裝置之製造方 八中依照下列方式加以分組者:將前述管理單位内 之多數圓中需要特快處理之晶圓,分配至前述多數 同曰片單位處理裝置足一 4固,將;^含需要前述特快處理 之日曰圓之剩餘之多數片晶圓,依照一 處理裝置之剩餘之-群加以分組。U數片# 19·如申請專利範圍第13項之半導體積體電路裝置之製造方 法,其中前述第二輸送容器之外形尺寸小於前述第一輸 送容器之外形尺寸者。 20·如申請專利範圍第13項之半導體積體電路裝置之製造方 法’其中將前述第二輸送容器經由連續型之第一輸送機 構及連結有輸送經路之直線移動型之第二輸送機構,輸 -39- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 536772 A BCD
六、申請專利範圍 送至前述多數同一片單位處理裝置者。 21·如申請專利範圍第2 0項之半導體積體電路裝置之製造方 法,其中前述第-輸送機構、與前述第二輸送機= 度係相同者。 μ 22. 如申請專利範圍第1 3項之半導體積體電路裝置之製造方 法,其中前述多數同一彳單位處理裝置係用於檢查= 晶圓之多數晶片之電性的特性之檢查裝置者。 & 23. 如申請專利範圍第13項之半導體積體電路裝置之製造方 法,其中前述多數同一片單位處理裝置係雜質導入 裝置或成膜處理裝置者。 24. -種半導體積體電路裝置之製造方法,其特徵係在於包 含: ()第^工序,其係用於製造半導體積體電路裝 置者; (b)第二製造工序,其係用於製造前述半導體積體電 路裝置者;及 (〇輸送工序,其係在前述第一製造工序、第二製造 工序間,將管理單位之多數晶圓以存放於第一輸送容器 之狀態輸送者, 且在前述第-製造工序、第二製造工序之各製造工序 中包含: 刀’且工序其係依照前述第一製造工序、第二製造 工序之各製造工序所使用纟多數同單位處理裝置 之群,將如述第一輸送容器内之管理單位之多數片 晶圓加以分組者; -40 - 本纸張尺度適财S S家標準(CNS) A4i^〇X297/A^y 曰存放工序’其係將前述分組所得之鼻有1或多數片 曰曰圓《多數分組體存放於多數第二輸送容器之各者; 並订處理工序,其係將前述多數第二輸送容器之各 配^在前述第一製造工序、第二製造工序之多數 同片早位處理裝置,且以該多數同一片單位處理裝 置並行地對晶圓施行處理者。 t申:專利範圍第24項之半導體積體電路裝置之製造方 法其中在施行前述分組工序之際,將前述管理單位内 《多數片晶圓,依照前述多數同一片單位處理裝置 台數分組成均等者。 、申叫專利範圍第24項之半導體積體電路裝置之製造方 法,其中在施行前述分组工序之際,將前述管理單位内 《多數片晶圓’依照在前述多數同一片單位處理裝置之 運轉狀況或處理中狀況加以分組者。 27.如申請專利範圍第24項之半導體積體電路裝置之 法’其中在施行前述分组工序之際,將前述管理單㈣ Ή片晶圓’以使在前述多數同一片單位處理裝置之 負荷保持均等之方式加以分組者。 28·如申請專利範圍第24項之半導體積體電路裝置之 法’其中在施行前述分組工序之際, 〇 ^ ^ ^ 將則述管理單位内 ::數片晶圓’以使依同一條件處理之晶圓彼此構成集 口月豆之方式加以分組者。 29.如申請專利範圍第2 4項之半導 貝千导把積體電路裝置之製造方 -41 - A B c D 536772 ---—---—__ 六、申請專利範圍 法、、中依照下列方式加以分組者··將前述管理單位内 之多數^晶圓中需要特快處理之晶圓,分配至前述多數 同曰:早位處理裝置之一個,將不含前述需要特快處理 之曰口圓足剩餘之多數片晶圓,依照前述多數同一片單位 處理裝置之剩餘之一群加以分組。 30.如申請專利範圍第24項之半導體積體電路裝置之製造方 法’其中前述第二輸送容器之外形尺寸小於前述第一輸 送答器之外形尺寸者。 31·如申請專利範圍第24項之半導體積體電路裝置之製造方 法’其中將丽述第二輸送容器經由連續型之第一輸送機 構及^結有輸送經路之直線移動型之第二輸送機構,輸 送至七述多數同一片單位處理裝置者。 32·如申請專利範圍第3丨項之半導體積體電路裝置之製造方 法,其中前述第-輸送機構、與前述第二輸送機構之高 度係相同者。 33.如申請專利範圍第2 4項之半導體積體電 法’其中前述第-製造工序之多數同-片單:處= ,雜質導人處理裝置,前述第二製造工序之多數同一片 單位處理裝置係成膜處理裝置者。 34· —種半導體積體電路裝置之製造方法,具有以下之工 序: /、 (a)以具有第一批量大小之第!批次單位,在具有第一 存放片數之第-批量承載器中存放多數片晶圓之狀態 下’將上述多數片晶圓供給至晶圓工序中之第一晶圓處 -42- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) ·: 裝 訂 •線 理裝置的工序; (b)將藉由上述第一晶圓處理 數妗曰ft 裝置處理終了之上述多 數“®存放於上述第一批次承載器的工序; (C)在上述工序(bm,將上述多數 組成較上述第一拙吾士 ff从一 曰圆丁以批1刀 旦„^ 大小為小的罘二批量大小之第二批 :早位:並將其存放於上述具有第二存放片數之複數個 弟一批量承載器的工序; 抑(d)將上述存放有多數片晶圓之多數個第二批量承載 益,在晶圓存放於複數個第二批量承載器之狀態下,分 別供給至多數個探針裝置的工序; (〇將供給上述多數片晶圓,以上述多數個探針裝置 實給電性測試的工序。 -43 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
TW091103411A 2001-04-19 2002-02-26 Fabrication method of semiconductor integrated circuit apparatus TW536772B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001121176A JP2002313880A (ja) 2001-04-19 2001-04-19 半導体集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
TW536772B true TW536772B (en) 2003-06-11

Family

ID=18971105

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091103411A TW536772B (en) 2001-04-19 2002-02-26 Fabrication method of semiconductor integrated circuit apparatus

Country Status (3)

Country Link
US (1) US6788996B2 (zh)
JP (1) JP2002313880A (zh)
TW (1) TW536772B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3834546B2 (ja) * 2002-12-13 2006-10-18 株式会社東芝 測定対象パターンの選択方法、パターン検査方法、半導体装置の製造方法、プログラムおよびパターン検査装置
US7778721B2 (en) * 2003-01-27 2010-08-17 Applied Materials, Inc. Small lot size lithography bays
US7221993B2 (en) * 2003-01-27 2007-05-22 Applied Materials, Inc. Systems and methods for transferring small lot size substrate carriers between processing tools
US7591630B2 (en) 2003-08-29 2009-09-22 Casepick Systems, Llc Materials-handling system using autonomous transfer and transport vehicles
US6978191B2 (en) * 2003-09-06 2005-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Overlay registration control system and method employing multiple pilot lot in-line overlay registration measurement
US20050209721A1 (en) * 2003-11-06 2005-09-22 Applied Materials, Inc. Methods and apparatus for enhanced operation of substrate carrier handlers
US7218983B2 (en) * 2003-11-06 2007-05-15 Applied Materials, Inc. Method and apparatus for integrating large and small lot electronic device fabrication facilities
US7720557B2 (en) 2003-11-06 2010-05-18 Applied Materials, Inc. Methods and apparatus for enhanced operation of substrate carrier handlers
US7274971B2 (en) 2004-02-28 2007-09-25 Applied Materials, Inc. Methods and apparatus for electronic device manufacturing system monitoring and control
TWI290875B (en) * 2004-02-28 2007-12-11 Applied Materials Inc Methods and apparatus for transferring a substrate carrier within an electronic device manufacturing facility
TWI316044B (en) 2004-02-28 2009-10-21 Applied Materials Inc Methods and apparatus for material control system interface
US8108470B2 (en) * 2004-07-22 2012-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Message management system and method
US20060074522A1 (en) * 2004-09-30 2006-04-06 Liang Po H Method and system of automatic dispatch
US20060142887A1 (en) * 2004-12-23 2006-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for managing lot aggregation
JP5277758B2 (ja) * 2008-07-08 2013-08-28 富士電機株式会社 製造情報収集管理方法および該方法を用いた製造情報収集管理装置
JP5243205B2 (ja) * 2008-11-25 2013-07-24 株式会社Sokudo 基板処理装置
JP5445006B2 (ja) * 2009-10-05 2014-03-19 東京エレクトロン株式会社 基板処理装置、基板処理方法及び記憶媒体
KR101720704B1 (ko) 2010-03-12 2017-03-28 심보틱 엘엘씨 보충 및 주문 이행 시스템
JP6144924B2 (ja) * 2012-03-21 2017-06-07 株式会社日立国際電気 基板処理装置、メンテナンス方法及びプログラム
WO2013175882A1 (ja) * 2012-05-23 2013-11-28 株式会社ニコン 切断機構、接合機構、基板処理システム、基板処理装置、及び基板処理方法
JP7393079B2 (ja) * 2019-03-26 2023-12-06 ラピスセミコンダクタ株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2952331B2 (ja) 1990-04-05 1999-09-27 東京エレクトロン株式会社 プローブ装置
JPH05136219A (ja) 1991-03-05 1993-06-01 Tokyo Electron Ltd 検査装置
JP3312748B2 (ja) 1992-06-05 2002-08-12 株式会社東京精密 ウエハ検査装置及びウエハ検査方法
JP3218571B2 (ja) 1992-06-18 2001-10-15 富士通株式会社 ロット分割・合流装置およびロット分割・合流方法
JP2739854B2 (ja) 1995-11-29 1998-04-15 日本電気株式会社 半導体装置製造ラインの生産制御方法
US5975740A (en) * 1996-05-28 1999-11-02 Applied Materials, Inc. Apparatus, method and medium for enhancing the throughput of a wafer processing facility using a multi-slot cool down chamber and a priority transfer scheme
US5841677A (en) * 1997-05-21 1998-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for dispatching lots in a factory
JPH1145916A (ja) 1997-07-28 1999-02-16 Mitsubishi Electric Corp 半導体ウェハ試験装置および半導体ウェハの試験方法
US6092000A (en) * 1997-10-28 2000-07-18 Vanguard International Semiconductor Corporation Method for maximizing the throughput of a multiple-step workstation in a plant
JP2000252178A (ja) * 1999-03-02 2000-09-14 Nec Corp 半導体装置製造ラインの生産制御方法及び装置
JP2000332080A (ja) 1999-05-21 2000-11-30 Matsushita Electronics Industry Corp 被処理物の製造方法と製造装置
JP2001217299A (ja) * 2000-02-04 2001-08-10 Nec Corp 半導体搬送設備の特殊ロット搬送制御システム及び方法と装置並びに記録媒体
US6560507B1 (en) * 2000-10-20 2003-05-06 Novellus Systems Inc. Module classification approach for moving semiconductor wafers in a wafer processing system

Also Published As

Publication number Publication date
US6788996B2 (en) 2004-09-07
US20020155705A1 (en) 2002-10-24
JP2002313880A (ja) 2002-10-25

Similar Documents

Publication Publication Date Title
TW536772B (en) Fabrication method of semiconductor integrated circuit apparatus
US9659801B2 (en) High efficiency buffer stocker
US9620397B2 (en) Automated material handling system for semiconductor manufacturing based on a combination of vertical carousels and overhead hoists
US7221993B2 (en) Systems and methods for transferring small lot size substrate carriers between processing tools
US7778721B2 (en) Small lot size lithography bays
KR101666227B1 (ko) 기판 처리 장치, 기판 처리 방법 및 기억 매체
US6848882B2 (en) Apparatus and method for positioning a cassette pod onto a loadport by an overhead hoist transport system
KR20100068251A (ko) 버퍼링을 갖는 이송 시스템
US6453574B1 (en) Method for aligning a cassette pod to an overhead hoist transport system
US9250623B2 (en) Methods and systems for fabricating integrated circuits utilizing universal and local processing management
US9786535B2 (en) Wafer transport system and method for operating the same
US7261508B2 (en) Method for aligning a loadport to an overhead hoist transport system
JP2002237512A (ja) ウエハー枚葉搬送用コンベヤの移載装置
TWI264757B (en) Manufacturing apparatus and manufacturing method
US6500261B1 (en) Apparatus for preventing misplacement of a cassette pod onto a process machine
Arzt et al. A New Low Cost Approach in 200 mm and 300 mm AMHS
TWI220420B (en) System for conveying and transferring semiconductor or liquid crystal wafer one by one
KR100317000B1 (ko) 스토커-기지 이동 시스템
Weiss 300 mm fab automation technology options and selection criteria
KR100426032B1 (ko) 스탁과 공정장비과 직접 연결된 반도체공정장비
KR20230058777A (ko) 기판 이송 시스템
CN117995695A (zh) 形成集成电路的方法
TW201937639A (zh) 用於製造複數個積體電路之系統及方法
Bonora et al. New tools and fabs demand 300mm automation optimization
JPH03222452A (ja) カセット収納方法および多数カセットの処理設備

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees