CN117995695A - 形成集成电路的方法 - Google Patents

Abstract

本文描述的一些实施包括形成集成电路的方法。此方法包括使用支撑填充混合物，其包括在半导体衬底的堆叠的侧向间隙区中以及沿着半导体衬底的堆叠的周边区的各种类型的复合颗粒的组合。组合中包含的一种类型的复合颗粒可以是尺寸相对较小，并包含光滑的表面，可允许复合颗粒深入到侧向间隙区中。包含多种类型的复合颗粒组合的支撑填充混合物的特性可以控制下游制造期间的热诱导应力，以减少支撑填充混合物及/或半导体衬底的堆叠中出现缺陷的可能性。

Description

形成集成电路的方法

技术领域

本发明实施例涉及一种形成集成电路的方法。

背景技术

三维集成电路(3DIC)组件可以包含两个或更多个垂直堆叠并且沿着接合线接合集成电路(IC)管芯。3DIC组件可以通过使用晶圆接合操作，诸如晶圆上晶圆(WoW)接合操作，将包含两个或更多个IC管芯的两个或更多个半导体衬底的堆叠来形成之。在接合操作之后，可以从两个或更多个半导体衬底的堆叠切割出包含两个或更多个IC管芯的3DIC组件并将其封装在半导体管芯封装中。

发明内容

依据本发明实施例，一种形成集成电路的方法，包括以下步骤。在第一半导体衬底上形成第一集成电路管芯。在第二半导体衬底上形成第二集成电路管芯。通过连接所述第一半导体衬底和所述第二半导体衬底形成半导体衬底的堆叠。在所述半导体衬底的堆叠之间的倾斜边缘的侧向间隙区中形成支撑填充混合物，所述支撑填充混合物包括与第一尺寸范围的第一复合颗粒和第二尺寸范围的第二复合颗粒混合的密封剂。所述第一尺寸范围的中值小于所述第二尺寸范围的中值。从所述半导体衬底的堆叠中移除包含所述第二集成管芯连接的所述第一集成电路管芯的集成电路管芯的堆叠。

依据本发明实施例，一种形成集成电路的方法，包括以下步骤。在第一半导体衬底上形成第一集成电路管芯。在第二半导体衬底上形成第二集成电路管芯。通过连接所述第一半导体衬底和所述第二半导体衬底形成半导体衬底的堆叠。在所述半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成支撑填充混合物，所述支撑填充混合物包括与近似第一形状的第一复合颗粒和近似第二形状的第二复合颗粒混合的密封剂。所述第二形状不同于所述第一形状。从所述半导体衬底的堆叠中移除包含与所述第二集成管芯连接的所述第一集成电路管芯的集成电路管芯的堆叠。

依据本发明实施例，一种形成集成电路的方法，包括以下步骤。连接两个或多个半导体衬底，以形成两个或多个半导体衬底的堆叠。在所述两个或多个半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成包括第一复合颗粒和第二复合颗粒的支撑填充混合物。所述第一复合颗粒的第一尺寸范围的第一中值大于所述第二复合颗粒的第二尺寸范围的第二中值。薄化所述两个或更多半导体衬底的堆叠的顶部半导体衬底。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本揭示的各个方面。需要说明的是，按照行业惯例，各特征并未按比例绘制。其实各种特征的尺寸都可以任意增减清晰性的讨论。

图1是可以实现本文描述的系统及/或方法的示例环境图。

图2是本文描述的堆叠集成电路管芯产品的形成示例实施例。

图3A至图3C是包括本文所述的复合颗粒的支撑填充混合物的示例实施例。

图4A至图4D是使用包括本文描述的复合颗粒的支撑填充混合物的示例制造操作的示意图。

图5是本文描述的图1的一个或多个组件的示例构件的示意图。

图6至图8是与使用包括本文描述的复合颗粒的支撑填充混合物相关联的示例工艺的流程图。

具体实施方式

以下公开内容提供了许多不同的实施例或示例，用于实现所提供主题的不同特征。下面描述构件和布置的具体示例以简化本揭示。当然，这些仅是示例而不是限制性的。例如，在以下描述中在第二特征之上或之上形成第一特征可以包括在直接接触中形成第一和第二特征的实施例，并且还可以包括可以在第一和第二特征之间形成另外的特征的实施例，这样第一和第二特征可以不在直接接触中。此外，在各种示例中，本揭示可以重复参考数字及/或字母。这种重复是为了简化和清晰性的目的，并且本身并不规定所讨论的各种实施例及/或架构之间的关系。

此外，为了便于描述，本文可以使用诸如“下方”、“下方”、“下方”、“上方”、“上方”等空间相对术语来描述一个组件或特征与另一个组件的关系或特征，如图所示。除了图中描绘的方向之外，空间相关术语旨在涵盖使用中的组件或操作的不同方向。设备可以以其他方式定向(旋转90度或以其他方向)，并且此处使用的空间相关描述符同样可以相应地解释。

在一些情况下，用于形成堆叠集成电路管芯产品的部分完成的半导体衬底(例如，WoW组件)堆叠可以包括侧向间隙区。侧向间隙区可以在半导体衬底的堆叠的倾斜的边缘之间并且沿着半导体衬底的堆叠的周边区。

由于侧向间隙的存在，周边区的机械坚固性可以实现包括修整操作、抛光操作和非晶硅(a-Si)覆盖层操作的多步骤制造工艺。多步骤制造工艺可以降低在减薄上部半导体衬底的操作期间损坏半导体衬底的堆叠的可能性。然而，多步骤制造工艺可能导致半导体衬底的堆叠的整体制造效率低下(在其他例子中，例如是使用额外的制造机台及/或计算资源)。此外，多步骤制造工艺可能会增加半导体衬底的堆叠内由于修整操作固有的修整损失、修整壁暴露和修整剥离而导致的缺陷和/或良率损失的可能性。

在一些情况下，侧向间隙区可以填充密封剂，以提高半导体衬底的堆叠的坚固性并提高制造工艺的整体效率。然而，密封剂可以包括一种或多种特性，这些特性会在后段工艺(BEOL)操作期间的高温度处理下游期间在密封剂内和沿着半导体衬底的表面产生缺陷。作为示例，缺陷可以对应于“拉克(Ruck)型”缺陷，其包括撕裂包括在密封剂中的聚酰亚胺(PI)或旋涂介电质(SOD)材料。

本文描述的一些实施包括用于制造和堆叠管芯产品的系统和技术。系统和技术包括使用支撑填充混合物，其包括在半导体衬底的堆叠的侧向间隙区中以及沿着半导体衬底的堆叠的周边区的各种类型的复合颗粒组合。组合中包含的一种类型的复合颗粒可以是尺寸相对较小，并包含光滑的表面，可允许复合颗粒深入到侧向间隙区中。包含多种类型的复合颗粒组合的支撑填充混合物的特性可以控制下游制造期间的热诱导应力，以减少支撑填充混合物及/或半导体衬底的堆叠中出现缺陷的可能性。

以此方式，相对于使用不包括使用复合颗粒的类型组合的技术形成的另一个半导体衬底的堆叠，复合颗粒的类型的组合可以使得支撑填充混合物和半导体衬底的堆叠产生更少的缺陷。因此，可以减少分配给制造大量堆叠管芯产品的资源的减少(在其他例子中，例如是半导体制造机台的减少、支撑计算资源的减少及/或材料的减少)。

图1是可以实现本文描述的系统及/或方法的示例环境100的示意图。如图1所示，环境100包括半导体工艺机台的组合，包括沉积机台102、曝光机台104、刻蚀机台106、接合机台108、点胶机台110、平坦化机台112、连接机台114、自动测试设备(ATE)机台116、单体化机台118以及运输机台120。在其他的例子中，示例环境100的半导体工艺机台102-118可以包含在一个或多个设施中，例如半导体清洁或半洁净室、半导体代工厂、半导体处理设施、外包组装和测试(OSAT)设施及/或制造设施。

沉积机台102是一种半导体工艺机台，能够将各种类型的材料沉积到衬底上。在一些实施方式中，沉积机台102包括旋涂机台，该机台能够在衬底(例如晶圆)上沉积光刻胶层。在一些实施方式中，沉积机台102包括化学气相沉积(CVD)机台，例如等离子体增强CVD(PECVD)机台、高密度等离子体CVD(HDP-CVD)机台、次大气压CVD(SACVD)机台、原子层沉积(ALD)机台、等离子体增强原子层沈积(PEALD)机台机台，或其他类型的CVD机台。在一些实施方式中，沉积机台102包括物理气相沉积(PVD)机台，例如溅镀机台或其他类型的PVD机台。在一些实施方式中，示例环境100包括多种沉积机台102。

曝光机台104是一种能够将光刻胶层暴露于辐射源的半导体工艺机台，例如紫外线光(UV)源(例如，深的UV光源、极紫外(EUV)光源等)、x-射线源、电子束源及/或另一种类型的辐射源。曝光机台104可以将光刻胶层暴露于辐射源以将图案从光掩模转印到光刻胶层。图案可包括一个或多个半导体组件层图案以形成一个或多个半导体组件，可包括图案以形成半导体组件的一个或多个结构，可包括图案以形成半导体组件的刻蚀各种部分，及/或类似物。在一些实施方式中，曝光机台104包括扫描仪、步进机或类似类型的曝光机台。

刻蚀机台106是一种半导体工艺机台，能够刻蚀各种类型的材料衬底、晶圆或半导体组件。例如，刻蚀机台106可以包括湿法刻蚀机台、干法刻蚀机台及/或另一种类型的刻蚀机台。湿法刻蚀机台可以包括化学刻蚀机台或包括填充有刻蚀液的腔室的另一种类型的湿法刻蚀机台。衬底可放置在腔室中达特定时间期间以移除特定量的衬底的一个或多个部分。在其他的例子中，干法刻蚀机台可包括等离子体刻蚀机台、雷射刻蚀机台、反应性离子刻蚀机台或气相刻蚀机台。干法刻蚀机台可以使用溅镀技术、等离子体辅助的刻蚀技术(例如，等离子体溅镀技术或涉及使用电离气体的另一种类型的技术来各向同性或定向地刻蚀一个或多个部分)以移除衬底的一个或多个部分，或另一种干法刻蚀技术。

接合机台108是一种半导体工艺机台，能够将两个或多个晶圆(或两个或多个半导体衬底，或两个或多个半导体组件)接合在一起。例如，接合机台108可以包括能够在两个或更多个晶圆之间形成共晶接合的共晶接合机台。在这些示例中，接合机台108可以加热两个或更多个晶圆，以在两个或更多个晶圆的材料之间形成共晶系统。

在制造半导体组件期间，点胶机台110可以点胶一个或多个材料。例如，作为多半导体衬底的堆叠工艺的一部分，点胶机台110可以包括加压喷嘴，其将聚合物材料点胶在半导体衬底的倾斜边缘(例如，晶圆)之间。

平坦化机台112是一种半导体工艺机台，能够抛光或平坦化晶圆或半导体组件各种层。例如，平坦化机台112可以包括化学机械平坦化(CMP)机台及/或抛光或平坦化沉积或电镀材料的层或表面的另一种类型的平坦化机台。平坦化机台可以是以化学和机械力的组合(例如，化学刻蚀和无抛光剂抛光)来抛光或平坦化半导体组件的表面。平坦化机台112可以使用抛光剂和腐蚀性化学研浆连同抛光垫和固定环(例如，通常直径大于半导体组件)。抛光垫和半导体组件可以通过动态抛光头压在一起并通过固定环保持在适当的位置。动态抛光头可以以不同的旋转轴旋转，以去除材料并平整半导体组件的任何不规则的形貌，使半导体组件平坦或平面。

连接机台114是一种能够形成连接结构(例如，电性导电结构)的半导体工艺机台。在其他例子中，由连接机台114形成的连接结构可以包括导线、螺柱(stud)、柱、凸块或焊球。在其他例子中，由连接机台114形成的连接结构可包括材料，例如金(Au)材料、铜(Cu)材料、银(Ag)材料、镍(Ni)材料、锡(Sn)材料或钯(Pd)材料。在其他例子中，连接机台114可包括凸块机台、导线接合机台或镀敷机台。

ATE机台116是一种能够测试一个或多个集成电路管芯及/或半导体封装件(例如，包封之后的一个或多个集成电路管芯)的质量和可靠度的半导体工艺机台。在其他的例子中，ATE机台116可以执行晶圆测试操作、已知良好的管芯(KGD)测试操作及/或半导体管芯封装件测试操作。在其他的例子中，ATE机台116可以包括参数测试器机台、速度测试器机台及/或老化机台。在其他的例子中，附加地或备选地，ATE机台116可以包括探针机台及/或探针卡机台。

单体化机台118是一种能够从晶圆单体化(例如单体化、移除)一个或多个集成电路管芯的半导体工艺机台。在其他例子中，例如单体化机台118可包括从晶圆切割一个或多个集成电路管芯的切割机台、锯切机台及/或雷射机台。

运输机台120是一种能够在半导体工艺机台102-118之间传输工艺中的工作(WIP)的半导体工艺机台。运输机台120可以被配置成容纳一个或多个传输器载体，例如晶圆传输器载体(在其他的例子中，例如是晶圆晶圆盒或前开式晶圆传送盒(FOUP))，管芯载体传输器载体(在其他的例子中，例如是膜框架)，以及/或封装件传输载体(在其他的例子中，例如是联合电子组件工程(JEDEC)托盘或载体磁带盘)。运输机台120也可以配置为在传输载体之间转移及/或组合WIP。运输机台120可包括取放机台、输送带机台、机械臂机台、高空起重运输(OHT)机台、自动化材料处理系统(AMHS)机台及/或其他类型的机台。在一些实施方式中，示例环境100包括多种类型的此类机台作为运输机台120的一部分。

如结合图2至图8和本文别处在连接中更详细地描述的，半导体工艺机台102-118可以执行一系列的制造操作，这些制造操作涉及使用支撑填充混合物中的复合颗粒作为多半导体衬底(例如，晶圆)堆叠工艺的一部分。例如，一系列的制造操作可以包括在第一半导体衬底上形成第一集成电路管芯。所述一系列的制造操作包括在第二半导体衬底上形成第二集成电路管芯。所述一系列的制造操作包括通过接合第一半导体衬底和第二半导体衬底形成半导体衬底的堆叠。所述一系列的制造操作包括在半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成支撑填充混合物，其包括与第一尺寸范围的第一复合颗粒和第二尺寸范围的第二复合颗粒混合的密封剂，其中第一尺寸范围的第一中值大于第二尺寸范围的第二中值。所述一系列的制造操作包括从半导体衬底的堆叠中移除集成电路管芯的堆叠，第一集成电路管芯包括与第二集成管芯连接的第一集成电路管芯。

附加地或替代地，所述一系列的制造操作包括在第一半导体衬底上形成第一集成电路管芯。所述一系列的制造操作包括在第二半导体衬底上形成第二集成电路管芯。所述一系列的制造操作包括通过接合第一半导体衬底和第二半导体衬底形成半导体衬底的堆叠。所述一系列的制造操作包括在半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成包括密封剂的支撑填充混合物。所述密封剂与近似第一形状的第一复合颗粒和近似第二形状的第二复合颗粒混合，其中第二形状不同于第一形状。所述一系列的制造操作包括从半导体衬底的堆叠中移除集成电路管芯的堆叠，所述集成电路管芯包括与第二集成管芯相连的第一集成电路管芯。

此外，或替代地，所述一系列的制造操作包括连接两个或更多个半导体衬底以形成包括两个或更多个半导体衬底的堆叠。所述一系列的制造操作包括在两个或多个半导体衬底的堆叠的倾斜边缘之间形成包括第一复合颗粒和第二复合颗粒的支撑填充混合物，其中第一复合颗粒的第一尺寸范围的第一中值大于第二复合颗粒第二尺寸范围的第二中值。所述一系列的制造操作包括薄化两个或多个半导体衬底的堆叠的顶半导体衬底。

图1所示的半导体工艺机台的数量和排列是作为一个或多个示例提供的。实际上，可以存在与图1所示的不同的半导体工艺机台、不同的半导体工艺机台或不同排列的半导体工艺机台。此外，图1所示的两个或更多个半导体工艺机台可以在单机台组内实现，或者图1所示的机台组可以实现为多个分布式半导体工艺机台。此外，或替代地，环境100的一个或多个半导体工艺机台可以执行描述为由环境100的另一机台组执行的一个或多个功能。

图2是本文描述的堆叠集成电路管芯产品的形成示例实施方式200。在其他的例子中，实施方式200可以对应于用于形成三维集成电路管芯(3DIC)产品的“晶圆上晶圆”(WoW)技术。示例实施方式200可以使用图1的一个或多个半导体工艺机台102-118来形成堆叠集成电路管芯产品。

如图所示，半导体衬底202a可以包括集成电路管芯204a，而半导体衬底202b可以包括集成电路管芯204b。在其他的例子中，集成电路管芯204a和204b可以使用由沉积机台102进行的一系列沉积操作、由曝光机台104进行的一系列图案化操作和由刻蚀机台106进行的一系列刻蚀操作来形成。

接合操作206(在其他例子中，例如是通过接合机台108的接合操作)可以对准集成电路管芯204a和204b并接合半导体衬底202a和202b，以形成半导体衬底的堆叠208。作为接合操作206的结果，集成电路管芯204a和204b的集成电路可以被电性连接以用于信号传输目的(在其他的例子中，例如，输入/输出信号传输、频率或时序信号传输、及/或功率信号传输)。接合操作206可包括混合接合操作、共晶接合操作、直接接合操作及/或另一种类型的接合操作。

为在最终的半导体管芯封装件中保留空间，可以对半导体衬底208(例如，包括半导体管芯204a的半导体衬底202a)的堆叠的顶部衬底执行薄化操作210(例如，平坦化机台112的薄化操作)。在一些实施方式中，如结合图3A-8和本文别处在连接中更详细地描述的，支撑填充混合物分配在薄化操作210之前的半导体衬底202a和半导体衬底202b的倾斜边缘之间。在对半导体衬底的堆叠208提执行高薄化操作210及/或后续操作执行期间支撑填充混合物可以提高半导体衬底的堆叠208的坚固性。例如，通过提高半导体衬底的堆叠的坚固性，半导体衬底的堆叠208内由于修剪损失、修剪壁暴露及/或修剪剥离所固有的修整操作导致丢失缺陷及/或良率的可能性减少。

凸块操作212(在其他例子中，例如是通过连接机台114的凸块操作)可以在顶部半导体衬底(例如，半导体衬底202a的集成电路管芯204a)的集成电路管芯的垫上形成连接结构(在其他例子中，例如是焊球)。这样的连接结构可以用于测试操作及/或封装来自半导体衬底的堆叠208的集成电路管芯产品的封装操作。

下游的一系列操作214可以包括测试操作和切割操作以测试来自半导体衬底的堆叠的堆叠集成电路管芯产品216(例如，集成电路管芯204a连接到集成电路管芯204b)和提取来自半导体衬底的堆叠的堆叠集成电路管芯产品216。测试操作(在其他例子中，例如是通过ATE机台116进行测试操作)可以确保接合操作210的质量及/或包括在半导体衬底的堆叠208中的集成电路管芯(在其他例子中，例如是集成电路管芯202a及/或集成电路管芯204b)的质量。在其他示例中，测试操作可以包括功能测试、参数测试及/或可靠度测试。在其他示例中，从半导体衬底的堆叠208中提取堆叠集成电路管芯产品216的切割操作可以由单体化机台118。

如上所述，图2是作为示例提供的。其他示例可以与图2所描述的不同。

图3A至图3C是包括本文描述的复合颗粒的支撑填充混合物的示例实施方式300的示意图。如图3A所示，半导体衬底的堆叠208包括在半导体衬底204a和半导体衬底202b之间并且在半导体衬底的堆叠208的周边区(例如，圆周)附近的侧向间隙区302。由于侧向间隙区302的存在，有时会实施多个步骤制造工艺(例如，包括修整操作、抛光操作和非晶硅(a-Si)覆盖操作的工艺)以避免在薄化半导体衬底的堆叠208的操作期间损坏堆叠晶圆组件。

为了避免这种多步骤制造工艺，在侧向间隙区302中增加支撑填充混合物304来提高半导体衬底的堆叠208的坚固性。这种坚固性的改进可以降低在薄化操作期间裂纹在半导体衬底202a及/或半导体衬底202b内传播的可能性(在其他例子中，例如是图2的薄化操作210)。

支撑填充混合物304包含密封剂306。支撑填充混合物304还包括两个或更多个复合颗粒(在其他的例子中，例如，复合颗粒308和复合颗粒310)。

在其他的例子中，在一些实施方式中，密封剂306包括聚酰亚胺材料、环氧材料或聚合物材料。在一些实施方式中，密封剂306对应于旋涂介电质材料或旋涂玻璃材料。此外，或替代地，密封剂306可以包括溶剂气体。然而，密封剂306中所包含的其他材料亦在本揭示的范围内。

复合颗粒308可以包括复合陶瓷材料。在其他例子中，在此实施方式中，复合颗粒308可以对应于锆钨磷酸盐(Zr₂WP₂O₁₂或ZWP)复合物材料。然而，复合颗粒308中所包含的其他材料亦在本揭示的范围内。

复合颗粒310可以包括复合陶瓷材料。在其他的例子中，在此实施方式中，复合颗粒310可以对应于二氧化硅材料(例如是二氧化硅或SiO₂)。然而，复合颗粒310中所包含的其他材料亦在本揭示的范围内。

在一些实施方式中，密封剂306、复合颗粒308和复合颗粒310的混合物改变支撑填充混合物304的有效的热膨胀系数(CTE)以更紧密地匹配半导体衬底的堆叠208(例如，半导体衬底202a及/或半导体衬底202b)的CTE。改变支撑填充混合物304的有效的CTE以更紧密地匹配半导体衬底的堆叠208的CTE可以在随后的高温度制造操作(例如远后段工艺(BEOL)操作)期间最小化支撑填充混合物304及/或半导体衬底的堆叠208的应变。在其他例子中，远后段工艺(BEOL)操作例如图2的凸块操作212，与图2的操作214的最后一系列相关的高温测试操作，或退火操作。使这种应变最小化可以降低支撑填充混合物304的撕裂或损坏及/或损坏到堆叠或半导体衬底208的可能性。

在侧向间隙区302的不同区内的支撑填充混合物304可以包括一定量(例如，浓度)的复合颗粒308和复合颗粒310。例如，在复合颗粒308对应ZWP材料且复合颗粒310对应二氧化硅材料的情况下，在侧向间隙区302的外部区域内的支撑填充混合物304可以包括复合颗粒308和复合颗粒310。此外，而在复合颗粒308对应于ZWP材料且复合颗粒对应二氧化硅材料310的情况下，在侧向间隙区302的内部区域内的支撑填充混合物304可以包括复合颗粒310同时量减少(及/或排除)的复合颗粒308。

图3B显示复合颗粒308和310的示例细节。在一些实施方式中，如图3B所示，复合颗粒310包括多表面形状，包括至少一个具有锯齿状轮廓312(例如，窄的边缘)的表面。此外，或替代地并且如图3B所示，复合颗粒310对应于具有平滑曲率314的近似圆形。除了可以通过如上所述改变的CTE获得的改进之外，具有平滑曲率314的近似圆形可以进一步降低撕裂或损坏到支撑填充混合物(例如，支撑填充混合物304)及/或损坏到半导体衬底的堆叠(例如，半导体衬底的堆叠208)的可能性。

在一些实施方式中，在侧向间隙区(例如，侧向间隙区302)内的复合颗粒308和310种群可以包括相应的高斯分布。在一些实施方式中，复合颗粒308的尺寸范围的中值可以大于复合颗粒310的尺寸范围的中值。复合颗粒308和310的此种分布和尺寸的差异可以使得复合材料在支撑填充混合物(例如，支撑填充混合物304)中获得更大的浓度。附加地或备选地，复合颗粒308和310的此种分布和尺寸的差异可以使得支撑填充混合物的CTE“调整”成能够在整个侧向间隙区中更加一致。

作为示例，复合颗粒308中的尺寸D1可以包括在约0.7微米到约2.5微米的范围内(例如，对应于约1.6微米的中值)。如果尺寸D1小于约0.7微米，则复合颗粒308(例如，具有锯齿状轮廓312)可以渗透到侧向间隙区(例如，侧向间隙区302)内的深度，这增加了撕裂密封剂306的可能性。如果尺寸大于约2.5微米，则复合颗粒308可能太大而无法渗透到侧向间隙区中且不能与密封剂(例如密封剂306)混合以充分改变支撑填充混合物(例如支撑填充混合物304)的CTE并减少在高温度制造操作期间在支撑填充混合物内的应变。然而，其他数值和尺寸D1的范围亦在本揭示的范围内。

此外，或可选地，复合颗粒310的尺寸D2可以包括在约0.4微米到约1.0微米的范围内(例如，对应于约0.7微米的中值)。如果尺寸D2小于约0.4微米，则复合颗粒310可能太小而无法充分改变支撑填充混合物(例如，支撑填充混合物304)的CTE并降低高温度制造操作期间支撑填充混合物内的应变。如果尺寸D2大于约1.0微米，则复合颗粒310可能不会渗透到侧向间隙区(例如，侧向间隙区302)内的深度以保持支撑填充混合物304及/或堆叠半导体衬底的坚固性。然而，其他数值和尺寸D2的范围亦在本揭示的范围内。

图3C显示实施方式300的其他细节，包括示例侧向间隙区302中的复合颗粒308和310的相对浓度。在一些实施方式中，复合颗粒308的浓度(例如，百万分率，或ppm)与复合颗粒310的浓度的比率可以相对于侧向间隙区302内的侧向的位置而改变。

例如，如侧向间隙区302的内部区域316内所示，复合颗粒310的浓度大于复合颗粒308的浓度。附加地或替代地如图所示，相对于内部区域316内的复合颗粒308的浓度，中间区域318内的复合颗粒308的浓度增加。此外，或替代地如图所示，中间区域318内的复合颗粒310的浓度与内部区域316内的复合颗粒310的浓度大致相同及/或更小。如此，复合颗粒308的浓度与复合颗粒310的浓度的比率相对于侧向间隙区302内的侧向的位置(例如，内部区域316和中间区域318)而改变。

附加地或替代地并且如在侧向间隙区302的外部区域320内所示，复合颗粒308的浓度大于中间区域318内的复合颗粒308的浓度。附加地或替代地如图所示，外部区域320内的复合颗粒310的浓度与中间区域318内的复合颗粒310的浓度大致相同及/或更小。因此，复合颗粒308的浓度与复合颗粒310的浓度的比率相对于侧向的位置而改变(例如，侧向间隙区302中的中间区域318和外部区域320)。

复合颗粒308和310在整个侧向间隙区域30的分布部分地是由复合颗粒308和310的形状和/或尺寸分布引起的。尤其地，相对于复合颗粒310，更光滑的形状和更小尺寸的复合颗粒310可使得复合颗粒310能够更深地渗透到侧向间隙区域302中。因此，相对于复合颗粒308，复合颗粒310的浓度可以随着侧向间隙区域302中的深度的函数而增加。

此外，或替代地，支撑填充混合物304的一种或多种物理性质可基于侧向间隙区302的区内的颗粒308和310的量而变化。例如，对于包括第一百分比的颗粒310的区域(在其他例子中，例如是内部区域316及/或中间区域318)，第一组物理特性可以包括粘度包含在约7Pas·s至约9Pas·s的范围内，玻璃化转变温度(Tg)包含在约400摄氏度(℃)至约420℃的范围内，热膨胀系数(CTE)包含在约14ppm/K至约18ppm/K的范围内，及/或弹性系数包含在约7GPa至约9GPa的范围内。此外，或备选地，并且第二区包括具有第二百分比的颗粒310，其小于第一百分比(例如，外部区域320)，第二组的物理特性可以包括粘度包含在约4Pas·s至约9Pas·s的范围内，玻璃化转变温度(Tg)包含在约420℃至约440℃的范围内，热膨胀系数(CTE)包含在约14ppm/K至约18ppm/K的范围内，及/或弹性系数包含大于约10GPa至约14GPa。然而，物理性质第一组和物理性质第二组的其他数值和范围在本揭示的范围之内。

在一些实施方式中，在第一区内的支撑填充混合物304的弹性系数(在其他例子中，例如是内部区域316及/或中间区域318)小于在第二区内的支撑填充混合物304的弹性系数(例如，外部区域320)。在这种情况下，在第一区中的压力及/或位移可以小于在第二区中的压力及/或位移。如果复合颗粒308(例如，包括锯齿状轮廓312的复合颗粒308)在第一区内，这种较小的应变及/或位移可以降低支撑填充混合物304内撕裂的可能性。

如上所述，图3A至图3C作为示例提供。其他示例可以不同于关于图3A至图3C所描述的。

图4A至图4D是示例制造操作400，其包括使用包含本文描述的复合颗粒308和310的支撑填充混合物304。制造操作400可以使用结合图1描述的一个或多个半导体工艺机台102-118。

如图4A所示，接合机台(例如，接合机台108)可以执行图2的接合操作206，以连接半导体衬底202a和半导体衬底202b。半导体衬底202a可以包括集成电路管芯(例如，集成电路管芯204a)的集成电路402a(在其他例子中，例如是通过沉积机台102、曝光机台104及/或刻蚀机台106在半导体衬底202a上形成的金属化层、晶体管、存储器单元及/或逻辑栅)。半导体衬底202b可以包括集成电路管芯(例如，集成电路管芯204b)的集成电路402b(在其他例子中，例如是通过沉积机台102、曝光机台104及/或刻蚀机台106在半导体衬底202b上形成的金属化层、晶体管、存储器单元及/或逻辑栅)。接合操作206可以连接集成电路402a和集成电路402b。作为接合操作404的一部分，侧向间隙区302出现在半导体衬底202a和半导体衬底202b的倾斜边缘之间。

在一些实施方式中，如图4B所示，检查机台406(，在其他例子中，例如是耦合到微处理器的影像传感器)检查侧向间隙区302。检查机台406可以检查侧向间隙区302以识别侧向间隙区302的近似中心408。在一些实施方式中，检查机台406可以包含在沉积机台中(例如，沉积机台102)。

如图4C所示，作为沉积操作410的一部分，沉积机台102在半导体衬底202a和202b的倾斜边缘之间的侧向间隙区302中形成支撑填充混合物304。在一些实施方式中，沉积机台102包括喷嘴。

在一些实施方式中，沉积操作410对应于单沉积操作。在此种实施方式中，沉积操作410形成支撑填充混合物304的整个体积。

在一些实施方式中，沉积操作410对应于双沉积操作，其以第一沉积操作来形成第一百分比体积的支撑填充混合物304，以第二沉积操作来形成第二百分比体积的支撑填充混合物304。在这样的实施方式中，第一沉积操作可以沉积和复合颗粒308混合的密封剂材料，第二沉积操作可以沉积另外一个和复合颗粒310混合的密封剂材料。

如图4D所示，平坦化机台(在其他例子中，例如是平坦化机台112)执行图2的薄化操作210以薄化(例如，减少厚度)半导体衬底202b。在进行薄化操作210之后，半导体衬底的堆叠208可能会进行额外的操作(在其他例子中，例如是图2的凸块操作212和下游的一系列操作214)。在一些实施方式中，附加的操作(在其他例子中，例如是下游的一系列操作214的切割操作)可以移除半导体衬底的堆叠208的周边边缘，包括支撑填充混合物304。

如上所述，图4A至图4D作为示例提供。其他示例可以不同于关于图4A至图4D所描述的。此外，虽然图4A-4D示出了制造操作400的示例操作，但在一些实施方式中，制造操作400包括与图4A至图4D所示的相比额外的操作、更少的操作、不同的操作或不同布置的操作。

图5是本文描述的图1的一个或多个组件500的示例构件的示意图。组件500可以对应于半导体工艺机台102-118中的一个或多个。在一些实施方式中，一个或多个半导体工艺机台102-118可以包括一个或多个组件500及/或组件500中的一个或多个构件。如图5所示，组件500可以包括总线510、处理器520、存储器530、输入构件540、输出构件550及/或通信组件560。

总线510可以包括在组件500的构件之间实现有线及/或无线通信的一个或多个构件。总线510可以将图5的两个或更多个构件耦合在一起，例如经由可操作的耦合、通信的耦合、电子的耦合及/或电的耦合。例如，总线510可以包括电连接(例如，导线、迹线及/或导线)及/或无线总线。处理器520可以包括中央处理单元、显示适配器处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可程序栅阵列、应用专用集成电路及/或其他类型的处理构件。处理器520可以以硬件、韧体或硬件和软件的组合来实现。在一些实施方式中，处理器520可以包括一个或多个处理器，该处理器能够被编程以执行本文别处描述的一个或多个操作或工艺。

存储器530可以包括挥发性及/或非挥发性存储器。例如，存储器530可以包括随机存取存储器(RAM)、只读存储器(ROM)、硬盘驱动器及/或另一种类型的存储器(例如，快闪存储器、硬盘驱动器及/或光学存储器)。存储器530可以包括内部存储器(例如，RAM、ROM或硬盘驱动器)及/或可移除存储器(例如，可通过通用串行总线连接而移除)。存储器530可以是非暂时性计算机可读媒体。存储器530可以存储与组件500的操作相关的信息、一个或多个指令及/或软件(例如，一个或多个软件应用)。在一些实施方式中，存储器530可以包括耦合(例如，通信耦合)到一个或多个处理器(例如，处理器520)的一个或多个存储器，例如经由总线510。处理器520和存储器530之间的通信耦合可以使处理器520读取及/或将工艺信息存储在存储器530中及/或将信息存储在存储器530中。

输入构件540可以使组件500能够接收输入，例如用户输入及/或传感到的输入。例如，输入构件540可以包括触摸屏幕、键盘、小键盘、鼠标、按钮、麦克风、开关、传感器、全球定位系统传感器、加速度计、角速度传感器及/或致动器。输出构件550可以使组件500能够提供输出，例如经由显示器、扬声器及/或发光二极管。通信组件560可以通过有线连接及/或无线连接与其他组件实现组件500到连通。例如，通信组件560可以包括接收器、发送器、收发器、调制解调器、网络适配器及/或天线。

组件500可执行本文所述的一个或多个操作或工艺。例如，非暂时性计算机可读媒体(例如，存储器530)可以存储指令的组(例如，一个或多个指令或代码)以供处理器520执行。处理器520可以执行指令的组以执行这里描述的一个或多个操作或工艺。在一些实施方式中，由一个或多个处理器520执行指令的组导致一个或多个处理器520及/或组件500执行本文所述的一个或多个操作或工艺。在一些实施方式中，可以使用固线式电路系统(hardwired circuitry)代替指令或与指令组合以执行本文所述的一个或多个操作或工艺。附加地或备选地，处理器520可以被配置为执行本文描述的一个或多个操作或工艺。因此，本文描述的实施方式不限于固线式电路系统和软件的任何特定组合。

图5所示的构件的数量和排列是作为示例提供的。组件500可以包括额外的构件、更少的构件、不同的构件或与图5中所示的那些不同布置的构件。附加地或替代地，组件500的一组构件(例如，一个或多个构件)可以执行描述为由组件500的另一组构件的执行的一个或多个功能。

图6是与使用包括本文描述的复合颗粒308和310的支撑填充混合物304相关联的示例工艺600的流程图。在一些实施方式中，图6的一个或多个工艺方块由一个或多个半导体工艺机台机台102-118执行。此外，或替代地，图6的一个或多个工艺方块可以由组件500的一个或多个构件执行，诸如处理器520、存储器530、输入构件540、输出构件550及/或通信组件560。

如图6所示，工艺600可以包括在第一半导体衬底(方块610)上形成第一集成电路管芯。在其他例子中，例如，半导体工艺机台机台102-118中的一个或多个，例如沉积机台102、曝光机台104及/或刻蚀机台106，可以在第一半导体衬底(例如，半导体衬底202a)，如上所述。

如图6进一步所示，工艺600可以包括在第二半导体衬底(方块620)上形成第二集成电路管芯。在其他例子中，例如，半导体工艺机台机台102-118中的一个或多个，例如沉积机台102、曝光机台104及/或刻蚀机台106，可以在第二半导体衬底(例如，半导体衬底202b)上形成第二集成电路管芯，如上所述。

如图6进一步所示，工艺600可以包括通过连接第一半导体衬底和第二半导体衬底形成半导体衬底的堆叠(方块630)。在其他例子中，例如，半导体工艺机台机台102-118中的一个或多个，例如接合机台108，可以通过连接第一半导体衬底和第二半导体衬底形成半导体衬底的堆叠208，如上所述。

如图6进一步所示，工艺600可以包括在半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成支撑填充混合物，该支撑填充混合物包括与第一尺寸范围的第一复合颗粒和第二尺寸范围的第二复合颗粒混合的密封剂(方块640)。在其他例子中，例如是半导体工艺机台机台102-118中的一个或多个，例如点胶机台110，可以半导体衬底的堆叠208的倾斜边缘之间的侧向间隙区302中形成支撑填充混合物304，支撑填充混合物304包括密封剂306与具有第一尺寸范围的第一复合颗粒(例如，复合颗粒310)和第二尺寸范围的第二复合颗粒(例如，复合颗粒308)，如上所述。在一些实施方式中，第一尺寸范围(例如，D1)的第一中值大于第二尺寸范围(例如，D2)的第二中值。

如图6进一步所示，工艺600可以包括从半导体衬底的堆叠(方块650)中移除包括与第二集成管芯连接的第一集成电路管芯的集成电路管芯的堆叠。在其他例子中，例如是半导体工艺机台机台102-118中的一个或多个，例如单体化机台118，可以移除集成电路管芯的堆叠(例如，集成电路管芯产品堆叠216)，包括来自半导体衬底的堆叠208且与第二集成管芯连接的第一集成电路管芯(例如，集成电路管芯204a)(例如，集成电路管芯204a)，如上所述。

工艺600可以包括额外的实施方式，例如任何单实施方式或下文描述的实施方式及/或连接中与本文其他地方描述的一个或多个其他工艺的任何组合。

在第一实施方式中，第一尺寸范围对应于约0.7微米到约2.5微米的范围。

在第二实施方式中，单独或与第一实施组合，第二尺寸范围对应于约0.4微米到约1.0微米的范围。

在第三实施方式中，单独或与第一和第二实施方式中的一个或多个组合，密封剂对应于旋涂介电质材料或旋涂玻璃材料。

在第四实施方式中，单独或与第一至第三实施方式中的一个或多个组合，密封剂包括聚酰亚胺材料、环氧材料或聚合物材料。

在第五实施方式中，单独或与第一至第四实施方式中的一个或多个组合，第一复合颗粒包括陶瓷复合物材料。

在第六实施方式中，单独或与第一至第五实施方式中的一个或多个组合，第一复合颗粒包括锆钨磷酸盐复合物材料。

在第七实施方式中，单独或与第一至第六实施方式中的一个或多个组合，第二复合颗粒包括二氧化硅颗粒。

尽管图6显示工艺600的示例方块，但在一些实施方式中，工艺600可以包括与图6中描述的方块相比额外的方块、更少的方块、不同的方块或不同排列的方块。附加地或备选地，可以并行执行方块或工艺600中的两个或更多个。

图7是与使用包括本文描述的复合颗粒308和310的支撑填充混合物304相关的示例工艺700的流程图。在一些实施方式中，图7的一个或多个工艺方块由一个或多个半导体工艺机台机台102-118执行。此外，或替代地，图7的一个或多个工艺方块可以由组件500的一个或多个构件执行，诸如处理器520、存储器530、输入构件540、输出构件550及/或通信组件560。

如图7所示，工艺700可以包括在第一半导体衬底(方块710)上形成第一集成电路管芯。在其他例子中，例如，半导体工艺机台102-118中的一个或多个，例如沉积机台102、曝光机台104及/或刻蚀机台106，可以在第一半导体衬底(例如，半导体衬底202a)上形成第一集成电路管芯(例如，集成电路管芯204a)，如上所述。

如图7进一步所示，工艺700可以包括在第二半导体衬底(方块720)上形成第二集成电路管芯。在其他例子中，例如，半导体工艺机台机台102-118中的一个或多个，例如沉积机台102、曝光机台104及/或刻蚀机台106，可以在第二半导体衬底(例如，半导体衬底202b)形成第二集成电路管芯(例如，集成电路管芯204b)，如上所述。

如图7进一步所示，工艺700可以包括通过连接第一半导体衬底和第二半导体衬底(方块730)形成半导体衬底的堆叠。在其他例子中，例如，半导体工艺机台102-118中的一个或多个，例如接合机台108，可以通过连接第一半导体衬底(例如半导体衬底202a)和第二半导体衬底(例如半导体衬底202b)形成半导体衬底的堆叠208，如上所述。

如图7进一步所示，工艺700可以包括在半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成支撑填充混合物，该支撑填充混合物包括与近似第一形状的第一复合颗粒和近似第二形状的第二复合颗粒(方块740)混合的密封剂。在其他例子中，例如是半导体工艺机台机台102-118中的一个或多个，诸如点胶机台110，可以在半导体衬底的堆叠208的倾斜边缘之间的侧向间隙区302中形成支撑填充混合物304，支撑填充混合物304包括与近似于第一形状的第一复合颗粒(例如，复合颗粒308)和近似第二形状的第二复合颗粒(例如，复合颗粒310)混合的密封剂306，如上所述。在一些实施方式中，第二形状不同于第一形状。

如图7进一步所示，工艺700可以包括从半导体衬底的堆叠(方块750)中去除包括与第二集成管芯连接的第一集成电路管芯的集成电路管芯的堆叠。在其他例子中，例如是半导体工艺机台102-118中的一个或多个，诸如单体化机台118，可以移除集成电路管芯的堆叠(例如，集成电路管芯产品堆叠216)，包括来自半导体衬底的堆叠208且与第二集成管芯(例如，集成电路管芯204b)连接的第一集成电路管芯(例如，集成电路管芯204a)，如上所述。

工艺700可以包括额外的实施方式，例如任何单实施方式或下文描述的实施方式及/或连接中与本文其他地方描述的一个或多个其他工艺的任何组合。

在第一实施方式中，第一形状对应于具有平滑曲率314的近似圆形。

在第二实施方式中，单独或与第一实施组合，第二形状对应于包括至少一个具有锯齿状轮廓312的表面的多表面形状。

在第三实施方式中，单独或与第一和第二实施方式中的一个或多个组合，第一复合颗粒的第一浓度与第二复合颗粒的第二浓度的比率相随间隙区中的侧向的位置改变。

尽管图7显示工艺700的示例方块，但在一些实施方式中，工艺700包括与图7中描绘的方块相比额外的方块、更少的方块、不同的方块或不同排列的方块。附加地或备选地，可以并行执行方块或工艺700中的两个或更多个。

图8是与使用包括本文描述的复合颗粒308和310的支撑填充混合物304相关的示例工艺800的流程图。在一些实施方式中，图8的一个或多个工艺方块由一个或多个半导体工艺机台机台102-118执行。此外，或替代地，图8的一个或多个工艺方块可以由组件500的一个或多个构件执行，诸如处理器520、存储器530、输入构件540、输出构件550及/或通信组件560。

如图8所示，工艺800可以包括连接两个或多个半导体衬底以形成包含两个或多个半导体衬底的堆叠(方块810)。例如，半导体工艺机台机台102-118中的一个或多个，例如接合机台108，可以连接两个或更多个半导体衬底(在其他例子中，例如是半导体衬底202a和半导体衬底202b)以形成包括两个或更多个半导体衬底的堆叠(例如，半导体衬底的堆叠208)，如上所述。

如图8中进一步所示，工艺800可以包括在两个或更多个半导体衬底的堆叠(方块820)的倾斜边缘之间的侧向间隙区中形成包括第一复合颗粒和第二复合颗粒的支撑填充混合物。例如，半导体工艺机台102-118中的一个或多个，例如点胶机台110，可以在两个或更多半导体衬底的堆叠的倾斜边缘之间的侧向间隙区302中形成包括第一复合颗粒(例如复合颗粒308)和第二复合颗粒(例如复合颗粒310)的支撑填充混合物304，如上所述。在一些实施方式中，第一复合颗粒的第一尺寸(例如，D1)范围的第一中值大于第二复合颗粒的第二尺寸(例如，D2)范围的第二中值。

如图8进一步所示，工艺800可以包括薄化两个或更多个半导体衬底的堆叠的顶部半导体衬底(方块830)。例如，半导体工艺机台102-118中的一个或多个，例如平坦化机台112，可以薄化两个或更多个半导体衬底的堆叠的顶部半导体衬底(例如，半导体衬底202b)，如上所述。

工艺800可以包括额外的实施方式，例如任何单实施方式或下文描述的实施方式及/或连接中与本文其他地方描述的一个或多个其他工艺的任何组合。

在第一实施方式中，工艺800包括在侧向间隙区302中形成支撑填充混合物304之前扫描侧向间隙区302以确定侧向间隙区302的近似中心408。

在第二实施方式中，单独或与第一实施组合，形成支撑填充混合物304包括使用喷射喷嘴沉积支撑填充混合物304形成支撑填充混合物304。

在第三实施方式中，单独或与第一和第二实施方式中的一个或多个组合，形成支撑填充混合物304包括形成支撑填充混合物304以将第一浓度的第一复合颗粒(例如，复合颗粒308)包含在侧向间隙区302的内部区域316内，以及形成支撑填充混合物304以将第二浓度的第二复合颗粒(例如，复合颗粒310)包含在侧向间隙区302的内部区域316内，其中第二浓度大于第一浓度。

在第四实施方式中，单独或与第一至第三实施方式中的一个或多个组合，形成支撑填充混合物304包括使用单沉积操作形成支撑填充混合物304。

在第五实施方式中，单独或与第一至第四实施方式中的一个或多个组合，形成支撑填充混合物304包括使用第一沉积操作形成第一体积百分比的支撑填充混合物304，以及使用第二沉积操作形成第二体积百分比的支撑填充混合物304。

在第六实施方式中，单独或与第一至第五实施方式中的一个或多个组合，使用第一沉积操作形成第一百分比体积的支撑填充混合物304包括使用第一沉积操作沉积与第一复合颗粒(例如，复合颗粒308)混合的第一密封剂，并且使用第二沉积操作形成第二体积百分比的支撑填充混合物304包括使用第二沉积操作沉积与第二复合颗粒(例如，复合颗粒310)混合的第二密封剂。

在第七实施方式中，单独或与第一至第六实施方式中的一个或多个组合，第一密封剂和第二密封剂包括相同的材料。

虽然图8显示工艺800的示例方块，但在一些实施方式中，工艺800包括与图8中描绘的方块相比额外的方块、更少的方块、不同的方块或不同排列的方块。附加地或备选地，可以并行执行方块或工艺800中的两个或更多个。

对于制造和堆叠管芯产品，本文描述的一些实施包括系统和技术。系统和技术包括在半导体衬底的堆叠的侧向间隙区中以及沿着半导体衬底的堆叠的周边区使用包括多种类型的复合颗粒的组合的支撑填充混合物。组合中所包含的一种类型的复合颗粒可以是具有相对较小尺寸并且包含光滑的表面，从而允许复合颗粒深入侧向间隙区。包括多种复合颗粒类型组合的支撑填充混合物的特性可以控制下游制造期间的热诱导应力，以降低支撑填充混合物及/或半导体衬底的堆叠中出现缺陷的可能性。

以此方式，相对于使用不包括使用复合颗粒的类型组合的技术所形成的另一个半导体衬底的堆叠，复合颗粒的类型组合使得支撑填充混合物和半导体衬底的堆叠产生更少的缺陷。因此，可以减少分配给制造一定体积的堆叠管芯产品的资源的减少(在其他例子中，例如是半导体制造机台的减少、支撑计算资源的减少及/或材料的减少)。

如上文更详细地描述，本文描述的一些实施提供一种方法。所述方法包括在第一半导体衬底上形成第一集成电路管芯。方法包括在第二半导体衬底上形成第二集成电路管芯。方法包括通过接合第一半导体衬底和第二半导体衬底形成半导体衬底的堆叠。方法包括在半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成支撑填充混合物，该支撑填充混合物包括与第一尺寸范围的第一复合颗粒和第二尺寸范围的第二复合颗粒混合的密封剂，其中第一尺寸范围的第一中值大于第二尺寸范围的第二中值。方法包括从半导体衬底的堆叠中移除包括与第二集成管芯相连的第一集成电路管芯的集成电路管芯的堆叠。

在一些实施例中，所述第一尺寸范围对应于约0.7微米至约2.5微米的范围。在一些实施例中，所述第二尺寸范围对应于约0.4微米至约1.0微米的范围。在一些实施例中，所述侧向间隙区包括：内部区域及外部区域，其中在所述内部区域内的所述支撑填充混合物的弹性系数小于在所述外部区域内的所述支撑填充混合物的弹性系数。在一些实施例中，所述密封剂包括：聚酰亚胺材料、环氧材料或聚合物材料。在一些实施例中，所述第一复合颗粒包括：陶瓷复合物材料。在一些实施例中，所述第一复合颗粒包括：锆钨磷酸盐复合材料。在一些实施例中，所述第二复合颗粒包括：二氧化硅材料。

如上文更详细地描述，本文描述的一些实施提供方法。方法包括在第一半导体衬底上形成第一集成电路管芯。方法包括在第二半导体衬底上形成第二集成电路管芯。方法包括通过接合第一半导体衬底和第二半导体衬底形成半导体衬底的堆叠。方法包括在半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成支撑填充混合物，该支撑填充混合物包括混合有近似第一形状的第一复合颗粒和近似第二形状的第二复合颗粒的密封剂，其中第二形状不同于第一形状。方法包括从半导体衬底的堆叠中移除，包括与第二集成管芯相连的第一集成电路管芯的集成电路管芯的堆叠。

在一些实施例中所述第一形状对应于具有光滑曲率的近似圆形。在一些实施例中所述第二形状对应于包括至少一个具有锯齿轮廓的表面的多表面形状。在一些实施例中，所述第一复合颗粒的第一浓度与所述第二复合颗粒的第二浓度的比率随着所述侧向间隙区内的侧向的位置改变。

如上文更详细地描述，本文描述的一些实施提供方法。方法包括连接两个或多个半导体衬底以形成包含两个或多个半导体衬底的堆叠。方法包括在所述两个或多个半导体衬底的堆叠的倾斜边缘之间形成包括第一复合颗粒和第二复合颗粒的支撑填充混合物，其中所述第一复合颗粒的所述第一尺寸范围的第一中值大于所述第二复合颗粒的所述第二尺寸范围的第二中值。方法包括薄化所述两个或多个半导体衬底的堆叠的顶部半导体衬底。

在一些实施例中，所述侧向间隙区中形成所述支撑填充混合物之前，扫描所述侧向间隙区以确定所述侧向间隙区的近似中心。在一些实施例中，形成所述支撑填充混合物包括：使用喷嘴形成所述支撑填充混合物，以沉积所述支撑填充混合物。在一些实施例中，形成所述支撑填充混合物包括：形成所述支撑填充混合物，以在所述侧向间隙区的内部区域中包括第一浓度的所述第一复合颗粒，以及形成所述支撑填充混合物，以在所述侧向间隙区的所述内部区域内包括第二浓度的所述第二复合颗粒，其中所述第二浓度大于所述第一浓度。在一些实施例中，形成所述支撑填充混合物包括：使用单沉积操作形成所述支撑填充混合物。在一些实施例中，形成所述支撑填充混合物包括：使用第一沉积操作形成具有第一百分比体积的所述支撑填充混合物，以及使用第二沉积操作形成具有第二百分比体积的所述支撑填充混合物。在一些实施例中，所述使用所述第一沉积操作形成具有所述第一体积百分比的所述支撑填充混合物包括：使用所述第一沉积操作，以沉积与所述第一复合颗粒混合的第一密封剂，其中使用所述第二沉积操作形成具有所述第二体积百分比的所述支撑填充混合物包括：使用所述第二沉积操作，以沉积与所述第二复合颗粒混合的第二密封剂。在一些实施例中，所述第一密封剂和所述第二密封剂包括相同的材料。

如本文所用，术语“和/或”在与多个项目结合使用时旨在涵盖单独的多个项目中的每一个以及多个项目的任何和所有组合。例如，“A及/或B”涵盖“A与B”、“A与非B”和“B与非A”。

以上概述了几个实施例的特征，以便本领域的技术人员可以更好地理解本揭示的方面。本领域的技术人员应该理解，他们可以容易地使用本揭示作为设计或修改其他工艺和结构的基础以用于载出以达到与本文介绍的实施例相同的目的及/或实现相同的优点。本领域的技术人员还应该认识到，这样的等效构造不脱离本揭示的精神和范围，并且他们可以在不脱离本揭示的精神和范围的情况下对本文进行各种改变、替换和更改。

Claims (10)

1.一种形成集成电路的方法，其特征在于，包括：

在第一半导体衬底上形成第一集成电路管芯；

在第二半导体衬底上形成第二集成电路管芯；

通过连接所述第一半导体衬底和所述第二半导体衬底形成半导体衬底的堆叠，

在所述半导体衬底的堆叠之间的倾斜边缘的侧向间隙区中形成支撑填充混合物，所述支撑填充混合物包括与第一尺寸范围的第一复合颗粒和第二尺寸范围的第二复合颗粒混合的密封剂，

其中所述第一尺寸范围的中值小于所述第二尺寸范围的中值；以及

从所述半导体衬底的堆叠中移除包含所述第二集成管芯连接的所述第一集成电路管芯的集成电路管芯的堆叠。

2.根据权利要求1所述的形成集成电路的方法，其特征在于，其中所述第一尺寸范围对应于约0.7微米至约2.5微米的范围，所述第二尺寸范围对应于约0.4微米至约1.0微米的范围。

3.根据权利要求1所述的形成集成电路的方法，其特征在于，其中所述侧向间隙区包括：

内部区域，及

外部区域，

其中在所述内部区域内的所述支撑填充混合物的弹性系数小于在所述外部区域内的所述支撑填充混合物的弹性系数。

4.根据权利要求1所述的形成集成电路的方法，其特征在于，其中：

所述密封剂包括：聚酰亚胺材料、环氧材料或聚合物材料；

所述第一复合颗粒包括：陶瓷复合物材料或锆钨磷酸盐复合材料；以及

所述第二复合颗粒包括：二氧化硅材料。

5.一种形成集成电路的方法，其特征在于，包括：

在第一半导体衬底上形成第一集成电路管芯；

在第二半导体衬底上形成第二集成电路管芯；

通过连接所述第一半导体衬底和所述第二半导体衬底形成半导体衬底的堆叠；

在所述半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成支撑填充混合物，所述支撑填充混合物包括与近似第一形状的第一复合颗粒和近似第二形状的第二复合颗粒混合的密封剂，

其中所述第二形状不同于所述第一形状；以及

从所述半导体衬底的堆叠中移除包含与所述第二集成管芯连接的所述第一集成电路管芯的集成电路管芯的堆叠。

6.根据权利要求5所述的形成集成电路的方法，其特征在于，其中所述第一形状对应于具有光滑曲率的近似圆形，所述第二形状对应于包括至少一个具有锯齿轮廓的表面的多表面形状。

7.根据权利要求5所述的形成集成电路的方法，其特征在于，其中所述第一复合颗粒的第一浓度与所述第二复合颗粒的第二浓度的比率随着所述侧向间隙区内的侧向的位置改变。

8.一种形成集成电路的方法，其特征在于，包括：

连接两个或多个半导体衬底，以形成两个或多个半导体衬底的堆叠；

在所述两个或多个半导体衬底的堆叠的倾斜边缘之间的侧向间隙区中形成包括第一复合颗粒和第二复合颗粒的支撑填充混合物，

其中所述第一复合颗粒的第一尺寸范围的第一中值大于所述第二复合颗粒的第二尺寸范围的第二中值；以及

薄化所述两个或更多半导体衬底的堆叠的顶部半导体衬底。

9.根据权利要求8所述的形成集成电路的方法，其特征在于，还包括：

在所述侧向间隙区中形成所述支撑填充混合物之前，扫描所述侧向间隙区以确定所述侧向间隙区的近似中心。

10.根据权利要求8所述的形成集成电路的方法，其特征在于，其中形成所述支撑填充混合物包括：

形成所述支撑填充混合物，以在所述侧向间隙区的内部区域中包括第一浓度的所述第一复合颗粒，以及

形成所述支撑填充混合物，以在所述侧向间隙区的所述内部区域内包括第二浓度的所述第二复合颗粒，

其中所述第二浓度大于所述第一浓度。