CN113921467A - 用于半导体裸片边缘防护和半导体裸片分离的方法 - Google Patents

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Abstract

本申请案涉及一种用于半导体裸片边缘防护及半导体裸片分离的方法。此外，经公开方法提供在不使用切割技术的情况下使所述半导体裸片分离。在一个实施例中，多个沟槽可形成于包含多个半导体裸片的衬底的前侧上。个别沟槽可对应于所述衬底的划线，其中每一沟槽包含大于所述半导体裸片的最终厚度的深度。在用粘合材料填充所述沟槽之前，介电层可形成于所述沟槽的侧壁上，进而保护所述半导体裸片的所述边缘。随后，可从后侧薄化所述衬底，使得可从所述后侧暴露所述沟槽中的所述粘合材料。可去除所述粘合材料，以分割来自所述衬底的所述多个半导体裸片中的个别半导体裸片。

Description

用于半导体裸片边缘防护和半导体裸片分离的方法
技术领域
本公开大体上涉及半导体裸片组合件，且更确切地说，涉及半导体裸片边缘防护和半导体裸片分离。
背景技术
半导体封装通常包含安装在衬底上、经围封在保护性覆盖物中的一或多个半导体裸片(例如存储器芯片、微处理器芯片、成像器芯片)。半导体裸片可包含功能特征，例如存储器单元、处理器电路或成像器装置，以及电连接到所述功能特征的结合衬垫。结合衬垫可电连接到衬底的对应导电结构，所述导电结构可耦合到保护性覆盖物外部的端子以使得半导体裸片可连接到较高层级电路系统。
在一些半导体封装中，两个或多于两个半导体裸片可堆叠在彼此的顶部上，以缩减半导体封装(其可被称作多芯片封装)的覆盖面积。堆叠式半导体裸片可包含三维互连件(例如硅穿孔(TSV))，以在半导体裸片之间路由电信号。半导体裸片可经薄化以缩减此类半导体封装之总厚度，以及减少与形成穿过堆叠式半导体裸片的三维互连件相关的问题。通常，载体晶片附接到其上制造有半导体裸片的衬底(例如晶片)的前侧，使得衬底可从其后侧薄化。此外，衬底可经切割以在附接到安装胶带的薄片的粘合层时分割个别半导体裸片。然而，切割步骤往往会产生颗粒，从而导致良率损失。此外，利用刀片的切割步骤可与包含于半导体裸片中的新先进材料不兼容。
发明内容
本申请案的一方面涉及一种方法，其包括：在包含多个半导体裸片的衬底的前侧上形成多个沟槽，其中多个沟槽中的个别沟槽对应于衬底的划线；用粘合材料填充多个沟槽中的每一个；从衬底的后侧薄化衬底；及去除粘合材料以分割多个半导体裸片中的个别半导体裸片。
本申请案的另一方面涉及一种方法，其包括：在包含多个半导体裸片的半导体衬底的前侧上形成多个沟槽，多个沟槽中的每一沟槽具有大于个别半导体裸片的最终厚度的深度；在多个沟槽的侧壁上形成第一介电层；用涂布半导体衬底的前侧的粘合材料填充多个沟槽中的每一个；将半导体衬底从半导体衬底的后侧薄化到最终厚度；及去除粘合材料以分割个别半导体裸片。
本申请案的又一方面涉及一种半导体装置，其包括：集成电路，其形成于半导体衬底的前侧上；半导体衬底的侧壁上的第一介电层；及半导体衬底的与前侧相对的后侧上的第二介电层，所述第二介电层与所述第一介电层不连续。
附图说明
参照附图可以更好地理解本发明技术的许多方面。附图中的组件不一定按比例。相反，重点放在清楚地说明本发明技术的原理和整体特征上。
图1A到1L说明根据本发明技术的一实施例的保护半导体裸片边缘和使半导体裸片分离的实例工艺。
图2和3为根据本发明技术的实施例的说明保护半导体裸片边缘和使半导体裸片分离的方法的流程图。
具体实施方式
下文描述用于保护半导体装置组合件的半导体裸片的边缘(和/或后侧)和使半导体裸片分离的若干实施例的具体细节，和相关联方法。保护如本文中所描述的半导体裸片的边缘的方案可不仅提供围绕半导体裸片的边缘(和后侧)的钝化层，并且还提供相比于常规的切割技术适合于集成新的材料和/或部署先进的封装技术的替代的裸片分离技术。举例来说，围绕半导体裸片的边缘的钝化层可缩减在边缘处的裂痕(或剥落)或缩减此类裂痕向内朝向半导体裸片的集成电路和/或各种组件的传播。另外，钝化层可包含扩散障壁(例如氮化物层)以阻止污染物(例如，例如铜的金属原子)扩散通过半导体裸片的硅衬底，这可造成某些可靠性问题。
此外，根据本发明技术的裸片分离技术可消除常规的切割步骤(例如，刀片切割、激光切割)，所述常规的切割步骤产生附接到裸片的表面的颗粒，从而引起良率损失。常规的切割步骤也对集成可用于构建最先进半导体装置的新材料(例如，低k和/或极低k材料)提出了挑战。在一些状况下，常规的切割步骤可在半导体裸片的表面上留下污染物，所述污染物随后可阻碍部署先进的封装技术，例如组合结合技术，其面对面地形成两个半导体裸片的直接结合。
由此，根据本发明技术的保护半导体裸片的边缘和使半导体裸片分离的方案提供各种益处，例如减小颗粒计数以改进良率、保护半导体裸片以改进可靠性、缩减污染物以用于部署先进的封装技术、促进可与常规的切割技术不兼容的集成新的材料，等等。此外，本发明技术可缩减切割槽道的宽度，使得每一晶片可产生更多半导体裸片，例如，降低生产成本。如下文更详细地描述，本发明技术可由于放置在半导体裸片之间的粘合材料而促进在晶片后侧处理步骤期间减轻晶片级机械应力(例如缩减的晶片翘曲)，所述粘合材料可吸收施加在晶片上的应力。
术语“半导体装置或裸片”一般指包含一或多种半导体材料的固态装置。半导体装置的实例包含逻辑装置、存储器装置、微处理器或二极管等等。此类半导体装置可包含集成电路或组件、数据存储元件、处理组件和/或在半导体衬底上制造的其它特征。此外，术语“半导体装置或裸片”可指成品装置或成为成品装置之前的各个处理阶段时的组合件或其它结构。取决于其使用情境，术语“衬底”可指晶片级衬底或可指经分割的裸片级衬底。并且，衬底可包含半导体晶片、封装支撑衬底、内插件、半导体装置或裸片，或类似物。相关领域的技术人员将认识到，可在晶片级下或在裸片级下执行本文中所描述的方法的合适步骤。
此外，除非上下文另有指示，否则可使用常规的半导体制造技术来形成本文中所公开的结构。材料可例如使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂、电镀和/或其它合适的技术来沉积。类似地，例如，可使用等离子蚀刻、湿式蚀刻、化学机械平坦化(CMP)或其它合适的技术来去除材料。所述技术中的一些可与光刻工艺组合。相关领域的技术人员还将理解，本技术可具有额外实施例，且本技术可在没有在本文中参考图1A到1L、2及3所描述的实施例的细节中的若干个的情况下实践。
如本文中所使用，术语“前”、“后”、“竖直”、“横向”、“向下”、“向上”、“上部”和“下部”可指半导体装置组合件中的特征鉴于图中展示的定向的相对方向或位置。举例来说，“上部”或“最上部”可指比另一特征更接近页面的顶部定位的特征。然而，这些术语应当广义地解释为包含具有其它定向的半导体装置。相关领域的技术人员还将理解，本技术可具有额外实施例，且本技术可在没有在本文中参考图1A到1L、2及3所描述的实施例的细节中的若干个的情况下实践。
图1A说明衬底105的横截面图，所述衬底包含在其前侧106上制造的半导体裸片115(例如半导体裸片115a到115c)。每一半导体裸片115可包含形成于其前侧上的集成电路。此外，半导体裸片115可包含与集成电路耦合且从半导体裸片115的前侧延伸到后侧的一或多个通孔(在图1G、1H、1I及1L中描绘)。一或多个通孔(其还可被称作硅穿孔(TSV))经配置以在后侧向集成电路提供一或多个电气连接—例如，以促进在彼此顶部上堆叠多个半导体裸片115。当在图1A到1L中以相对低的放大率描绘多个半导体裸片115时，省略半导体裸片115的集成电路和通孔，以用于清楚地说明本发明技术的原理的某些方面。
图1A还描绘形成于前侧106上的一组沟槽120(例如沟槽120a到120c)，以及用于保护半导体裸片115的光致抗蚀剂层110。由此个别沟槽120可对应于衬底105的划线(或切割槽道)。在一些实施例中，光致抗蚀剂层110可包含硬掩模层(例如具有碳的硬掩模)。在一些实施例中，可通过执行半导体制造技术领域中的技术人员已知的蚀刻工艺(例如基于等离子的干式蚀刻工艺、湿式蚀刻工艺)来实现形成沟槽120。尽管沟槽120经描绘为包含竖直侧壁，但在一些实施例中，沟槽120的侧壁可倾斜。举例来说，相比于沟槽120的底部处的开口，沟槽120的在衬底105的表面(例如，具有正斜度的侧壁)处的开口可更大。在一些状况下，侧壁的正斜度可促进在侧壁上形成较均匀的介电层(例如第一介电层125)。
沟槽120的尺寸包含宽度(在图1A中标示为“W”)及深度D(在图1A中标示为“D”)。沟槽120的宽度可小于切割槽道(划线)的典型的宽度，其可以是约60到80μm宽(例如在60μm的10％内，在80μm的10％内)。在一些实施例中，沟槽120的宽度可以是约40μm(例如，在40μm的10％内)、30μm(例如，在30μm的10％内)，或甚至更小。此外，可基于半导体裸片115的最终厚度(在图1G中标示为“T”)确定沟槽120的深度。即，沟槽120的深度可经设计成大于半导体裸片115的最终厚度，使得可在无切割工艺的情况下分割个别半导体裸片115。举例来说，当半导体裸片115的最终厚度为约50μm(例如，在50μm的10％内)时，沟槽120的深度可以是约55到60μm(例如，在55μm的10％内，在60μm的10％内)。另外或替代地，考虑到与下游工艺步骤相关联的工艺能力，例如在沟槽120的侧壁上形成介电层(例如化学气相沉积(CVD)工艺、物理气相沈积(PVD)工艺)和/或用粘合材料填充沟槽120等等的工艺步骤，沟槽120的宽度和深度可基于通过沟槽120的宽度和深度确定的纵横比。
图1B说明在已经去除光致抗蚀剂层110且随后第一介电层125已经形成于衬底105的前侧106上之后的衬底105的横截面图。举例来说，可通过执行包含CVD工艺的一或多个工艺步骤来形成第一介电层125。第一介电层125可包含各种介电材料，例如氧化物、氮化物、氮氧化物或其组合。在一些实施例中，氧化物层可形成于硅表面上，接着为氮化物层沉积于形成于硅表面上的氧化物层上。当相比于直接形成于硅表面上的单层氮化物时，此复合层可缩减缺陷(例如，衬底105中的晶体缺陷)的形成。
图1C说明在已经从衬底105的前侧106和从个别沟槽120的底部去除第一介电层125之后衬底105的横截面图。因此，第一介电层125保持在沟槽120的侧壁上。在一些实施例中，可执行蚀刻工艺(例如基于等离子的干式蚀刻工艺)，以相对于蚀刻剂的传入通量从相对平坦区(例如前侧106，沟槽120的底部)去除第一介电层125，同时将第一介电层125保持在侧壁上。
图1D说明在沟槽120(具有形成于其侧壁上的第一介电层125)已经填充有粘合材料130—例如，日产化学热固性粘合剂—之后的衬底105的横截面图。粘合材料130(其可被称作载体粘合剂)还覆盖(例如涂布)衬底105的前侧106。沟槽120的侧壁由第一介电层125保护以防止粘合材料130直接接触侧壁。在一些实施例中，粘合材料130可展现类流体材料属性，使得可填充具有高纵横比的沟槽120(例如，具有相对深的沟槽底部的相对狭窄的开口)。此外，图1D中的衬底105已经翻转以描绘前侧106上方的后侧107。
图1E说明在已经使用前侧106上的粘合材料130结合载体衬底135(或支撑衬底)之后的衬底105的横截面图。载体衬底135可在待对后侧107执行的后续工艺步骤—例如，参考图1F到1J描述的工艺步骤—期间机械地支撑衬底105(及半导体裸片115)。此外，粘合材料130可经致密化(例如凝固，固化)，使得粘合材料130变得适合于后续处理步骤。在一些实施例中，热工艺可应用于粘合材料130(例如热固化粘合材料130)。另外或替代地，化学工艺可应用于粘合材料130(例如以化学方式固化粘合材料130)。
图1F说明在已经从衬底105的后侧107去除衬底105的第一部分(如箭头所指示)之后的衬底105的横截面图。在一些实施例中，可执行背磨和/或化学机械抛光(CMP)工艺(例如，第一工艺)以去除衬底105的块体，例如，将衬底105从约700μm(例如在700μm的10％内)薄化到约100μm(例如在100μm的10％内)或更小。在其它实施例中，可执行不同工艺(例如蚀刻工艺)以去除衬底105的块体，此为半导体制造领域的技术人员所熟悉的。
图1G说明在已经从衬底105的后侧107去除衬底105的第二部分之后的衬底105的横截面图。在一些实施例中，可在已经(例如使用参考图1F描述的CMP工艺)去除衬底105的块体之后，对后侧107执行蚀刻工艺(例如第二工艺)。蚀刻工艺可经配置以由于去除衬底105的第二部分而从后侧107暴露沟槽120中的粘合材料130。此外，蚀刻工艺可经设计成从后侧107暴露半导体裸片115的一或多个硅穿孔(TSV)140。TSV与形成于衬底105的前侧106上的集成电路141耦合，且经配置以在后侧107向集成电路141提供一或多个电气连接。在一些实施例中，在去除衬底105的第二部分之后，衬底105的后侧107可相对于经暴露粘合材料130凹陷。由此，第二工艺(例如蚀刻工艺)可经配置成以第一去除速率去除半导体衬底105，且以小于第一去除速率的第二去除速率来去除粘合材料130(和/或第一介电层125)。
应了解，在完成第二工艺以从后侧107暴露沟槽120中的粘合材料130之后(例如当蚀刻前沿从后侧107前进通过沟槽120的底部时)，半导体裸片115与衬底105分离，因为沟槽120的深度经确定为大于半导体裸片115的最终厚度(例如在完成蚀刻工艺时的半导体裸片115的厚度)。换句话说，个别半导体裸片115与衬底105分离，因为衬底105的与所有半导体裸片115共有的部分由于完成第二工艺(例如蚀刻工艺)而不再存在。随后，个别半导体裸片115通过粘合材料130彼此固持及固持到载体衬底135。以此方式，在衬底105的前侧106上形成沟槽120及使衬底105从后侧107薄化穿过沟槽120的底部的组合实现使半导体裸片115与衬底105分离，进而去除以物理方式从衬底105切断半导体裸片115的切割步骤。
仍参考图1G，因为不再存在为半导体裸片115所共有的衬底105且半导体裸片115通过粘合材料130彼此耦合，所以可在待对半导体裸片115的后侧107执行的后续工艺步骤期间避免衬底105的翘曲。换句话说，可通过晶片后侧处理步骤施加在半导体裸片115上的压力(或力)可至少部分地由粘合材料130吸收，而非使衬底105经受例如可在去结合步骤期间在衬底105中产生缺陷(例如滑动，晶体错位)的压力(或力)。
如本文中所描述，与形成填充有粘合材料130(及第一介电层125)的沟槽120和从衬底105的后侧107薄化衬底105相关联的各种工艺步骤包含可在半导体制造环境(例如洁净室环境)中执行的常规的半导体工艺步骤。洁净室工艺步骤本质上比涉及衬底105的机械切割的常规的切割工艺更清洁。因此，根据本发明技术与衬底105分离的半导体裸片115可受益于洁净室工艺步骤，例如缩减颗粒、碎屑、污染物、损坏、裂痕或其类似者，以改进半导体裸片115的良率和可靠性。此外，半导体裸片115的最终厚度可比通过常规的切割工艺分离的半导体裸片115的最终厚度薄—例如，半导体裸片115可不必在切割工艺期间维持某一厚度以承受各种力。较薄半导体裸片115可缩减封装高度和/或促进针对半导体裸片115利用先进的封装技术(例如组合结合)。
此外，当与切割技术相比较时，洁净室工艺步骤可与集成先进的半导体装置可能必需的新材料(例如，低k介电材料、极低k介电材料)更兼容。另外，由于晶片级工艺的同时将所有半导体裸片115与衬底105分离的性质，而非使锯切割半导体裸片115的一行(或一列)(一次一行(或一列))，本发明技术可降低半导体裸片115的生产成本。本发明技术的其它益处可包含将半导体裸片115柔性地放置在衬底105上(其可被称作半导体裸片的晶片图)，以增加半导体裸片的总数量，因为不需要沟槽120形成直线(如在切割槽道中)。举例来说，半导体裸片115的一或多个行(或列)可相对于半导体裸片115的相邻行(或列)移位，以使得可缩减晶片的周边周围的部分裸片的数量。此外，本发明技术可促进半导体晶片内半导体裸片115的形状和大小的变化。举例来说，个别半导体裸片115可呈六边形形状(或除常规的矩形形状之外的不同形状)，例如六边形形状可增加可放置在半导体晶片中的存储器裸片的总数量，或提供半导体裸片内的各种组件的高效布局。
图1H说明在第二介电层145已经形成于后侧107上之后的附接到载体衬底135的半导体裸片115的横截面图。可通过执行参考图1B描述的例如沉积工艺(例如CVD和/或PVD工艺)的一或多个工艺步骤来形成第二介电层145。第二介电层145可包含各种介电材料，例如氧化物、氮化物、氮氧化物或其组合。在一些实例实施例中，第二介电层145可包含复合层，其具有以相对低温形成的氮化物和氧化物(其可被称作低温氮化物和氧化物(LTNO))。在其它实例实施例中，第二介电层145可包含氮化硅(SiN)层和/或原硅酸四乙酯(TEOS)层。第二介电层145可保护个别半导体裸片115的后侧107免于污染物(例如铜)影响和/或在后续处理步骤(例如，用以去除粘合材料130的一或多个清洁步骤)期间保护所述后侧，从而形成导电组件(例如TSV 140的凸块下金属化(UBM)结构)。在形成第二介电层145之后，TSV 140可经埋入第二介电层145内。此外，界面150可形成于第二介电层145与第一介电层125(和/或粘合材料130)之间。
图1I说明在已经去除第二介电层145的一部分以从后侧107暴露半导体裸片115的TSV 140之后的附接到载体衬底135的半导体裸片115的横截面图。在一些实施例中，可执行CMP工艺以去除第二介电层145的部分以暴露半导体裸片115的TSV 140。在其它实施例中，可执行蚀刻工艺以去除第二介电层145的部分以暴露半导体裸片115的TSV 140。第一介电层125与第二介电层145之间的界面150可在CMP工艺步骤(或刻蚀工艺步骤)之后保持。
在一些实施例中，在暴露第二介电层145的表面上的TSV 140之后，可对后侧107执行一或多个工艺步骤以形成导电组件—例如，对应于TSV 140的用以促进半导体裸片115的堆叠的UBM结构。此类工艺步骤可包含额外沉积工艺步骤(例如形成一或多个金属/导电层)、光刻工艺步骤(例如限定对应于TSV 140的UBM结构)、蚀刻工艺步骤(例如在不必要的情况下去除多余的金属/导电材料)、清洁工艺步骤(例如去除光致抗蚀剂，去除在蚀刻工艺步骤期间产生的各种副产物)，等等。粘合材料130，一旦经固化(例如如参考图1E所描述，经热凝固)，可展现足以在工艺步骤期间维持其结构和/或组成完整性(例如，保持在沟槽120内)的材料属性(例如硬度模数)。然而，可使用选择性地溶解粘合材料130的特定溶剂来去除粘合材料130。
图1J说明在已经使用清洁工艺(例如使用溶解粘合材料130的特定溶剂)部分地从后侧107去除沟槽120内的粘合材料130之后的附接到载体衬底135的半导体裸片115的横截面图。在此阶段去除粘合材料130的部分促进从如参考图1L所描述的沟槽120完全地去除粘合材料130。在一些实施例中，可省略此清洁步骤。
图1K说明在已经(例如通过去除载体衬底135与半导体裸片115之间的粘合材料130)从半导体裸片115拆离(去结合)载体衬底135之后的附接到薄膜框架片155的半导体裸片115的横截面图。此外，图1K中的半导体裸片115已经翻转以描绘后侧107上方的前侧106。图1K还描绘将粘合材料130保持在沟槽120内。
图1L说明在已经去除沟槽120中的粘合材料130之后的附接到薄膜框架片155的半导体裸片115的横截面图。随后，可测试个别裸片115的功能性且从薄膜框架片155拾起个别裸片以用于进一步处理，例如，堆叠多个半导体裸片115以形成半导体裸片组合件。
每一半导体裸片115可包含形成于半导体衬底的前侧(例如前侧106)上的集成电路(例如集成电路141)、半导体衬底的侧壁上的第一介电层(例如第一介电层125)，和半导体衬底的与前侧相对的后侧(例如后侧107)上的第二介电层(例如第二介电层145)，其中第二介电层与第一介电层可不连续(例如由于第一介电层125与第二介电层145之间的界面150)。在一些实施例中，第一介电层包含至少两种介电材料—例如，与半导体衬底的侧壁接触的氧化物层，和与氧化物层接触的氮化物层。在一些实施例中，第一介电层包含第一介电材料(例如氧化物)，且第二介电层包含不同于第一介电材料的第二介电材料(例如氮化物)。在一些实施例中，第一及第二介电材料包含氧化物、氮化物、氮氧化物，或其组合。在一些实施例中，半导体裸片115可包含从半导体衬底的前侧延伸穿过后侧上的第二介电材料的一或多个通孔(例如TSV 140)，其中一或多个通孔与集成电路耦合且经配置以在第二介电材料的表面(例如第二介电层145)上向集成电路提供一或多个电气连接。
图2是根据本发明技术的一实施例的说明保护半导体裸片的边缘的方法的流程图200。流程图200可包含如参考图1A到1L所描述的方法的方面。
所述方法包含在包含多个半导体裸片的衬底的前侧上形成多个沟槽，其中多个沟槽中的个别沟槽对应于衬底的划线(框210)。所述方法进一步包含用粘合材料填充多个沟槽中的每一个(框215)。所述方法进一步包含从衬底的后侧薄化衬底(框220)。所述方法进一步包含去除粘合材料以分割多个半导体裸片中的个别半导体裸片(框225)。
在一些实施例中，形成多个沟槽包含对衬底的前侧执行蚀刻工艺。在一些实施例中，多个沟槽中的每一沟槽包含大于经分割的个别半导体裸片的厚度的深度。在一些实施例中，所述方法可进一步包含在用粘合材料填充多个沟槽中的每一个之前在多个沟槽的侧壁上形成第一介电层。在一些实施例中，所述方法可进一步包含在该后侧薄化衬底之前使用衬底的前侧上的粘合材料将载体衬底附接到衬底。
在一些实施例中，从后侧薄化衬底包含从衬底的后侧暴露多个沟槽中的每一个中的粘合材料。在一些实施例中，所述方法可进一步包含在从后侧薄化衬底之后在衬底的后侧上形成第二介电层，及去除第二介电层的至少一部分以暴露多个沟槽中的每一个中的粘合材料。在一些实施例中，去除第二介电层的至少部分还暴露多个半导体裸片的一或多个硅穿孔(TSV)。在一些实施例中，所述方法可进一步包含在去除粘合材料之前将薄膜框架片附接到保持在衬底的后侧上的第二介电层。
图3是根据本发明技术的一实施例的说明保护半导体裸片的边缘的方法的流程图300。流程图300可包含如参考图1A到1L所描述的方法的方面。
所述方法包含在包含多个半导体裸片的半导体衬底的前侧上形成多个沟槽，多个沟槽中的每一沟槽具有大于个别半导体裸片的最终厚度的深度(框310)。所述方法进一步包含在多个沟槽的侧壁上形成第一介电层(框315)。所述方法进一步包含用涂布半导体衬底的前侧的粘合材料填充多个沟槽中的每一个(框320)。所述方法进一步包含将半导体衬底从半导体衬底的后侧薄化到最终厚度(框325)。所述方法进一步包含去除粘合材料以分割个别半导体裸片(框330)。
在一些实施例中，在侧壁上形成第一介电层进一步包括在半导体衬底的包含多个沟槽的前侧上形成第一介电层，及对半导体衬底的前侧执行蚀刻工艺以从半导体衬底的前侧及从多个沟槽中的个别沟槽的底部去除第一介电层。在一些实施例中，所述方法可进一步包括在薄化半导体衬底之前使用半导体衬底的前侧上的粘合材料将载体衬底附接到半导体衬底。
在一些实施例中，从后侧薄化半导体衬底进一步包括在不暴露沟槽中的粘合材料的情况下使用第一工艺从后侧去除半导体衬底的第一部分，及在去除第一部分之后使用第二工艺从后侧去除半导体衬底的第二部分，以由于去除半导体衬底的第二部分而暴露沟槽中的粘合材料。在一些实施例中，第二工艺经配置成以第一去除速率去除半导体衬底，且以小于第一去除速率的第二去除速率来去除粘合材料。在一些实施例中，在去除第二部分之后，半导体衬底的后侧相对于经暴露粘合材料凹陷。
应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。
综上所述，应了解，本文中已经出于说明的目的描述了本发明技术的具体实施例，但是可以在不偏离本公开的情况下进行各种修改。举例来说，尽管以上实例工艺序列将实现图1F中所描绘的结果的第一工艺(例如CMP工艺)和实现图1G中所描绘的结果的第二工艺(例如蚀刻工艺)说明为利用两个不同的工艺模块(例如CMP模块和蚀刻模块)的两个单独的工艺步骤，但本发明技术不限于此。即，可在不使用两个不同的工艺模块的情况下执行用以薄化衬底105以从后侧107暴露粘合材料130(及TSV 140)的工艺步骤。
举例来说，在使用CMP工艺去除衬底105的块体以实现图1F中所描绘的结果(例如，使用先前建立的衬底去除速率基于总CMP工艺时间)之后，可(例如使用不同浆料、改变与晶片卡盘和/或CMP工具的载台相关联的压力、微调晶片卡盘和/或载台的旋转速度/方向等等)修改CMP工艺的各种工艺参数以降低衬底去除速率，使得CMP工艺可继续以微调的去除速率去除衬底105，以暴露粘合材料130，从而实现图1G中所描绘的结果，进而不切换到蚀刻工艺。另外或替代地，CMP工艺可基于检测到当暴露第一介电层125和粘合材料130时由CMP工具的电动机监测到的摩擦力变化而利用端点机制。此端点机制可指示至少在衬底105的某些区域中，CMP工艺已从后侧107到达沟槽120的底部，使得CMP工艺可随后经微调以精确控制去除速率。此外，在具体实施例的上下文中描述的本发明技术的某些方面还可在其它实施例中组合或去除。
本文中所论述的包含半导体装置的装置可形成在例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底或裸片上。在一些状况下，衬底为半导体晶片。在其它状况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
如本文中所使用，包含在权利要求书中，如在项列表(例如，后加例如“中的至少一个”或“中的一或多个”的短语的项列表)中所使用的“或”指示包含列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文中所使用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可以在不偏离本发明的范围的情况下进行各种修改。相反，在以上描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻及启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一或多个的情况下实践本公开。在其它情况下，未展示或未详细地描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免混淆技术的其它方面。一般来说，应理解，除了本文中所公开的那些具体实施例之外的各种其它装置、系统和方法可在本发明技术的范围内。

Claims (20)

1.一种方法，其包括：
在包含多个半导体裸片的衬底的前侧上形成多个沟槽，其中所述多个沟槽中的个别沟槽对应于所述衬底的划线；
用粘合材料填充所述多个沟槽中的每一个；
从所述衬底的后侧薄化所述衬底；及
去除所述粘合材料以分割所述多个半导体裸片中的个别半导体裸片。
2.根据权利要求1所述的方法，其中形成所述多个沟槽包含对所述衬底的所述前侧执行蚀刻工艺。
3.根据权利要求1所述的方法，其中所述多个沟槽中的每一沟槽包含大于经分割的个别半导体裸片的厚度的深度。
4.根据权利要求1所述的方法，其进一步包括：
在用所述粘合材料填充所述多个沟槽中的每一个之前，在所述多个沟槽的侧壁上形成第一介电层。
5.根据权利要求1所述的方法，其进一步包括：
在从所述后侧薄化所述衬底之前使用所述衬底的所述前侧上的所述粘合材料将载体衬底附接到所述衬底。
6.根据权利要求1所述的方法，其中从所述后侧薄化所述衬底包含从所述衬底的所述后侧暴露所述多个沟槽中的每一个中的所述粘合材料。
7.根据权利要求1所述的方法，其进一步包括：
在从所述后侧薄化所述衬底之后，在所述衬底的所述后侧上形成第二介电层；及
去除所述第二介电层的至少一部分以暴露所述多个沟槽中的每一个中的所述粘合材料。
8.根据权利要求7所述的方法，其中去除所述第二介电层的至少所述部分还暴露所述多个半导体裸片的一或多个硅穿孔TSV。
9.根据权利要求7所述的方法，其进一步包括：
在去除所述粘合材料之前，将薄膜框架片附接到保持在所述衬底的所述后侧上的所述第二介电层。
10.一种方法，其包括：
在包含多个半导体裸片的半导体衬底的前侧上形成多个沟槽，所述多个沟槽中的每一沟槽具有大于个别半导体裸片的最终厚度的深度；
在所述多个沟槽的侧壁上形成第一介电层；
用涂布所述半导体衬底的所述前侧的粘合材料填充所述多个沟槽中的每一个；
将所述半导体衬底从所述半导体衬底的后侧薄化到所述最终厚度；及
去除所述粘合材料以分割所述个别半导体裸片。
11.根据权利要求10所述的方法，其中在所述侧壁上形成所述第一介电层进一步包括：
在所述半导体衬底的包含所述多个沟槽的所述前侧上形成所述第一介电层；
对所述半导体衬底的所述前侧执行蚀刻工艺，以从所述半导体衬底的所述前侧及从所述多个沟槽中的个别沟槽的底部去除所述第一介电层。
12.根据权利要求10所述的方法，其进一步包括：
在薄化所述半导体衬底之前使用所述半导体衬底的所述前侧上的所述粘合材料将载体衬底附接到所述半导体衬底。
13.根据权利要求10所述的方法，其中从所述后侧薄化所述半导体衬底进一步包括：
在不暴露所述沟槽中的所述粘合材料的情况下，使用第一工艺从所述后侧去除所述半导体衬底的第一部分；及
在去除所述第一部分之后，使用第二工艺从所述后侧去除所述半导体衬底的第二部分，以由于去除所述半导体衬底的所述第二部分而暴露所述沟槽中的所述粘合材料。
14.根据权利要求13所述的方法，其中所述第二工艺经配置成以第一去除速率来去除所述半导体衬底，且以小于所述第一去除速率的第二去除速率来去除所述粘合材料。
15.根据权利要求13所述的方法，其中在去除所述第二部分之后，所述半导体衬底的所述后侧相对于经暴露粘合材料凹陷。
16.一种半导体装置，其包括：
集成电路，其形成于半导体衬底的前侧上；
第一介电层，其位于所述半导体衬底的侧壁上；及
第二介电层，其位于所述半导体衬底的与所述前侧相对的后侧上，所述第二介电层与所述第一介电层不连续。
17.根据权利要求16所述的半导体装置，其中所述第一介电层包含至少两种介电材料。
18.根据权利要求16所述的半导体装置，其中：
所述第一介电层包含第一介电材料；且
所述第二介电层包含不同于第一介电材料的第二介电材料。
19.根据权利要求18所述的半导体装置，其中所述第一介电材料和所述第二介电材料包含氧化物、氮化物、氮氧化物，或其组合。
20.根据权利要求16所述的半导体装置，其进一步包括：
一或多个通孔，其从所述半导体衬底的所述前侧延伸穿过所述后侧上的所述第二介电材料，所述一或多个通孔与所述集成电路耦合且经配置以在所述第二介电材料的表面上向所述集成电路提供一或多个电气连接。
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