TW535259B - Wiring structure of semiconductor device - Google Patents

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TW535259B TW090113420A TW90113420A TW535259B TW 535259 B TW535259 B TW 535259B TW 090113420 A TW090113420 A TW 090113420A TW 90113420 A TW90113420 A TW 90113420A TW 535259 B TW535259 B TW 535259B
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Takaki Kohno
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Description

535259 五、發明說明（1) 【發明之背景】 發明之領域 本發明係關於一種供半導體積體電路用之配線結構。 本申w案係基於日本專利申請第1 6 6 3 1 6 / 2 0 〇 〇號，於此併 入作為參考文獻。 習知技彳标之描述 在需要高速運作之半導體裝置中，亦需要信號線之加 速效應。然而，如吾人所熟知者，在鄰近信號線導體間產 生電容耦合的情況下，尤其是在彼此反相之信號流經鄰近 信號線（以下以串擾雜訊表示）的情況下，採取措施以預防 運作速度之降低是相當重要的。 以下將參考附圖說明供半導體積體電路用之配線結 構。 圖1係為發明背景之例1之配線佈局圖（沒有使用抗串 擾雜訊測量）。信號線S1至S4係用於從位址緩衝器等等输 出信號，並由鋁配線所形成。通常，為了增加集積度，你 將信號線S1至S4形成與配置成使它們的寬度與於其間之間 足巨最小化。 於此，將簡要地參見圖2 (對應於圖1之信號線的等姝 電路圖）與圖3 (圖1之信號線之F 1 - F1 D剖面圖）說明串樣雜 訊〇 參見圖2，熟知之反相器INY執行反相放大，用以嫒由 信號線S1至S3而將輸入節點之電壓的改變傳輸至輸出節
535259
點。信號線S1至S3具有寄生電阻與寄生雷究。 阻為R。假設在信號線之每個鄰近對之間的電容為c 1 冤 在每個信號線與基底平板（基板）（以下以”基板上’、、、電容’而 (on-substrate capaciance)"表示）之間的電容為C2' 種電容Cl與C2之存在係可從圖3之剖面圖而清楚理解兩 C1之數值與電壓對於串擾雜訊具有直接影響。 ° 一 一般而言，起因於配線之延遲時間係以^方程式表 t - -C · R · ln(V /V) (方程式A) 其中，t係為延遲時間，C係為電容值，r係為電阻 值，V，係為電壓值，V係為電壓值（初始值），而“係為表 示自然對數之符號。 k這方私式可清楚理解到’如果電容值越小，則延遲 時間越短。 然而’電容值c 1亦會依據鄰近信號線（於此情況下為 S1與S2)上之狀態而過渡性地改變，且很難僅以方程式（A) 來表示t ° 當相對於信號線S2，信號線S1與S3均轉變為反相時， 可有效地將電容值最大化。 簡單的速度模擬之結果，吾人已確認當相對於信號線你 S2，信號線S1與S3均轉變為反相的情形時，較諸於當每一 條信號線S1與S3的電位固定於接地（以下以GND表示）電位 的情形時，延遲時間長了 67〇/〇。 發明背景之例2係為發明背景之例1之此種問題的解決
第6頁 535259
方法之一例。 ^圖4係為習知技術之例2之配線佈局圖（使用抗串擾雜 ，測量）。於此例子中，如圖4所示，由相同材料所構成並 ^與信號線導體S1至S4相同長度之屏蔽線D1至的係形成 於每一條信號線導體S1至S4之的反侧（如圖所示之左右側） 上’並使匕們的電位固定於GND電位。亦即，信號線、電 位固定於GND電位之屏蔽線、以及與屏蔽線相同結構之信 號線係交替配置。GND電位係經由鋁配線（未顯示）而從 焊墊提供至屏蔽線。 接著將參見圖5(圖4之信號線之F2-F2D剖面圖）與圖 6 (藉由簡化圖5而形成之圖）進行說明。 在圖5中，C 3表示在每一條鄰近信號線-屏蔽線對之間 的電容，C4表示在每個鄰近信號線對之間的電容，而C5與 C6表示基板上電容。 然後，參見圖6 (因只考慮信號線而簡化（以圖5與6之 相同參考符號表示之元件係為共用元件D，配線電容之 中’C3之基板上電容係表示gC3 + C5，而C4係以與圖5之相 同方式顯示。通常，C4係為比C3 + C5小得多之數值，且可 被忽略。 亦即’在不影響鄰近信號線上之電壓改變的情況下， 屏敝線允终經由每一條信號線之高速運作。 以下將再參考並比較習知技術之例1 (圖3 )與例2 (圖 6) 〇 因為C2與C3 +C5實質上係相等，所以吾人認為延遲時
第7頁 535259 五、發明說明（4) 間之間的顯著差異的發生焉因 關係。 、日J知玍屌囚，乃取決於C1與C4數值間的 #治然彳f，吾人假設在C1與134之數值間的關，係可以以屏 =、、、之存在/不存在和屏蔽線（以下以屏蔽率表示）之效應 二不，屏蔽率係以簡單的比率計算（如利用屏蔽線長度： 下述方程式（B )所顯示）推算出。 屏敝率=(屏蔽線長度/信號線長度）χ 1〇〇(%) (方 程式Β ) 圖7顯示延遲時間-屏蔽率之關係曲線圖。 係以。在表發示明。背景之例1中，並不存在有屏蔽線，且屏蔽率 ^明背景之例2 信號線長度與屏蔽線長度之每 * P ，而屏蔽率係表示為屏蔽率= 2l/l χ 1〇〇 = 2〇〇%。 為了獲得此種屏蔽率而蔣戶f & Ε m ^ 敝手而將屏敝線長度設定至2L之理由，係 因為屏蔽線係設置於备你t % 丄、 、母條化號線之反侧上（如圖4所示之左 右侧）。 吾人可從圖7理觫$丨丨，Λr ^ + ^ 解到如果屏敝率越高，則延遲時間 越短。 然而，在例2之配綠έ士 4致士 , _ 日ϊ μ &广a —〇 線、、、。構中，如果信號線之數目為η， 則配線區域-2 η + 1 (在屏υ @ 9 ，,—、々士 p #蔽線狄置於最外端的狀況下）或 2 η - 1 (在/又有屏敝、線設晉^ 丁、抑# π a丄又置於取外端（發明背景之例2)的狀況 认糾+面古崔&十义成兩倍。因此，此種方法並非適合 於供需要南集積度之丰墓辦壯班 & >ώ t 牛^體裝置用之配線佈局。 就尚速度性能盘隹夢危丁 -、杲積度兩者而論，如果需要一種最佳 535259 五、發明說明（5) " ' ' 化的解決方法，則可能需要介於發明背景之例丨與例2的 些特徵之間的中間特徵。 因此，本發明=—個目的係用以提供一種供藉由增加 配線區域而產生屏蔽效應之半導體積體電路用之配線 法。 、 【發明概要】 在本發明之供半導體積體電路用之配線結構之一個實 施例中，具有^信號線相同長度並具有接地電位之屏蔽貝 線’係設置於母一條信號線之其中一個反側上。 此外，在本^明之供半導體積體電路用之配線結構之 另一實施例中，化號線係以彎曲方式受到彎折，而屏蔽線 在鄰接信號線所界定的配線區域中具有接地電位。 於此情況下，最好是依據信號線之彎曲部分而彎折形 成屏蔽線。 7 、又，於包含於本發明内之兩個實施例之每一個中，在 ^成5化號線與屏蔽線之一層上，最好是對應至信號線而 設置第二屏蔽線，且最好是經由貫通孔而連接第二屏蔽線 與屏蔽線。 ，地電位更好是經由接點而從半導體積體電路之基底 平板提供至屏蔽線。 一 【較佳實施例之說明】 以下將苓考附圖而說明本發明之實施例。特別是，以
第9頁 535259 五、發明說明（6) "" ---- 下將說明關於設置四條信號線（31至54)的情況之各種屏蔽 方法。吾人應理解到本發明並未受限於本實施例，其乃僅 &供作為本發明之一個實施例。 (實施例1 ) 圖8係為本發明之實施例1之半導體積體電路之配線佈 局圖。在實施例1中，如圖8所示，屏蔽線])!至])3(由相同 材料所構成，並具有與信號線導體31至以相同的長度）係 設置於每個信號線S1至以之左側或右側上。因此，信號線 S/與S2係彼此鄰接（亦即，沒有介入的配線）。同樣地广作 唬線S3舆S4亦相鄰。屏蔽線（D1至])3)使它們的電位設定^ GND電位。於本實施例中，鋁配線可能從GND焊墊消耗掉， 用以將屏蔽線電位設定至GND電位，如發明背景之例2所， 述° 、屏蔽線之效應（以下以屏蔽率表示）係以使用上述方程 式(^)中的屏蔽率來表示。於本實施例中，因為信號線與 屏蔽線兩者之長度皆為L，所以屏蔽率之近似式可以以^ 述源自方程式（B)之方程式表示： 屏，率= (L/L)X 100 (方程式Β-υ 另一方面，信號線之總數可被視為是集積度（配線區 域）’而配線區域可以以下述方程式（C )表示： 配線區域=信號線之數目+ α (方程式C) 、，於此方程式中，α (a 1 pha)會依據配線佈局而變化， 並從信號線之數目的角度表示屏蔽線所需的面積。
於太眚尬农,ί 士 ，丄―田> 於綠仏 L 535259 五、發明說明（7) +1。因此’ 配線區域=η+ α=η + η/ 2 + 1= 3η/2 + 1 (方程式C-l) 因為信號線之數目係為4，所以將n = 4代入方程式 (C - 1 )中’以獲得配線區域=7。 如上所述，相較於發明背景之例丨（在發明背景之例i 中的屏敝率係為〇 % )而言’本實施例改善了屏蔽效應，而 相較於發明背景之例2(在發明背景之例2中的配線區域係 為9)而言’本實施例改善了集積度，因此能控制屏蔽效應 與集積度。 μ y圖9係為實施例1之修正佈局圖。參見此圖，gnd電位 係經由接點（以下以基板接點表示）120到基底 而被提供至屏蔽線D1SD3。 、土板） 本發明之實施例丨與發明背景之例丨和2 圖9與圖17而進行比較。 便用 =10顯示電壓—時間特徵。圖1〇中之輸入與輸出係為 出f 例如信號線S2)的輸入與來自上述信號線的輸 出j亚對應至圖2所示之信號線等效電路圖中的輸入與輸 係為Ξ :1明0 ϊ f7可理解到，本發明之實施例1中的屏蔽率 值。又:=月厅、之例1與例2中的那些屏蔽率之間的中間 間）以作A少本發明之實施例1中，獲得反相速度（延遲時 的中門#發明背景之例1與例2中的那些反相速度之間 (實施例2)
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圖11係為本發明之實施例2中之半導體積體電路之配 線佈局圖。為了便於說明起見，將說明關於圖11所示之信 號線γ至S4中的信號線S2與§3之屏蔽方法。 每一條信號線S2舆S3與屏蔽線D2至D4之每一個係使用 铭配線’如圖π所示。然而，本實施例在以下兩方面係不 同於本發明之實施例1。
首先’為了控制屏蔽率，將某些信號線與屏蔽線予以 彎曲（將以彎曲配線導體表示這種形狀之配線）。舉例而 言，如圖11所示，在彎曲兩次的信號線S2之反側上，設置 有屏敝線D2與D3 ’每一條屏蔽線係藉由在信號線g2之彎曲 部分之後被圖案化而彎曲一次。於此情況下，信號線S2佔 據大的足以覆蓋二條直線信號線之面積，俾能將所形成之 屏蔽線D2與D3包含於此面積中。當另一條信號線S3係鄰接 設置於信號線S2時，信號線S3之一部份係受到彎曲，俾能 被包含於信號線S 2所佔據的配線區域中。 其次’為了藉由使用一個紹層之薄膜製程而可能實現 彎曲配線導體’屏蔽線D2至D4之GND電位係經由基板接點 1 2 0而提供。此乃因為配線間距小，所以難以從〇 n j)焊墊將 GND電位經由一條鋁信號線而提供至譬如圖丨丨所形成之屏 蔽線D3。 於本實施例中，屏蔽線長度係表示為扎“。舉例而 吕，關於信號線S2，追個數值係藉由考慮到在屏蔽線D2盥 D3之四個位置中的長度L/n之信號線部分的存在而獲得，、 有關彎曲配線導體’需要朝信號線長度之方向（朝圖之上
(方程式C-2) 導體積體電路之配 535259 五、發明說明（9) 下方向）的配線間距的存在，以使屏蔽線長度小於4L/n。 然而’紹信號線寬度與配線間距兩者都相當小（對照於實 際配線長度1 〇 mm之下是i m )。因此，不存在有關於以 4L/n指定屏蔽線長度之問題。 信號線之數目係以η表示，而屏蔽率係依η而改變。 信號線S2與S3之屏蔽率的近似式可以下述源自方程式 (Β)之方程式表示： 屏蔽率= (4L/n)/Lx 1〇〇 = 4/ ηχ 1〇〇 (方程式Β-2) 因為每條屏蔽線所需的面積係對應至兩條直線信號 線’配線區域之近似式可以下述源自方程式（c)之方程式 表不 · 配線區域=η + 2 當η = 4被代入方程式（C —2)中時，配線區域=6。 一種彎曲配線導體係顯示於日本專利第2921 463號 中。然而，關於這個例子，並未揭露用以界定如在本發明 中之屏蔽線之面積之彎曲信號線之方法；只說明避免干擾 任何一個電路或信號線之普通方法。 (實施例3) 圖1 2係為本發明之實施例3中之半 線佈局圖。 本實施例係為上述實施例2之變形例，且只從本發明 之：施例2作些許改變。本實施例係為用以改善圖13所示 之取外圍信號線S1與S4之屏蔽效應之配置方法。 由在屏蔽細與以之
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在藉此所界定的區域中 形 言曲形狀後被圖案化而形成 成了屏蔽線D1與D5。 於本實施例中，相較於實 號線S1與S 4之屏蔽率是得到改 增加。信號線S2與S3之屏蔽率 同0 施例2中之屏蔽率之下，信 善了。然而，配線區域並未 係與實施例2中之屏蔽率相 (實施例4) 圖1 3係為本發明之實施例4之半導體積體電路之配線 佈局圖，其顯示源自本發明之實施例3之變形例。
^於本實施例中，上述實施例4中之屏蔽線D1與D5係沿 著最外圍信號線S1與S4之整體長度而形成，如圖13所示。 如果配線係依此方式形成，則信號線S1與34之屏蔽率 相較於實施例3而言會大幅增加。然而，配線區域亦會增 加。信號線S2與S3之屏蔽率係與實施例2相同。 曰 於本實施例中， 配線區域= n + 4 (方程式C-4) (實施例5) 圖1 4係為本發明之實施例5之半導體積體電路之配線 佈局圖。 本實施例係為使所有信號線之屏蔽率均一化之方法。 如圖1 4所示，在信號線s丨（彎曲一次）之反側上，係設有屏 蔽線D2與D3，每一條都在信號線S1之彎曲部分後被圖案化 而彎曲一次。鄰接於屏蔽線D2與信號線S1的是，信號線S2 係藉由在屏蔽線D2之彎曲部分後被圖案化而形成。又，在
第14頁 (方程式Β-5) (方程式C-5) 電路之配線 535259 五、發明說明（π) 由信號線S2之彎曲部分所界定之與信號線§2鄰接的空間 中，屏蔽線D3係藉由在信號線S2之彎曲部分後被圖案化而 形成。 又，鄰接於信號線S2與屏蔽線d3的是，信號線“係藉 由在屏蔽線D3之彎曲部分後被圖案化而形成。在由信號線 S3之彎曲部分所界定之與信號線S3鄰接的空間中，屏蔽線 D4係藉由在信號線S3之彎曲部分後被圖案化而形成。又， 鄰接於信號線S3與屏蔽線D4的是，信號線以係類似於信號 線S3的方式而形成。又，屏蔽線的係以與屏蔽線D4相同的 方式形成而與信號線S4鄰接。 於本實施例中，每-條信號線31至以之屏蔽率的近似 式可以利用基於上述關於實施例2之計算方法之下述方程 式表示 ·· 屏蔽率= 4/n X 1〇〇(°/0) 又，配線區域= η + 4 (實施例6 ) 圖1 5係為本發明之實施例6之半導體積 佈局圖。 、一 本實施例係為實施例2之另一種變形例。 中，信號線係彎曲兩次以作為彎曲配線 貫施例2 ‘彎曲-次。於本實施例，，每一條相對應的作；：蔽線係 線係再一次彎曲，如圖1 5所示。 °魂線與屏蔽
於本實施例中，信號線S2與S3之屏蔽率的、 利用基於以上述關於實施例2之計算方法之、近似式可以 下述方程式表
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五、發明說明（12) 不 · (方程式B-6) (方程式C-6) 雖然伴隨發生配線區域之 屏蔽率= (6L/n)/L X 1 00 配線區域= n + 3 於本實施例中，如上所述 增加，但實現了屏蔽率之改善 (實施例7 ) 圖1 6係為本發明之實施例7之半導體積體電路之配線 佈局圖’而圖1 7係為顯示圖1 6所示之配線佈局之某此部分 圖。 ’、 本實施例係為基於依據實施例2之第一層銘信號線與 第二層紹信號線的組合之變形例。參見圖丨6與圖丨7，除了 實施例2之配線佈局（參見圖丨丨）以外，由第二層之鋁所f構 成之屏蔽線E1至E 4係形成於由第一層之銘所構成之信號線 S2與S3上之長條中，其乃對應至朝信號線長度之方向（朝 如圖中所看到的上下方向）的信號線82與33之部分。屏蔽 線E 1至E 4係藉由貝通孔接點1 3 〇而連接至第一層屏蔽線ρ 2 至D4，而GND電位係經由基板接點12〇而提供至第一声 線D2至D4。 曰 雖然屏蔽線E1至E4係以圖中之長條形式顯示，但是它 們可能因為具有相同的電位而短路。第二層屏蔽線£丨至以 係以虛線表示，以與第一層信號線有所區別。 於本實施例中，信號線S2與S3之屏蔽率的近似式可以 利用基於上述關於實施例2之計算方法之下述方程式表 不 ·
第16頁 535259 、發明說明（13) 屏蔽率=(L+4L/n)/LX 1〇〇 r , 配線區域= n + 2 (方程式B-7) — C方程式C-7) 於本實施例中，如上所述，屏蔽效應相較於實施例2 而言是增加的。 、 (發明背景之例子與本發明之實施例之 以下將在發明背景之例子與本發明之實施例之間作乂 較。 圖18與圖1 9係為比較習知技術之例子與本發明之實施 例之間的總配線區域與屏蔽率之列表。從圖丨9所示之實施 例1、2與6的屏蔽率和總配線區域之數值可理解到'，這"些 數值係為在發明背景之例丨與例2或例2_2的屏蔽率和總配 ，區域之間的中間A。因此，於本發明之本實施例中的配 方法，可在小幅增加配線區域之情況下達到屏蔽效應， =以達到信號線之加速效應（亦即，減少信號傳輸之延遲 時間）。 如上所述，依據本發明，一條屏蔽線係形成於每一條 :號線之其中-個反側±，具有與信號線相同長度並具有 ，地電位之m或某—條信號線是f曲狀，而具有接 土 ，位之屏蔽線係形成於由信號線之彎曲部分所界定之空 =區域中，因此可在小幅增加配線區域之情況下獲得信號 線之屏蔽效應。 本發明並未受限於上述實施例，且吾人應注意到在不 背離本發明之精神與範疇下仍可實施許多變形例。如上所 述麥考附圖之配線結構係僅為本發明之例示實施例，且本
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本么月之上述與其他目的、優1¾盘# ^ #/>u 圖之下述說明而更顯清楚，其’中叙七、特被，將從配合附 擾測以;係為發明背景之例1之配線佈局圖(沒有使用抗串 圖2係為圖1所示之信號線之等效電路圖。 系為圖1所示之信號線之F1_F1D剖面圖。 β係為發明背景之例2之配線佈局圖（使用抗串擾測 = 圖4所示之信號線之f2_f2d剖面 圖6係為藉由簡化圖5而形成之圖。 圖7係為顯示延遲時間〜&紅 岡β，從了间屏蔽率之關係曲線圖。 圖8係為本發明之實施例1 φ > |_ 佈局圖。 例1中之+ V體積體電路之配線 圖9係為實施例1之修正佈局圖。 圖1 〇係顯示電壓-時間特η沾 明背景之例⑷間的比較敛與在本發明之實施例1與發 圖11係為本發明之實施例？ 線佈局圖。 也例2中之丰導體積體電路之配 線佈Γ圖2係為本發明之實施例3中之半導體積體電路之配 圖13係為本發明之實施例4中之半導體積體電路之配 綠佈局圖。 圖14係為本發明之實施例5中之半導體之配 線佈局圖。 535259 圖式簡單說明 圖1 5係為本發明之實施例6中之半導體積體電路之配 線佈局圖。 圖1 6係為本發明之實施例7中之半導體積體電路之配 線佈局圖。 圖1 7係為顯示圖1 6所示之配線佈局的局部圖。 圖1 8係為比較發明背景之例子與本發明之實施例間的 總配線區域與屏蔽率（近似式）之表格。 圖1 9係為比較發明背景之例子與本發明之實施例間的 總配線區域與屏蔽率（數值）之表格。 【符號之說明】 C1-C2〜電容 D1 - D 5〜屏蔽線 E1-E4〜屏蔽線 S1-S4〜信號線 1 2 0〜基板接點 1 3 0〜貫通孔接點
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Claims (1)

  1. 535259 六、申請專利範圍 1. 一種半導體裝置，包含： 一第一信號線，具有一第一段； 一第二信號線，具有至少一第一段與一第二段，其中 第二信號線之第一段係平行並鄰接於第一信號線之第一 段，而第二信號線之第二段係藉由第一彎曲點而連接至第 二信號線之第一段；以及 一第一屏蔽線，具有一第一段，其平行並鄰接於第二 信號線之第二段，並位於第一信號線與第二信號線之第二 段之間； 其中，屏蔽線係被提供以預定電壓。 ¥ 2. 如申請專利範圍第1項之半導體裝置，其中： 第二信號線更包含一第三段，其藉由第二彎曲點而連 接至第二配線之第二段；且 第一屏蔽線更包含一第二段，其平行並鄰接於第二信 號線之第三段，且第一屏蔽線之第二段係藉由彎曲點而連 接至第一屏蔽線之第一段。 3. 如申請專利範圍第2項之半導體裝置，其中： 第一信號線更包含一第二段，其藉由第一彎曲點而連 接至第一信號線之第一段，且第一信號線之第二段係平行 並鄰接於第一屏蔽線之第二段；且 _ 第一屏蔽線之第二段係位於第二信號線之第三段與第 一信號線之第二段之間。 4. 如申請專利範圍第3項之半導體裝置，其中： 第一信號線更包含一第三段，其藉由第二彎曲點而連
    第21頁 535259 六、申請專利範圍 接至第一信號線之第二段；且 第一信號線之第三段係平行並鄰接於第二信號線之第 三段。 5. 如申請專利範圍第3項之半導體裝置更包含： 一第二屏蔽線，具有一第一段，其平行並鄰接於第二 信號線之第二段；以及 一第三信號線，平行並鄰接於第二屏蔽線之第一段與 第二信號線之第三段兩者，以使第二屏蔽線之第一段位於 第三信號線與第二信號線之第二段之間； 其中，第二屏蔽線係被提供以預定電壓。 # 6. 如申請專利範圍第5項之半導體裝置，其中： 第二屏蔽線更包含一第二段，其平行並鄰接於第二信 號線之第一段，且第二屏蔽線之第二段係藉由彎曲點而連 接至第二屏蔽線之第一段，以使第二屏蔽線之第二段位於 第三信號線與第二信號線之第一段之間。 7. 如申請專利範圍第6項之半導體裝置，其中預定電 壓係為接地電位。 8. 如申請專利範圍第6項之半導體裝置，更包含： 一絕緣層，覆蓋第一信號線、第二信號線、第一屏蔽 線與第二屏蔽線； ¥ 一第一開孔，位於第一屏蔽線上之絕緣層中；以及 一第一上層屏蔽線，位於絕緣層之頂端上，並經由第 一開孔而連接至第一屏蔽線。 9. 如申請專利範圍第8項之半導體裝置，更包含：
    第22頁 535259 六、申請專利範圍 一第二開孔，位於第二屏蔽線上之絕緣層中；以及 一第二上層屏蔽線，位於絕緣層上，並經由第二開孔 而連接至苐^一屏敝線。 10. —種半導體裝置，包含： 一第一信號線，具有一第一段； 一第二信號線，具有一第一段與一第二段，其中第一 段係藉由彎曲點而連接至第二段，而第二信號線係平行於 第一信號線； 一第一屏蔽線，具有一第一段，其位於平行並鄰接於 第一信號線之第一段與第二信號線之第二段兩者，以使第 ¥ 一屏蔽線位於第一信號線之第一段與第二信號線之第二段 之間；以及 一第二屏蔽線，平行並鄰接於第二信號線之第一段， 其中，第一屏蔽線與第二屏蔽線係被提供以預定電 壓。 11. 如申請專利範圍第1 0項之半導體裝置，其中： 第二屏蔽線更包含一第二段，其平行並鄰接於第二信 號線之第二段，以使第二信號線之第二段位於第二屏蔽線 之第二段與第一屏蔽線之第一段之間；且 第二屏蔽線之第一段係藉由彎曲點而連接至第二屏蔽 ¥ 線之第二段。 1 2.如申請專利範圍第1 1項之半導體裝置，其中，第 二屏蔽線之第二段與第二信號線之第二段實質上具有相同 的長度。
    第23頁 535259 六、申請專利範圍 1 3 ·如申請專利範圍第丨丨項之半導體裝置，其中，第 二屏蔽線之第二段與第一屏蔽線之第一段實質上具有相同 的長度。 14·如申請專利範圍第13項之半導體裝置，其中第一 信號線更包含一第二段，其平行並鄰接於第二信號線之第 二段，且第一信號線之第二段係藉由彎曲點而連接至第一 信號線之第一段。 1 5·如申請專利範圍第丨4項之半導體 定電壓係為接地電位。 ㈣衣置八中預
    1 6.如申請專利範圍第1 4項之半導體裝置，更包含·· 一絕緣層，覆蓋第一信號線、第二信 線與第二屏蔽線； 乐开雨 一，一開孔，位於第一屏蔽線上之絕緣層中；以及 一第一上層屏蔽線，位於絕緣層之頂 一開孔而連接至第一屏蔽線。 卫、、工由身 1 一7·^如-申請專利範圍第1 4項之半導體裝置，更包含： 一，-開孔位於第二屏蔽線上之絕緣層中；以及 弟一上層屏蔽線，位於絕緣層上， 而連接至第二屏蔽線。 工、、工由弟一開孔 第三與第四段 第三與第四段
    18· —種半導體裝置，包含： 一第一信號線，具有第一、第二 段係藉由彎曲點而連接至下一段； 弟一信號線，具有第一、第二 段係藉由彎曲點而連接至下一段；
    535259 六、申請專利範圍 一第一屏蔽線，具有第一、第二與第三段，每一段係 藉由彎曲點而連接至下一段； 一第二屏蔽線，具有第一、第二與第三段，每一段係 藉由彎曲點而連接至下一段；以及 一第三屏蔽線，具有第一、第二與第三段，每一段係 藉由彎曲點而連接至下一段， 其中，第二信號線之第二與第三段係於一侧分別位於 第三屏蔽線之第二與第三段之間，而於另一側分別位於第 二屏蔽線之第一與第二段之間， 其中，第一信號線之第二與第三段係於該一侧分別位 ¥ 於第二屏蔽線之第二與第三段之間，而於該另一侧分別位 於第一屏蔽線之第一與第二段之間，以及 其中，第一信號線之第一段係平行並鄰接於第二信號 線之第一段，而第一信號線之第四段係平行並鄰接於第二 信號線之第四段。 1 9.如申請專利範圍第1 8項之半導體裝置，更包含： 一絕緣層，覆蓋第一信號線、第二信號線、第一屏蔽 線與第一屏敝線， 一第一通道孔，位於第一屏蔽線上之絕緣層中； 一第二開孔，位於第二屏蔽線上之絕緣層中； ¥ 一第一上層屏蔽層，位於絕緣層上，並經由第一開孔 而連接至第一屏蔽線；以及 一第二上層屏蔽層，位於絕緣層上，並經由第二開孔 而連接至第二屏蔽線。
    第25頁 535259 六、申請專利範圍 20. —種半導體裝置，包含： 一第一屏蔽線； 一第一信號線，鄰接第一屏蔽線； 一第二信號線，鄰接第一信號線； 一第二屏蔽線，鄰接第二信號線；以及 一第三信號線，鄰接第二屏蔽線； 其中，第一屏蔽線與第二屏蔽線係被提供以預定電 位0
    第26頁
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