TW512491B - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- TW512491B TW512491B TW090118268A TW90118268A TW512491B TW 512491 B TW512491 B TW 512491B TW 090118268 A TW090118268 A TW 090118268A TW 90118268 A TW90118268 A TW 90118268A TW 512491 B TW512491 B TW 512491B
- Authority
- TW
- Taiwan
- Prior art keywords
- copper
- reaction chamber
- steel
- layer
- pressure
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/913—Diverse treatments performed in unitary chamber
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
512491 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明( [相關申請案] 本案包含相關於揭示於審查中相關申請案,於Μ” 年12月9日提出申請,申請序號第_208245號之標的内 今。現在該案已於2〇〇〇年u月28曰獲頒發美國專利第 6153523 號。 [技術領域] 本發明係關於在半導體元件中使銅和/或鋼合金金屬 化的方法’特別是牢固地封蓋鋼或銅合金的互連層。本發 j可應用於製造含有次微米設計特徵的高速積體電路,和 高傳導率互連結構。 [發明背景] +一對於间密度與超人型積體半導體配線的性能有越來 越嚴格的要求時,需要在互連技術上有快速的因應變化。 如此越趨嚴袼的要求標準已經發現在供應低Rci阻抗-電 谷)互連電路模組時是很難相的,特収因 得次微米介層洞、接觸'渠溝擁有高縱橫比。 ^决的半導體件係包含典型掺雜以單晶石夕的半導 =,和複數個相繼形成的令間電介質層與導電模組。 積體電路形成包含複數個導 固寻电模組,以及複數個互連線, 而該夺電模組包含由内線間 ^ ^ ^ ^ 所刀開的V線,而該複數個 為匯流排線、位元線、字元線與邏輯互連線。 充;二二不同層,也就是上層和下層的導電模組是由 充填牡介層洞的導電插塞 的導電插塞建立了與半導體^接'然而,充填著接觸孔 ’基离上作用區域的電性接觸, ----'·--1L.----裝--- (請先閱讀背面之注意事項再填寫本頁) 1T--------- ▲ ?國國孓嘌一(CNS)A、!規格(:2]〇
512491 經濟部智慧財產局員工消費合作社印製 91878 A7 B7 五、發明說明(2) 譬如源極/漏極區。傳導線係以溝渠組成,而該溝渠典型地 相關於半導體基質而實質水平延伸。當元件的幾何層級縮 到次微米的層級時,包含五個或更多的金屬化層級的半導 體晶片將會越來越流行。 一般是藉由在具有至少一個導電模組的導電層沉積 中間插入層的電介質,藉由形成由習知光照和蝕刻技術來 穿透中間插入層電介質的開口,並且藉由用導電材料,例 如“鎢’’,來充填開口來形成充填介層洞的導電插塞。在 中間插入層電介質表面的過量導電材料一般是用“化學機 械研磨法”(CMP)來移除。如此的一種方法係以鑲嵌知 名,並基本地有關於在中間插入層電介質裡形成開口並以 金屬來填滿開口。雙重鑲喪技術有關於形成具有低接點或 介層洞區來連接高溝渠區之開口,而該開口係填滿導電材 料,一般是使用金屬,以同時形成導電插塞來與導電線電 接觸。 高性能的微處理器應用需要急速的半導體電路,半導 體電路的控制速度與在互連模組上的電阻和電容成反比。 當積體電路趨於複雜並且元件片的尺寸與空隙趨於微小 時、,積體電路的速度就較少視電晶體本身而定,而較多視 互連模經而定。“小却化,,|七—人士 的且 …匕I求包含有小接點與小橫斷面 互連。當金屬互連層的長度增加而且橫斷面的面積與 連層間的縫隙減少時’互連層配線將增加電阻電容的延 遲=果將互連層的節點予以安排越過相當大的距離,例 〜日微米或更多如次微米技術,則互連層的電容會限制 -國國 fi?i"CNS)A4 規 ---------------------訂.-------- (請先閱讀背面之注意事項再填寫本頁) 512491 A7 B7 五、發明說明(3) 住電路節點的電容負載,因此也限制了電路的速度。合# 人 田又 (請先閱讀背面之注意事項再填寫本頁) 什尺規降到大約0.1 8微米或更小時,例如大約〇〗5微米 或更小,因為積體電路速度嚴重的延遲而造成的淘汰率會 減少產品的生產量並增加製造成本。此外,當配線的寬度 減小時’導電度與電遷移的阻抗就越趨於重要。 在互聯層金屬化上用以替換鋁之替代品的方面,鋼和 銅合金已經受到相當大的注意。銅相對於鋁來說,是較為 便宜的、較容易生產的、並擁有較低的電阻,另外,銅相 對於鎢來說則具有改良的電性,使得銅成為在導電插塞的 使用上與在導電線的使用上為令人期望的金屬。 形成銅插塞與導線的一種方法包含應用化學機械研 磨之鑲嵌結構的使用,例如由Te〇ng獲得之美國專利第 5693 563號。然而,因為鋼的擴散穿透中間電介質層材料, 例如二氧化矽,所以鋼互連結構就必須由擴散位障層來予 以封進。典型的擴散位障金屬包含钽(Ta)、氮化鈕(TaN)' 氮化鈦(ΤιΝ)、鎢化鈦(Ti w)、鎢(w)、氮化鎢(WN)、丁卜丁出、 氮化鍚鈦(TiSiN)、氮化鍚鎢(WsiN)、氮化鍚鈕、和 經濟部智慧財產局員工消費合作社印製 氮化矽來封裝鋼。使用這些位障材料來封裝銅並不受限於 銅和中間層電介質間的界面,但也包括與其他材料的界、 面0 因著傳統使用擴散位障層(封蓋層)之銅互連方法而存 在有額外的問冑°例^,習知的做法包含在中間層電介質 裡形成一個鑲嵌狀開口,沉澱位障層,例如氮化钽,給開 σ及在中叫層電介質表面上加襯裏,用銅或鋼合金層來填 :紙張適 家漂: 91878 M2491 A7 —---—--—_________B7 五、發明說明(4) --------------^--- (請先閱讀背面之注意事項再填寫本頁) 充缺口,使用化學機械研磨的方法,並在鋼和鋼合金裸露 的表面上形成封蓋看。然而,令人發現到的是這些經由電 漿加強化學氣相沉積所沉澱的封蓋層,例如氮化矽,則表 現出對於銅或銅合金表面的报差的黏著力。因此,封蓋層 很谷易移除,例如因著到傷或因為後來沉基層所引發的壓 力而造成剝落、结果,銅或鋼合金並未完全予以封蓋住而 銅的擴散依然發生,因而對元件的性能有不良的影響,並 且降低了銅和銅合金互連元件的電遷移阻抗。此外,習知 電漿加強化學氣相沉積(PECVD)之氮化矽封蓋層的密度約 為2·6>2公克/立方公分’也因此,後來金屬化層形成互連 時心二傳統封蓋層並不能狼有效於成為姓刻终端層。 ♦ 經濟部智慧財產局員工消費合作社印製 在審查令的相關申請案序號第09/112472號於1998 年7月γ日提出申請,關於PECVD氮化矽覆蓋層到銅互 連之黏著力問題,係由開始時用含氫的電漿處理裸露的表 面,之彳交在該經過處理的表面上形成矽化銅層,並於其上 沉澱一層氮化矽封蓋層而提岀。在審查中的相關申請案序 號第〇9/131872號於1998年8月1〇日提出申請,現在已 在2000年12月26日獲頒發美國專利第6165894號,關於 氮化矽覆蓋層到銅互連之黏著力問題,係由以含氨的電漿 來處理裸露的表面,並沉澱氮化矽封蓋層於其上而提出。 在審查中的相關申請案序號第09/208245號於1998年12 月9日提出申請,現在已在2〇〇〇年11月28曰獲頒發美國 專利第61 53523號,揭露了一種使用含氨的電漿來處理裸 露的表面的方法,然後在高密度電漿狀態下沉澱氮化矽 太紙張尺度適用由國國家丨票準(CNS)A4規格(210 X 297公釐 4 91878 512491 經濟部智慧財產局員工消費合作社9制π 的準確 元件 之_或銅合 性與可靠性,需要-種能夠形成封裝鋼或鋼合金 的方法。更需要一種能夠在其間具有強黏著力 金互連上形成封蓋層的方法。 [發明概述] 本發明之-優點是提供一種製造具有高可 銅合金互連元件的半導體元件之方法。 " A7 B7 五、發明說明(5) 蓋層以獲得約2·67到約2.77克/立方公分的密度。在審查 中的相關申請案序號第09/112158號於1998年7月9曰 提出申請(委託人案件編號第Ε0984,我們的案件編號第 52352-646)’揭露了一種包含以含有氮和氨的電漿來處理 銅或銅合金層的表面,隨後在同一個反應室内的氮的存在 處沉殿封蓋層以改良封蓋層到銅互連之黏著力的方法。這 些技術一直以來都是有效的。 然而’在更進一步的實驗與研究之後,發現在這些經 過電漿塗抹以移除氧化鋼的鋼或銅合金層的表面上發生變 色,例如變黑和/或變綠,其係顯示岀在沉澱封蓋層之前經 電漿處理的鋼或銅合金表面的毒化以及/或者腐蝕。在鋼或 銅合金互連和例如t化石夕封蓋㈣封蓋層之間的界面發生 的腐蝕和/或毒化問題,負面地影響了其間的黏著力。 當設計尺規降到次微米的範圍,像是大約〇 更小’例如大約⑶微米和更小’對於互連模組 要求則變得尤其嚴格。因此,封蓋或位障層到鋼互 著力與金屬化處理層之間垂直互連的準確度需要有更大: 可靠性。於是,為了使垂直金屬化處理層能有更好—— 太纸張尺度適用-國國家_ (c料雕格⑵ ----W----L----裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 878 Α7 Β7 五、發明說明(6 ) 本發明的另一項優點是提供一種製造包含具有堅固 黏著其上之氮化矽封蓋層的銅或銅合金互連元件的半導體 元件之方法。 本發明的其他優點與特徵,將在之後的說明中陳述, 而就部分而言,本發明的其他優點與特徵對於那些因接下 來的實驗而具有本技術之普通技巧的人來說將是特別明顯 丨的,或者可以從本發明的做法中學得。本發明的優點將因 在附加的申請專利範圍_午以特別地指出而令人了解並得 到認同。 根據本發明,前述與其它的優點係部份地由一種製造 半導體元件的方法來獲得優點,該方法包含下列幾項^於 第一壓力的反應室中,使用含氨的電漿來處理銅或銅合金 表面;在一段約30秒至00秒的時間裡,將第一壓力減壓 至約為50毫托至1〇〇毫托的第二壓力;導引矽烷進入反應 >室中;並在反應室中沉澱氮化矽位障層於銅或銅合金層的 表面上0… 本發明的另一概念為製造半導體裝置的方法,該方法 包含下列各步驟:加熱反應室的溫度至約300°c到4〇〇°C ; 在約300。(:到400°C的溫度下用氮滌淨反應室;引入晶圓於 反應至中’該晶圓包含有鋼或銅合金層的表面;使用含氨 的電漿來處理在該銅或銅合金層的表面上;並在反應室中 形成位障層於已處理的鋼或銅合金之表面上。 本發明之實施例,包括在此複數個短暫的階段裡,逐 漸地引進矽烷於反應室中,直到能在開始沉澱氮化矽位障
本纸張尺度適用中國國家標沒(:CNS)A4規格(210 X 297公膂) ό 9187S --------------裝.-- (請先閱讀背面之注意事項再填寫本頁) 訂. -線· 經濟部智慧財產局員工消費合作杜印製 512491 經濟部智慧財產局員工消費合作杜印製 A7 五、發明說明(7) 層之刖達到至少大約丨5〇SCem的流率。本發明的實施例更 進步地包含在導入晶圓之前的複數個階段裡的開始滌淨 反應室。本發明的實施例更進一步地包括於晶圓上的中間 層電介質裡形成開口,沉積底層擴散位障層,例如氮化鈦, 加觀裏於開Π及中間電介質層上,在充填開口之擴散位障 層上沉澱鋼或銅合金層並蓋滿_間層電介質,用化學機械 研磨的方法移除所有溢出開口的銅和銅合金層,留下裸露 在外的表面並使其氧化,且輸送晶圓到反應室中,以用於 根據本發明,由使用含氨的電漿來處理裸露的鋼和銅合金 層表面的加工處理;並在該已經處理的表面上沉澱氮化矽 位障層。 由下列之詳細說明,對那些熟練本技藝方面之技術人 員來說,本發明的其他優點將會是明白無誤的,其令簡單 地經由舉例說明在實現本發明時預期中最好的操作模式, 而說明了關於本發明中的實施例。應瞭解到,本發明可有 其他不一樣的具體實施例,其本身的細部在許多顯然的方 向上都可作修飾,而全然不違背本發明。所以,在本質上 我們把這些圖形與說明係視為例證而非限制。 [圖式之簡單說明] 第1圖至第4圖係說明根據本發明實施例的方法的— 系列施行階段。 [元件符號說明] 10 電界質層 11 鑲嵌開口 ---- 一---ί-----裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 12 位障層 13 鋼或鋼合金声
^12491 A7 -一--- B7 五、發明說明(8) 氧化銅錫箔 氮化矽封蓋層 13A 銅或銅合金互連元件 20 )0 銅或銅合金表面 40 41 中間層電介質 (請先閱讀背面之注意事項再填寫本頁) [發明之實施形態] 本發明提岀並解決封蓋銅和銅合金互連,例如使用氮 化矽當作封蓋層,伴隨而來的問題。根據本發明實施例的 方法,可以明顯改良例如氮化矽之封蓋層對於鋼和鋼合金 互連元件的黏著力,因而避免封蓋層剝落、鋼擴散並提高 電遷移阻抗。在此應用的整個實施過程中,銅趨於包圍高 純度的元素銅以及以鋼為主成分的合金,例如包含有少S 分錫、鋅、錳、鈦、鎂以及鍺的銅合金。 當設計尺規降到深次微米的範圍,像是大約0.18微米 和更小’例如大約i 5微米和更小時,對於封裝的銅和/ 或鋼合金互連元件之可靠性就越趨於重要。形成銅和鋼合 金互連元件的傳統方法令人恭興3 ^' 一 沄7人發覺疋一種於形成氧化銅表面 溥膜時導致的鑲嵌開口,並 並且令人相仏地包含在化學 研磨過程中形成的hi二 風的氧化銅和氧化亞銅混合物。在 經 濟’ 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 氧化鋼表面薄膜係為多孔質 ^ ^ 買且易脆的。此虱化鋼表面薄膜 的存在非預期地減少了璧如 加入人 了譬如氮化矽之封蓋層對於下層鋼和 銅0金互連兀件的黏著力。姓杲人 ^ ^ …果,在銅或鋼合金/氧化鋼界 面上產生裂痕,其導致铜的 電邊銘鉻斗产 的擴散,並由於該擴散而加劇了 金氣化銅界面的裂痕加強了表面 在審查中相關申嗜莹玄咕始 义女求仔急遑。 丁仰w Τ明累斤號第〇9 24/ —该;竭露的含氫電漿 一1 — M2491 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(9) 處理法與在審查中相關申請案序號第〇9/i3i872號現在已 2 2000年12月26日獲頒發美國專利第6165894號中所揭 露的含氨電漿處理法,?文良了氮化石夕封蓋層對於銅或銅合 金的黏著力。因著更明顯地改良了封蓋層,例如氣化石夕的 黏著力,本發明所提出的改良方法優於這些審查令相關申 δ青案的方法。 根據實驗與研究的實施,吾人發現經過電漿處理以減 少氧化鋼的銅金屬化表面發生變色,例如變黑且/或變綠。 這些變色係令人認定為腐蝕與/或毒化的徵兆,該腐蝕與/ 或毒化藉由減少銅和封蓋層間的黏著力而退化它們之間的 界面。進一步實驗與研究提出了一種看法,在鋼與封蓋層 間界面的這種剝蝕與毒化係起源於許多因素。 在實驗與研究期間,吾人觀察到在電漿處理銅表面以 移除氧化銅之後,反應室係予以抽氣約1〇秒鐘左右,而用 以沉澱封蓋層所需的反應氣體則以適合沉澱的流率而導進 =應室。例如,實驗發現當沉澱氮化矽封蓋層在經過含氨 電漿處理過的鋼表面時,矽烷以控制在每分鐘15〇立方公 分左右的質量流率而導進反應室。然而,卻經常遇到初始 的波動與突波,因此,實際上,矽烷以例如大約每分鐘2〇〇 到300立方公分的較高流率進入反應室。剛經過電漿處理 以減少氧化銅後的鋼表面係為極敏感的,因此易發生剝 蝕。更進一步令人相信的是,在電漿處理過後不久,導進 反應室之矽烷的初始波動不良地影響著敏感的鋼表面,並 導致在銅互連與氮化矽封蓋層間界面的腐蝕和/或毒化。另 各纸47 gj $ $了2丨。X 297 公t ) —— -
… v 9IH7S —1-----裝--------訂---------i^AW— (請先閱讀背面之注意事項再填寫本頁) A7
外的實驗與研穿象;隹_本ϋ X 殘留在反應室二人相信’於晶圓製程操作間 至理的氧體導致經電漿處理過之銅表面的變辛 和/或毒化。 月提出並解決經含氨或含氫電漿處理過的鋼表 面所發生的腐蝕和嶋化問題,也因此顯著改良了鋼互連 與封蓋層間界接的完整,例如氮化⑦封蓋層。所以,本發 明能夠顯著改良元件的可#性,特別是在次微米的範脅 下。 根據本發明的實施例,相對於傳統方法中在導進反應 氣體以沉澱封蓋層前,例如於沈澱氮化矽封蓋層時,導進 矽烷之前,提供足夠的時間來使電漿處理過的銅表面鈍 化,以減少其敏感度至退化,本發明在電漿處理與封蓋層 沉澱間的時間是較長的。因此,本發明實施例包含經過電 漿處理銅表面後之壓力的缓慢降低。舉例來說,在一開始 大約5托到8托的壓力下可以電紫處理銅表面。電漿處理 之後’壓力可於延長的一段大約3 0秒至大約6 0秒時間内, 降到大約50毫托到1 00毫托,以提供足夠的時間來使電蒙 處理過的銅表面鈍化。 本發明更進一步的實施例包括導進封蓋層的反應氣 體,例如>5夕烧,慢慢漸進地增加反應氣體流直到達到沉積 所需要的總量。舉例來說,本發明的實施例包含緩慢地導 進矽烧直到達到大約1 5 0每分鐘立方公分的流動速率。合 適的加速係包含於複數個階段導進矽烷,在每一個階段 裡,流動速率係以每5分鐘的間隔來增加3 0 0 s c c m。
本紙張尺度適用中國國家標準(C,NS)A4規格(210 X 297公釐) 10 91S7S 512491 A7
A7 B7 與使用銅或銅合金層來填充開口 ^更有 介質的開口可以藉由先沉藏一種子層, 地鍍上銅或銅合金層來填充。然後,施 以使得銅或銅合金的上表面充分地與中 面共面。由於化學機械研磨,氧化鋼的 。然後’該裸露的鋼或鋼合金的氧化表 多個已揭露的實施例來加工處理,因此 地減少銅/氮化矽界面的腐蝕和/或毒 經濟部智慧財產局員工消費合作社印製 五、發明說明(U) 層’例如氮化鈥, 利的是,中間層電 然後電鍍或不用電 行化學機械研磨, 間層電介質的上表 薄膜遂典型地形成 面則根據一個或更 充分地消除或明顯 化0 (請先閱讀背面之注意事項再填寫本頁) 、、二由本發明的指引與揭露出的目標,含氨電襞處理過 程中的狀態與譬如氮化矽之封蓋層的沉澱,可以在特殊情 況下發揮最大的作用。例如,在氨氣流率约為i⑽到60时 seem,壓力约為2托至約1()托,溫度約為3⑽。c至42〇t;, 兩頻率功率約為1〇〇到1000瓦,與低頻率功率約為5〇到 5〇〇瓦的狀態下,令人發現適合以含氨電漿來處理裸露的 銅和銅合金表面一段適當的時間,例如大約秒。在矽烷 流率約為15〇sccm,氨氣流率約為1〇〇到6000sccm,氮氣 流率約為6000到10000 sccm,壓力約為L2托到6.0托, 温度約為300°C至420°C,高頻率功率約為1〇〇对1〇〇〇瓦, 與低頻率功率約為50到500瓦的狀態下,令人發現適合由 較高化學氣體沉澱的電漿來沉澱氮化矽封蓋層一段時間, 譬如Ϊ 0秒至約〗00秒。更方便的是,關於以含氨電漿來處 理銅的金屬化與氮化矽封蓋層之電漿沉澱的整個過程均都 在同一個反應室裡進行。 本::氏張尺度適用家漂準(CNS)A4規格(2i〇 x 297公^---— ^ ^ } \1 Qix /8 512491 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(D) 根據本發明之實施例,鑲嵌開口可以在溫度約為Μ 。(:至15(TC藉由物理氣相沈積來充填鋼或鋼合金,或者在 溫度約低於2〇(TC藉由化學氣相沈積來充填。於本發明中 各種的實施例,可使用一般機質與中間層電介質。例如, 可以摻雜單結晶石夕或坤化鎵於基質。本發明使用的令間層 電介質可以包含習知半導體元件製造所使用的任何電介質 材料。例如,可以應用譬如是二氧化矽'含磷的矽玻璃 (ps^)、含磷硼的矽玻.(BPSG)、由四乙原矽酸鹽(te〇s) 取得的一氧化矽、或電漿加強化學氣相沈積處理後的矽烷 等材.料。習知的微影照像與蝕到技術影響著形成於電介質 層中的開口。根據本發明而設計的中間層電介質也可以包 含低電介質接觸材料,包括聚合體,例如聚醯胺。 本發明的實施例係概要地說明於第1圖至第4圖,其 中相同的參考數字標示相同的特徵。參照第1圖,像是 妾觸或;I層洞的鑲歲開口 1〗,形成於例如二氧化石夕的電介 貝層1 0中。應令人了解的是開口丨〗也可以形成為雙鑲嵌 X3 坪σ ’該開口以一個接觸或介層洞而與溝槽區相連接。先 儿殺位障層1 2 ’例如氮化鈦,再沉澱銅或鋼合金層I 3。於 電鍍或無電鍍鋼層13上面,子層(未顯示)係沉澱於位障層 12上。
#照第2圖’藉由化學機械研磨移除銅或銅合金層i 3 $於開口 11的部分。結果,在銅或銅合金互連元件13 A ,课路表面形成氧化鋼錫箔20。然後根據本發明之實施 例’將該冬古a « $爾金屬化的晶圓導入於反應室中。該反應室 x 2_ —一 —*-----裝 *-------訂-------— (請先閱讀背面之注意事項再填寫本頁) 91878 13 512491 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(14) 先於>蓋度約為300C至420C下使用氮氣務淨以移除來自 先前製程的殘留氣體並使反應室保持良好的狀態以用於電 漿處理及封蓋層沉澱。發現於複數個階段中綠淨反應室最 好是每一次都導進氮氣、中斷導進的氮氣、與抽出反應室 裡的氮氣,以贫整反應室至最理想的狀態。 參R?、弟3圖’根據本發明實施例,含氨電漿處理具有 一層氡化銅薄膜20在其上的銅或鋼合金互連元件丨3八的 裸露表面以移除或充份減少氧化鋼薄膜2〇,以留下一層乾 淨減少的銅或銅合金表面30。此時於一段時間裡,例如約 3〇秒至60秒,減低壓力,以提供足夠的時間使經過電漿 處理的銅表面來鈍化,因此在導進石夕燒時該表面能阻抗剝 蝕。之後如同複數個階段一般,慢慢地並加速地導進梦烷, 直到達到至少為約1 5 0 s c c m的、4音 的机率°此時遂開始沉澱氮化 石夕封蓋層。 如第4圖所示,沉澱氮化 凡化贫封蓋層40於銅或銅合金 互連層13的乾淨裸露表面3〇 衣™川以元全封裝銅或銅合金互連 層13。沉澱其餘的中間層電 一卜 貝41,像是從TEOS取得的 一氧化矽或矽烷。由此方法, 使件大多數的中間層電介質 =金屬化模组建構在半導體基質上,也形成許多的互連元 是’銅互連與氣化發封蓋層間的界面是完全 響复η或毒化,否則該變色與/或毒化就會不良地影 響其間的黏著力’也因此而 理蓝,〇 疋良了用於接下來之金屬化處 理層級的準確性與可靠性。 本發明藉由明顯地減少經 ^電漿處理的銅表面與沉澱 及纸張用令國國家標 91878 _____________^--- (請先閱讀背面之注意事項再填寫本頁) . -線.
經濟部智慧財產局員工消費合作社印-M 512491 Λ7 ----------B7__ 五、發明說明(15) 於其上的氮化矽封蓋層之間界面的腐蝕和/或毒化來促成 極可靠的銅或鋼合金互連元件的形成,也因此增加了封蓋 層的‘著力。預先以氮氣洗務反應室以及/或者經電漿處理 k提供充份的時間,以使得電漿處理過的銅表面較不易毀 於因引進矽烷與/或因緩慢地加速矽烷之引進到沈澱用的 合適流速所造成之剝蝕,該情形係提出何者為令人相信的 銅互連層與封蓋層之間界面腐蝕與/或毒化問題之原因◊因 此,本發明藉由增加高密度電漿封蓋層的黏著力,而該封 蓋層伴隨有減少的銅擴散與增加的電遷移阻抗,來顯著改 良銅和/或鋼合金互連元件的可靠性◊所以,本發明有利地 減少封蓋層剝落、銅擴散,增加電遷移阻抗,改良裝置的 可罪忮,也瑨加了產品生產率並減少了製造成本。 本發明適合應用在工業中各種鑲嵌銅或銅合金金屬 化處理互連模組的形成。本發明更適合應用在製造具有次 微米特徵與高縱橫比的開口的半導體元件。 於之前的陳述中,規定了許多特定的細節,例如特定 的材料、結構、化學、程序等,以更佳地了解本發明。然 叫,本發明可不用完全根據前述的特定細節來實施。於其 他引證巾’為了不需要模糊本發明1名的程序與材料並 未予以詳細描述。 本發明只就其優先的*體摇述與其中多功能的例子 指出與描述。…解的是’本發明可以在許多其它的結 合與環境中使用,ϋ能夠如同此處插述的發明概念範圍一 樣來作改變與調整。 .以氏張尺1遇承口國國冢漂CNS) A4規珞do X 297
91S7H 4 I I I 1 « — III — — — 一SJ· I I (請先閱讀背面之注意事項再填寫本頁)
Claims (1)
- 512491 H3 第90118268號專利申請案 申請專利範圍修正本 (91年9月4曰) 1· 一種製造半導體元件的方法,該方法依序包括:於第〜 壓力的反應室中使用含氨電漿處理鋼或鋼合金表面 (13A); 在一段約30秒至60秒的時間裡,將該第一壓力滅 壓至約為50m托至l〇〇m托的第二壓力; 導引矽烷進入反應室中;以及 在反應室中沉殿氮化矽位障層(4〇)於銅或銅合金 層(13A)的表面(30)上。 2_如申請專利範圍第丨項之方法,係包含於約為5托至約 為8托的第一壓力下處理銅或銅合金層的表面。 3·如申請專利範圍第i項之方法,係包含: 於起始沉澱氮化矽封蓋層(46)前,漸漸地導進矽烷 於反應室中,直到流率達到至少約為15〇 sccm ;以及 經濟部中央標準局員工福利委員會印製 於石夕烧流率至少約150 seem下,沉澱氮化矽封蓋 層(40) 〇 4. 如申請專利範圍第3項之方法’係包含於複數個階段裡 將矽烷導進反應室中,直到流率達到至少約為丨5 〇 seem ° 5. —種製造半導體元件的方法,該方法依序包括: 增加反應室中的溫度至約為300°C至42〇t:; 於約30CTC至42(TC的溫度下使用氮氣滌淨反應 512491 - .^ __H3 室; 引入晶圓於反應室中,該晶圓包含裸露的銅或鋼人 金表面; 使用含氨電漿來處理銅或銅合金表面(13 A);以及 在反應室中於經過處理的銅或鋼合金層(丨3 A)的表 面(3 0)上形成位障層(4〇)。 6·如申請專利範圍第5項之方法,係包含在不超過約i托 的壓力下,使用氮氣來滌淨反應室。 7.如申請專利範圍第6項之方法,係包含於複數個階段, 使用氮氣來滌淨反應室,而各階段都包括··導進氮氣於 反應室中;中斷導進氮氣於反應室中;以及從反應室抽 出氮氣。 8 ·如申請專利範圍第7項之方法,係包含於第一壓力,以 含氨電漿來處理銅或銅合金表面(13 A); 在一段約3 0秒至6 0秒的時間裡,將第一壓力減壓 至約為50m托至100m托的第二壓力; 導引矽烷進入反應室中;以及 經濟部中央標準局員工福利委員會印製 在反應至中沉殿氮化石夕位障層(4〇)於鋼或銅合金 層(13A)的表面上(30)。 9.如申凊專利範圍第8項之方法,係包含於約5托至8托 的第一壓力下,處理鋼或銅合金層表面。 1 0.如申請專利範圍第9項之方法,係包含: 於開始沉澱氮化矽位障層(40)前,漸漸地導進矽烷 於反應室中直到流率達到至少約為15〇 sccm ;以及 本紙張尺度適用中國國家標準(CNS) Α4^^〇χ 297 ----—- 2 91878 512491 H3 於至少約1 50 seem的矽烷流率下沉澱氮化矽位障層。 經濟部中央標準局員工福利委員會印製 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 91878
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/626,455 US6596631B1 (en) | 2000-07-26 | 2000-07-26 | Method of forming copper interconnect capping layers with improved interface and adhesion |
Publications (1)
Publication Number | Publication Date |
---|---|
TW512491B true TW512491B (en) | 2002-12-01 |
Family
ID=24510446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090118268A TW512491B (en) | 2000-07-26 | 2001-07-26 | Method of manufacturing semiconductor device |
Country Status (9)
Country | Link |
---|---|
US (1) | US6596631B1 (zh) |
EP (1) | EP1303876B1 (zh) |
JP (1) | JP2004505447A (zh) |
KR (1) | KR100774599B1 (zh) |
CN (1) | CN1276498C (zh) |
AU (1) | AU2001275273A1 (zh) |
DE (1) | DE60139695D1 (zh) |
TW (1) | TW512491B (zh) |
WO (1) | WO2002009173A2 (zh) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3705724B2 (ja) * | 1999-11-19 | 2005-10-12 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
DE10059143B4 (de) * | 2000-11-29 | 2006-12-28 | Advanced Micro Devices, Inc., Sunnyvale | Oberflächenbehandlungs- und Deckschichtverfahren zur Herstellung einer Kupfergrenzfläche in einem Halbleiterbauteil |
US20090004850A1 (en) | 2001-07-25 | 2009-01-01 | Seshadri Ganguli | Process for forming cobalt and cobalt silicide materials in tungsten contact applications |
DE10150822B4 (de) * | 2001-10-15 | 2007-01-25 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Entfernen oxidierter Bereiche auf einer Grenzfläche einer Metalloberfläche |
US6977218B2 (en) * | 2003-07-17 | 2005-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating copper interconnects |
KR101044611B1 (ko) * | 2004-06-25 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
JP4516447B2 (ja) | 2005-02-24 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US7534732B1 (en) | 2006-02-17 | 2009-05-19 | Spansion Llc | Semiconductor devices with copper interconnects and composite silicon nitride capping layers |
US7713866B2 (en) * | 2006-11-21 | 2010-05-11 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
JP2009141058A (ja) | 2007-12-05 | 2009-06-25 | Fujitsu Microelectronics Ltd | 半導体装置およびその製造方法 |
CN102263056A (zh) * | 2010-05-26 | 2011-11-30 | 中芯国际集成电路制造(上海)有限公司 | 一种金属互连方法 |
CN102446833B (zh) * | 2011-09-29 | 2015-04-29 | 上海华力微电子有限公司 | 一种降低双大马士革氮化硅工艺颗粒的处理方法 |
US9269612B2 (en) | 2011-11-22 | 2016-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms of forming damascene interconnect structures |
WO2014021777A1 (en) * | 2012-07-31 | 2014-02-06 | Nanyang Technological University | Semiconductor device and method for forming the same |
CN104157603B (zh) * | 2013-05-15 | 2017-02-08 | 中芯国际集成电路制造(上海)有限公司 | 一种增强金属铜与ndc界面结合强度的方法 |
JP2020043263A (ja) * | 2018-09-12 | 2020-03-19 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6174810B1 (en) * | 1998-04-06 | 2001-01-16 | Motorola, Inc. | Copper interconnect structure and method of formation |
US6242347B1 (en) * | 1998-09-30 | 2001-06-05 | Applied Materials, Inc. | Method for cleaning a process chamber |
US20010049181A1 (en) * | 1998-11-17 | 2001-12-06 | Sudha Rathi | Plasma treatment for cooper oxide reduction |
US6153523A (en) * | 1998-12-09 | 2000-11-28 | Advanced Micro Devices, Inc. | Method of forming high density capping layers for copper interconnects with improved adhesion |
US6225210B1 (en) * | 1998-12-09 | 2001-05-01 | Advanced Micro Devices, Inc. | High density capping layers with improved adhesion to copper interconnects |
US6271595B1 (en) * | 1999-01-14 | 2001-08-07 | International Business Machines Corporation | Method for improving adhesion to copper |
-
2000
- 2000-07-26 US US09/626,455 patent/US6596631B1/en not_active Expired - Lifetime
-
2001
- 2001-06-04 WO PCT/US2001/018228 patent/WO2002009173A2/en active Application Filing
- 2001-06-04 JP JP2002514779A patent/JP2004505447A/ja not_active Withdrawn
- 2001-06-04 EP EP01941965A patent/EP1303876B1/en not_active Expired - Lifetime
- 2001-06-04 AU AU2001275273A patent/AU2001275273A1/en not_active Abandoned
- 2001-06-04 CN CNB018147453A patent/CN1276498C/zh not_active Expired - Lifetime
- 2001-06-04 KR KR1020037001226A patent/KR100774599B1/ko not_active IP Right Cessation
- 2001-06-04 DE DE60139695T patent/DE60139695D1/de not_active Expired - Lifetime
- 2001-07-26 TW TW090118268A patent/TW512491B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100774599B1 (ko) | 2007-11-09 |
AU2001275273A1 (en) | 2002-02-05 |
US6596631B1 (en) | 2003-07-22 |
WO2002009173A3 (en) | 2002-05-23 |
JP2004505447A (ja) | 2004-02-19 |
CN1276498C (zh) | 2006-09-20 |
KR20030020415A (ko) | 2003-03-08 |
DE60139695D1 (de) | 2009-10-08 |
CN1552096A (zh) | 2004-12-01 |
EP1303876B1 (en) | 2009-08-26 |
WO2002009173A2 (en) | 2002-01-31 |
EP1303876A2 (en) | 2003-04-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW512491B (en) | Method of manufacturing semiconductor device | |
US6153523A (en) | Method of forming high density capping layers for copper interconnects with improved adhesion | |
KR100347743B1 (ko) | 무기 장벽 박막의 부착성 증대 방법 | |
US6046108A (en) | Method for selective growth of Cu3 Ge or Cu5 Si for passivation of damascene copper structures and device manufactured thereby | |
TW418495B (en) | Copper interconnect structure and method of formation | |
US6303505B1 (en) | Copper interconnect with improved electromigration resistance | |
US6429128B1 (en) | Method of forming nitride capped Cu lines with reduced electromigration along the Cu/nitride interface | |
EP1451858B1 (en) | Interconnects with improved barrier layer adhesion | |
US6211084B1 (en) | Method of forming reliable copper interconnects | |
US6465889B1 (en) | Silicon carbide barc in dual damascene processing | |
US6225210B1 (en) | High density capping layers with improved adhesion to copper interconnects | |
US6368948B1 (en) | Method of forming capped copper interconnects with reduced hillocks | |
US6429121B1 (en) | Method of fabricating dual damascene with silicon carbide via mask/ARC | |
US6506677B1 (en) | Method of forming capped copper interconnects with reduced hillock formation and improved electromigration resistance | |
US20030042606A1 (en) | Method of forming a conductive contact | |
US6818557B1 (en) | Method of forming SiC capped copper interconnects with reduced hillock formation and improved electromigration resistance | |
US6383925B1 (en) | Method of improving adhesion of capping layers to cooper interconnects | |
US6998337B1 (en) | Thermal annealing for Cu seed layer enhancement | |
KR20010048302A (ko) | 반도체소자의 컨택 형성방법 | |
KR100973277B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
US6897144B1 (en) | Cu capping layer deposition with improved integrated circuit reliability | |
JPH09232313A (ja) | 埋め込み導電層の形成方法 | |
TW457683B (en) | Cu damascene processes preventing hillock on the surface | |
TW409151B (en) | Method of fabricating a copper capping layer | |
JP2003243393A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |