TW507321B - Semiconductor device with self-aligned contact structure and method of manufacturing the same - Google Patents

Semiconductor device with self-aligned contact structure and method of manufacturing the same Download PDF

Info

Publication number
TW507321B
TW507321B TW090112808A TW90112808A TW507321B TW 507321 B TW507321 B TW 507321B TW 090112808 A TW090112808 A TW 090112808A TW 90112808 A TW90112808 A TW 90112808A TW 507321 B TW507321 B TW 507321B
Authority
TW
Taiwan
Prior art keywords
layer
spacer
self
silicon oxide
bit line
Prior art date
Application number
TW090112808A
Other languages
English (en)
Inventor
Tae-Hyuk Ahn
Myeong-Cheol Kim
Sang-Sup Jeong
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW507321B publication Critical patent/TW507321B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Description

川7321 五、發明說明（1) I明背景 _ ‘ 1 ·發明範疇， j發明係有關一種半導體裝置及其製法。特別本發明係 -種使用雙重間隔體之帶有自行對準接觸孔 導體裝置及其製法。 冉 2·相關技藝說明 隨著半導體裝置封裝宓疮+^ 片上图揭社播I f 愈來愈南的集成，形成於晶 & β 7 Ό 線層寬度以及佈線層間間隔變成愈 ;:二=:慮形成接觸孔連結形成於帶=薄 =邊際，結果導致接觸面積較大。 == :近隨著半導體裝置變成高度集成 根據習知方法難以形成小接觸孔。=5 :::導電層之記憶裝置，導電層間高度因插置 2 田巴、，彖中間層而變高，故介於導電層間形成接觸孔银=二 困：。如此於控制設計法則有限而複雜圖樣二柊$ 孔俾縮小晶格單元面積之方法。仃料技*形成接觸 於自行對準接觸孔技術，接觸孔技術由周 :異：成。由於各種不同大小的接觸孔係根據周°:階 度、將形成接觸孔該點的絕緣材料厚戶、 、、、°構内 使用光罩獲得，故此種方法適合實現“未
第6頁 ^07321 五、發明說明（2) 置。今日最廣泛使用之自行對準接㈣方法_ 利用氧化物層及氮化物層對各向異性姓刻方 性形成。 4 k擇 圖1為根據習知方法具有自行斟進拔 裝置之剖面圖。 仃對丰接觸孔結構之半導體 參照圖！，包括第-導電層16及氮化石夕層18堆叠 導電層1 6上的線型導體結構！ 9形成於 導體結㈣之各側邊上形成氮化石夕間隔2。 ）： 絕緣層22形成於導體結構19及基板1〇上。然後使 層及氮化石夕層之選擇性姑刻速率，根據各項異性石 =層22被㈣去除而形成—個自行對 曝出去 導體結構1 9間的基板區。 〇嗓路出 導電層24因而填補自行對準接觸孔23後，第 广電層24精反向钱刻方法或化學曼第 除至絕緣層22上表面曝露為止 ”方法去 成於自行對準接觸孔23内部。 、準接觸結構形 上ΪΪ所述：知方法，於使用氮化矽層覆蓋第-導電声16 刻條件下…因二= = = :比氮切更快速钱 非傳導材料，故於自行對準= 。因氮化石夕為 之第-導電層16與第：導1;2觸4 氮化” 1 氮化矽之介電常數為7，電層24間不會產生電短路。但因 24間夕φ 為7·5，故第一導電層16與第二導電屏 -導電芦：：用5接觸結構提高兩倍’ -般接觸結構/第 子％層係使用介雷赍叙弟 吊數3.9之乳化石夕與第二導電層隔 507321 五、發明說明（3) 離。 於形成電窨器接觸孔係經由施加前述 =題裝置因而/行對準於位元線形成之案： 電谷（CBL)比較一般接觸結構提高，一 一、、' 及電容器接觸插塞（亦即儲存電枉）在#"、…構之位兀線 離，結果導致晶格早兀電容降低。例如 二 接觸孔係形成於設計法則〇丨5微半 ，準電谷态 盥儲存雷朽fi #自^ ^ 之卯錢裝置，則位元線
:儲存電極間之負載電容增加，故位 J *微微法拉第（fF)。 广电谷I匕bl)间至30 圖2為根據另一習知方法具有自行對 體装置之剖面圖。 褛觸…構之+導 :::圖2，包括第一導電層36覆蓋於氮化矽層3 導肢、、，。構39形成於半導體基板3〇上。於日i 二化痕_及氮化㈣隔體42工= 露出基板3°介於導體二 行對“=4ΐΓ第ίί ί於導體結構39及基板30上。身 觸結構。 电層4 6填補藉此形成自行對準接 化：一種習知方法，介電常數比氮化矽更低的氧 步形成氮化靖的間隔體二=則2，然後進一 於自行斟淮私* 阳粒以术只現自订對準接觸。但若 觸，故麵刻於二ί:3: =處理過程中產5未對準接 40連同氧化矽f成‘絕缓二附f進行’則氧化矽間隔體 衣成的、、、巴緣層44以其被迅速蝕刻，如此曝露 507321 五、發明說明（4) 出第一導電層3 6表面。結果於自行對準接觸孔4 5内部於第 一導電層36粤第二導電層45可能發生電短路。 另一種方法其中自行對準接觸結構係使用氧化石夕間隔體 及氮化矽間隔體組成雙重間隔體實現，揭示於美國專利第 5, 899, 722 號。 圖3為前述美國專利案揭示之半導肌取κ刮m圃υ 參照圖3，包括第一導體層5 6覆蓋氮化矽層5 8之線型導 體結構59形成於半導體基板50上。氮化矽間隔體6〇及氧化 矽間隔體6 2接續形成於導體結構5 9側邊上。氧化石夕製成的 絕緣層64形成於導體結構59及基板50上方。根據利^氧化 石夕層及氮化石夕層之選擇性餘刻速率之各向異性钱刻方法， 絕緣層64被蝕刻去除而形成自行對準接觸孔65，曝露出美 板50之介於導體結構59間之部份。 土 此時，自行對準接觸孔65内部的氧化矽間隔體62連 化矽製成的絕緣層6 4被蝕刻如此被去除。然後自行 觸孔6 5以第一 ‘電層6 6填補而形成自行對準接觸結構。 根據美國專利第5, 899, 722號揭示之方法，雖然於 ::對準接觸之光微影蝕刻處理過程產因 於導體結構59角落附近進行，㈣第一導丁體十：因: 層66間未產生電短路。二自層6與弟二導體 數比氧化矽更言…圖1所不-知方法，只有介電常 體層66間。如!I白!^、匕矽才存在於第一導體層56與第二導 曰B 仃對準接觸孔65内部之第一導體層56與 號 90112808 f/年七月曰 修正 五、發明說明（5) 第二導體層6 6間 同時於美國專 號，揭示於氧化 矽間隔體之方法 氧化方法製成， 埃，無法導致負 過程中，氧化矽 孔内部產生導體 係由容易氧化之 發明概述 因此本發明之 自行對準接觸孔 載電阻。 本發明之第二 觸孔係經由自行 容器接觸孔¥部 本發明之第三 以降低自行對準 間的負載電容。 本發明之第四 降低自行對準於 二導電層間之負 根據本發明第 的負載電阻無法下降。 利第 5，7 31，2 3 6，5，7 6 6，9 9 2 及 5，8 1 7，5 6 2 矽間隔體形成於導體結構側邊後形成氮化 。根據此等方法，因氧化矽間隔體係藉熱 故氧化矽間隔體極薄，厚度小於約1 0 0 載電容任何下降。於自行對準接觸之蝕刻 間隔體被快速蝕刻，藉此於自行對準接觸 結構與導電層間的電短路。進一步於導體 金屬製成之案例則不適用此等方法。 第一目的係提供一種半導體裝置用以降低 内部介於第一導電層與第二導電層間的負 目的係提供一種DRAM裝置，其中電容器接 對準接觸方法形成至位元線，因而降低電 位於位元線與導電層間的負載電容。 目的係提供一種製造半導體裝置之方法用 接觸孔内部介於第一導電層與第二導電層 目的係提供一種DRAM裝置，該方法係用以 位元線之導體接觸孔内部介於位元線與第 載電容。 一特徵方面，提供一種半導體裝置，包含 一片半導體基板；兩個導體結構’其係形成於半導體基板
71132-910829.ptc 第10頁 507321
第11頁 五、發明說明（7) 間有間隔距離，各個導體 -導電層上与氮化石夕光罩層；形；J:導電層及堆疊於第 體結構側邊上至低於氮化石;# =礼化石f間隔體於各該導 露侧邊上部；开彡杰〜 曰頂端高度，因而部份曝 以及氧化碎間隔體Ϊ面：間導體結'構之曝露侧部 及基板上；部份餘刻絕緣層於導體結構 方；以及間以及部份伸展於各導體結構上 對準結構。—導電層填補自行對準接觸孔而形成自行 法，；該^^ ^四特徵方面，提供-種製造DRAM裝置之方 基板上，l f: : 口步驟：形成第-絕緣中間層於半導體 元線接觸區；部份具有一閑極、電容器接觸區及位 孔曝露位元線接d:絕緣中間層而形成位元線接觸 層上，有個電容$: /成一位兀線結構於第一絕緣中間 -條位元線介於其間，各該位元線結構包括 線上的氮化矽光罩；·立兀*線接觸區，以及一堆疊於位元 側邊上至低於氮化^古形成氧化矽間隔體於各位元線結構 上部；形成氮化石夕I罩層頂端高度，因而部份曝露侧邊 氮化矽間隔體表面l隔體於各位元線結構之曝露側部上及 及第一絕緣中間居^ I形成第二絕緣中間層於位元線結構 行對準接觸孔曝雷二，份蝕刻第二絕緣中間層而形成自 伸展於各位於線結办盗接觸區之氮化矽間隔體以及部份 對準接觸孔而形:6上；以及使用電容器導電層填補自行 形成自行對準接觸結構。
第12頁 )U/321 五、發明說明（8) 根據本發明，於導體結構包含第一導 矽光罩層之增邊上，形成雙重間隔體Ϊ具；：覆蓋有氮化 及氮化係間隔體1 —導電蓋氧有:化石夕間隔體 2常數低，⑨降低自行對準接其 及第二導電層間之負載電容。 1於第一導電層 進步，因氧化矽間隔體形成至比氣介々 低的高度，故僅氮化間 ] 光罩層頂部更 雖然對自行對準接觸孔：光微：f於導體結構角落。如此 準’但於自行對準接觸孔内部 生未對 層間不會產生變短路。 弟導電層與第二導電 圖式之簡單說明 =述本發明特色之其他優點經由參昭且 圖將更為明瞭，附圖中： '、八體具轭例連同附 圖1為根據習知方法具有自行 置之剖面圖； 丁對早接觸結構之半導體裝 圖2為根據另一種習知方法| 導體裝置之剖面圖； 、有自订對準接觸結構之半 圖3為根據又另一種習知方 半導體裝置之剖面圖； ，、有自仃對準接觸結構之 圖4為根據本發明之具體實 圖 之半導體裝置之剖面圖；^例/、有自行對準接觸結構 圖5為根據本發明之較 ; 體只施例之dram裝置之平面 圖6為根據本發明之第一呈赛 ’、貝轭例具有自行對準接觸 五、發明說明（9) 孔之DR AM哀置沿圖5線A-A’所取之剖面圖； 圖7A至7H令剖面圖說明圖6所示⑽龍裝置之製法；以及 圖8為根據本發明之第二具體實施例具有自行對準接觸 孔之DRAM裝置沿圖5線A — A，所取之剖面圖。 具體實施例之說明 後文將參照附圖說明本發明之較佳具體實施例。 為根據本發明之一具體實施例具有自行對準接觸孔 之半導體裝置之剖面圖。 协^照圖4，兩種導體結構1 0 5包括第一導電層1 〇 2及堆疊 ^ ’ 一導電層102上的氮化矽光罩層1〇4形成於半導體基板 上:導體結構1〇5圖樣化成為線型而其間具有預定間隔 5車乂仏第一導電層1 〇 2係由金屬例如鎢（| )、鈦（了丨） =。鈦（TiN)組成。進一步第一導電層1〇2包含攙雜多晶
带ί = f間隔體106及氮化矽間隔體108組成的雙重間P P 形成於各導體纟士 M ] n 、直， — 又至间I岡體 化気π ^ Ό構1 05側邊上。氧化矽間隔體106形成s 構二：嘉光，層104頂部更低的高I，藉此曝露各導體- 於各導體m。氮化石夕間隔體108為外間隔體，連續开r成 #、合等體結構1 5 ‘雲也息 疋 形成 偁iut)曝路侧邊上及氧化矽間隔體106 # 人 較佳氧化石夕間隔體106係由化 =06表面上。 且形成至由氮化石夕井置屏彳w 5 Γ 積虱化矽組成， 超過約30 0埃。進一牛曰 虱化矽間隔體106頂部厚 化矽本s a 步氧化矽間隔體106頂部可报+ 于度 化夕先罩層1 0 4底部更低。 Γ $成為比氮 於導體結構105及半導體基板1〇〇上，形 人,氧化石夕製成
507321 五、發明說明（10) 的絕緣層11 〇，其具有一個自行對準接觸$彳7 9 g 間隔體108於導體結構105間之空52曝露氮化石夕 導體結構105=上方。 二間（s)以及部份延伸於各 自行對準接觸孔112使用第二導電層114 。 層114自行對準導艚έ士播ιης m 、 弟一導電 诚故 構105，因而形成自行對準接觸沾 構。第二導電層11 4可成形為圖4所示接觸插塞型，、— 習知光微影蝕刻方法成型為預定圖樣。 土 3可藉 圖5為根據本發明之較佳具體實施例之卯龍裝置之 ::?顯示記憶晶格單元區。圖6為根據本發明之第—具 胜貫施例具有自行對準孔之DRM裝置沿圖_ ς 剖面圖。 I狀之 參照圖5及6，於藉場氧化物層2〇2自分為一個主 以及：個隔離區半導體基板2〇〇上，形成電晶體，電晶體 係由子線閘2 0 3、電容器區（例如源區）2〇5a及位元線接觸 區（例如汲區）20 5b組成。於電晶體源/汲區2〇5a及2〇以上 方，形成襯墊電極2〇4a及20 4b俾降低形成於其上之接觸孔 之縱橫比。 於電晶體及半導體基板2〇〇上，形成第一絕緣中間層 208 ’其有一個位元線接觸孔2〇7曝露汲區2〇讣或與汲區 205b接觸的襯墊電極2〇4b。 第一絕緣中間層2 〇 8上，形成二位元線結構2 π，其包括 位兀線208透過位元線接觸孔2〇7接觸汲區2〇5b以及堆疊於 位兀線208上的氮化矽光罩層21〇。各位元線結構21 i圖樣 化成線型。於位元線結構2丨1間之下方為電容器接觸區， /丄 五、發明說明（11) 例如源極205或接觸、、店上 形成氧化矽間隔體H205a的概塾電極204a。 隔體於各位元線結構矽間隔體214組成的雙重間 比說…罩層2二化:鳩^ 2i2包含CVD氧化石夕，=更低的^度。較佳氧化石夕間隔體 化矽間隔體2 1 2之厚_ ^/成 虱化矽光罩層2 1 〇頂至氧 严 < 厚度大於约3 0 0埃。 乳 氮化石夕間隔體d , 構211侧邊上以及氧化夕，隔，’連續形成於各仅元線結 增一 及乳化矽間隔體2 1 2表面上。 、巴、.表中間層2 1 6形成於位元線結構2 1 1及第奶 間層2 0 6上。經由筮—仍*丄 傅“ 1及弟一絕緣中 .9, R s ^ ^ ~、、’巴緣中間層21 β ’形成自行對準接 *路虱化矽間隔體214於電容器 且部，伸展於各位元線結構211上方。 ^& 2 05a 自行對準接觸孔218使用電容器導電層22〇填 導電層220自行對準於位元線結構211因而 接觸結構二電容器導電層22。如圖6所示成型為接觸插十=的 型，或可藉習知光微影蝕刻方法成型至儲存電極圖樣。 圖7A至7H為剖面圖說明圖6所示DRAM裝置製法。 圖7A說明形成位元線結構2〗J之步驟。根據習知隔離方 法例如改良LOCOS方法，場氧化物層202形成於半導體基板 200上。如此半導體基板2〇〇被劃分為主動區（圖5 2〇1)及 隔離區。 然後電晶體形成於導體基板2 〇 〇之主動區2 〇 1上。特別於 藉熱氧化處理生長薄型閘極氧化物層（圖中未顯示）於主動 區2 0 1表面上後，用作為字線之閘2 〇 3形成於其上。較佳閑
第16頁 507321 五、發明說明（12) 20 3形成為具有複金金屬矽化物結構，其包含多晶矽層， 該多晶矽層.習知攙雜方法例如擴散、離子植入或原曰位攙 雜而被高度攙雜、以及一層堆疊於多晶矽層上之矽化鎢 層。進一步閘20 3覆蓋氧化矽層或氮化矽層（圖中未顯 示）。於問203側邊上形成氧切或氮切製成的間隔體 (圖中未顯示）。然後使用閘203作為光罩，雜質離子被植 入而形成源/汲區2 05a及205b於主動區2〇1表面。此等攙雜 區之一為電容器接觸區其將連結電容器之電極，以及另一 攙雜區為位元線接觸區其將連結位元線。具體實施例中， 源區2〇5a變成電容器接觸區，汲區2〇以變成位元線接觸 區。 然後絕緣層（圖中未顯示）沉積於電晶體及基板2〇2上且 經由光微影I虫刻方法部份蝕刻，因而部份曝露源/汲區 20 5a及20 5b。多晶矽層沉積於結果所得結構之全體表面上 且經過圖樣化而开> 成襯塾電極2 〇 4 a及2 0 4 b與源/没區2 〇 5 a 及20 5b做接觸。另外，襯墊電極2〇4a及2〇4b可藉自行對準 接觸方法形成。
然後硼磷矽酸鹽玻璃（BPSG)或未經攙雜的矽酸鹽玻璃 (USG)沉積於襯塾電極2〇4a及204b以及半導體基板2〇〇上， 因而形成第一絕緣中間層206。第一絕緣中間層206藉再流 方法、反向#刻方法或化學機械研磨（CMP)方法平面化。 經由使用光微影蝕刻方法，第一絕緣中間層2 〇 6。被部份 餘刻去除而形成位元線接觸孔（圖5 2 〇 7)曝露出與汲區 205b做接觸的襯墊電極2〇4b。
第17頁 507321
五、發明說明（13) 然後於沉積金屬如鎢（w)、鈦（Ti)或氮化鈦（TiN)至約 1 0 0 0 - 1 2 0 0气厚度因而填補位元線接觸孔2 〇 7後，氮化6 沉積於其上至約1 8 0 0-20 00埃厚度。氮化矽層及沉積金層 經由光微影钱刻方法圖樣化，因而形成線型位元線結構' 211其包括位元線2 08及氮化矽光罩層21〇。位元線2 攙雜多晶矽替代前述金屬材料製成。 由 參照圖7B，氧化矽層211藉化學氣相沉積（CVD)方法沉 於位元線結構2 1 1以及第一絕緣中間層2 〇 6上。 "L積 參照圖7C，使用氧化矽層對氮化矽層高選擇性蝕刻比 氧化矽層2 1 1被各向異性蝕刻去除而形成氧化矽間隔體2 於各位兀線結構2 1 1侧邊上至低於氮化矽光罩層2〗〇 了員部古 度’藉此部份曝露各位元線結構2 n側邊上部。較佳氧化巧 石夕層對氮化石夕層之蝕刻選擇性大於5 : 1。蝕刻處理係使用 名虫刻氣體進行，蝕刻氣體包括碳（C )對氟（F )之比（原子比） 為1/2或1/2以上之氣體。蝕刻劑氣體例如包括選自C4F8， CJs及’氧氣（〇2)、氬氣（紅）之中之任一者之混合氣 體0 此處ϋ刻處理進行讓氧化矽間隔體2丨2長度為约2 〇 〇 — 4 〇 〇 埃’以及由氮化石夕光罩層2丨〇頂至氧化石夕間隔體2丨2頂之厚 度大於約3 0 0埃較佳1 〇 〇 〇埃。 參照圖7D ’使用低壓化學氣相沉積（LPCVD)方法，氮化 石夕層213連續沉積於第一絕緣中間層2〇6、位元線結構211 上表，及側面、以及氧化矽間隔體2 1 2表面上。 參照圖7E ’氮化石夕層213被各向異性蝕刻去除形成氮化 507321
第19頁 507321 五 發明說明（15) ^_ 化矽間隔體21 2，其介電常數係低於氮化矽介電常 而降低自行攀準接觸孔218介於位元線2〇8與 ，因 2 2 0間之負載電容（亦即位元線電容）。 σ 電層 進一步，因氧化矽間隔體212頂係低於氮化矽 頂，故僅氮化矽間隔體2 14存在於位元線結構2ιι曰 ^雖然於自行對準之光微影蝕刻處理過程產 =。如 藉氮化矽間隔體2 1 4獲得肩邊際，如此位 / ，但 塞220間不會發生電短路。 線2〇8與接觸插 為了提昇負載電容的降低效果，較 頂係高於氮化矽光罩層21〇底。 夕間隔體21 2 圖8為根據本發明之第二具體實施例具 孔之DRM裝置沿圖5 A_A，線所取剖面圖有自仃對準接觸 根據第二具體實施例之肫隸裝置同前述第—且 例，但乳化石夕間隔體212頂係低於氮 1 ^ 進自行對準接觸過程肩邊際。 7光罩層210底俾增 根據前述發明，於包含第一導 之導體結構側邊上，形成氧切夕光罩層 成的雙間隔體。第一導電層侧邊以介 ^化矽間隔體組 隔體覆蓋，因而降低自行對準接觸孔内；=氧，：間 與第二導電層間的負載電容。 °a於苐一V電層 進一步，因氧化矽間隔體形成至 的高度，故僅氮化矽間隔體存在於俨沾=光罩層頂更低 然於自行對準接觸之光微影蝕刻過程角落。如此雖 行對準接觸孔内部介於介於+ 未對準，但於自 帛♦電層與第二導電層間未
507321 五、發明說明（16) 發生電短路。 雖然已經费別參照具體實施例顯示及說明本發明，但熟 諳技藝人士可未悖離隨附之申請專利範圍界定之本發明的 精隨及範圍就形式及細節上做出多種變化。 ❹ ❿
第21頁 507321 圖式簡單說明 〇 第22頁

Claims (1)

  1. 507321 六、申請專利範圍 1. 一種半導體裝置，包含·· 一半導體基板； 兩個導體結構，其係形 隔，各個導體結構包括第 的氮化矽光罩層； 成於半導體基板上且其間有間 一導電層與堆疊於第一導電層上 氧化矽間隔體形成 層頂部更低的高度， 氮化矽間隔體形成 體表面上； 於各導體結構侧邊上至比氮化矽光罩 藉此部份曝露側邊上部； 於各導體結構曝露侧部及氧化矽間隔 一絕緣層形成於導體结 一個自行對準接觸孔曝露 伸於各導體結構上；以及 一第二導電層填補自 構。 構及半導體基板上，該絕緣層有 氮化矽間隔體於該空間且部份延 對準接觸孔且自行對準於導體結
    2 ·如申睛專利筋圏哲 形成而獲得由氮化二f1項之裝置’纟中該氧化石夕間隔體 約3 00埃或以上。光罩層頂至氧化矽間隔體頂之厚度為 3 ·如申請專利範 頂係低於氮化石夕光 4 ·如申請專利範 係由化學氣相沉積 5 ·如申請專利範 由金屬製成。 圍第1項之裝置，其中該氧化矽間隔體 罩層底。 ，第1項之裝置，其中該氧化矽間隔體 氧化矽組成。 圍第1項之裝置，其中該第一導電層係
    6 · 一 種動態隨機存 取記憶體裝置 包含：
    第23頁 丄 、申請專利範圍 一閘極 中間層 二位 觸區介 元線接 位元線 氧化 光罩層 氮化 隔體表 第二 上，第 區的氮 一絕緣 ’形咸 有個位 元線結 於其間 觸孔接上； 碎間隔 頂端高 @間隔 面上； 絕緣中 中間層形成於半導體其士 電容器接觸區以及位^ ’其中電晶體有 =線接觸孔曝露位元線接觸區；帛絕緣 冓形成於第一絕緣中間^^ ，各該位元線結構個電容器接 觸位元線接觸d，以及氣：線其係透過位 以及虱化矽光罩層堆疊於 :形成於各位元線結構侧邊上至低於氮化石夕 度，因而部份曝露側邊上部； 體开7成於各位元線結構曝露側部及氧化矽間 及 間層形成於位元線結構及第一絕緣中間層 中間層具有自行對準接觸孔曝露電容器接 化矽間隔體，以及部份伸展於各位元線結構上；以 二絕緣 構 電各導電層填補自行對準接觸孔及自行對準位元線結 7 ·如申請專利範圍第6項之裝置，其中該氧化矽間隔體 形成使得由氮化矽光罩層頂至氧化矽間隔體頂之厚度為約 3〇〇埃或以上。 8 ·如申請專利範圍第6項之裝置，其中該氧化矽間隔體 頂係低於氮化矽光罩層底。 9 ·如申請專利範圍第6項之裝置，其中該氧化石夕間隔體 係由化學氣相沈積（CVD)氧化矽製成。
    第24頁 六、申請專利範圍 __ 屬i;成如申請專利範圍第6項之裝置，纟中該位元線係由金 ]'種製造半導體裝置之方法，包含下列步驟： 個二於：導體基板上且其間有間隔距離，各 碎光匕構包括第一導電層及堆疊於第一導電層上的氮化 光ΐ ΐ Ϊ t ?間隔體於各該導體結構側邊上至低於氮化石夕 曰頂端咼度，因而部份曝露側邊上部· 間間隔體於各導體結構之曝露側部以及氧化發 ，成氧化矽絕緣層於導體結構及基板上. 間隔層而形成一個自行對準接觸孔曝露氮化石夕 : = ί = 展於各導體結構上方心 構。 s ' ^灯對準接觸孔而形成自行對準結 1 2 ·如申請專利範圍第11 間，之步驟係由下列步驟組成：…、中該形成氧化石夕 上m氣相沉積方法沉積氧切層於導體結構及基板 下於= 選擇性大於約5 Μ之條件 氮化石夕光罩層頂部更低的;度因而形成氧化石夕間隔體至比 13 ·如申請專利範圍第丨2項之 使用钱刻劑氣體進行各向異性去，’其中該氧化石夕層係 Α 該餘刻劑氣體包括一
    第25頁 507321 六、申請專利範圍 種具有碳（C)對氟（F)之比不低於約〇· 5之氣體。 、14·如申氟專利範圍第13項之方法，其中該氣體為至少 選自C4F8, C5F8及C4F6組成的族群中任一種。 1 5·如申請專利範圍第u項之方法，其中該氧化矽層經 各向異性蝕刻，故由氮化矽光罩層頂部至氧化矽間隔體頂 部厚度為約3 0 0埃或以上。 1 6 ·如申請專利範圍第丨丨項之方法，其中該第一導電層 係由金屬製成。 1Ί · 一種製邊動您隨機存取記憶襄i方法，包含下 驟· 第一絕緣 閘極、電 餘刻第/ 區； ~值元線 於其間， 線接觸區 氧化石夕間 頂端高度 氮化石夕間 體表面上 第二絕緣 形成 具有一 部份 線接觸 形成 觸區介 觸位元 層； 形成 光罩層 形成 秒間隔 形成 上； 中間層於半導體基板上，其中形成電晶體 容益接觸區及位元線接觸區； 絕緣中間層而形成位元線接觸孔曝露位元 結構於第一絕緣中間層上，有個電容器接 各該位元線結構包括一條位元線接觸孔接 ，以及一堆疊於位元線上的氮化矽光罩 隔體於各位元後灶嫌彳日彳、直 i: 冓側邊上至低於氮化矽 ，因而部份曝露側邊上部； y 隔體於各位元線結構之暖 • 傅 < 曝路侧部上及氮化 層 中間層於位元線結構及第—絕緣中間
    第26頁 六、申清專利範圍 部份蝕刻第二絕緣中間層而形自行 氣化痛體以及部份伸展於各位=:: 接二1容器導電層填補自行對準接觸孔而形成自行對準 1 8 ·如申睛專利範圍第1 7 ， ㈣體之步驟係由下列步驟組成：”中^成乳化石夕 氧:：Ϊ氣：ί積方法於位元線結構及半導體基板上沉積 下於ί t矽層對氮化矽層之蝕刻選擇性大於約5 :1之條件 氮切i = = 产因而形成氧罐隔體至比 使二專Λ範上^ 選自r t : ΐ專利範圍第19項之方法’其中該氣體為至少 選自c4F8，c5F8及c4f6組成的族群中任—種。 2 1.如申請專利筋圖笛 各向異性蝕刻，故由氮^石；^之//，其中該氧化石夕層、經 部厚度為約3。0埃或以上夕光罩層頂部至氧化砍間隔體頂 用範圍第Π項之方法，其中該位元線係使
    第27頁
TW090112808A 2000-08-23 2001-05-28 Semiconductor device with self-aligned contact structure and method of manufacturing the same TW507321B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000048819A KR100363710B1 (ko) 2000-08-23 2000-08-23 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
TW507321B true TW507321B (en) 2002-10-21

Family

ID=19684611

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090112808A TW507321B (en) 2000-08-23 2001-05-28 Semiconductor device with self-aligned contact structure and method of manufacturing the same

Country Status (4)

Country Link
US (1) US20020024093A1 (zh)
JP (1) JP2002100685A (zh)
KR (1) KR100363710B1 (zh)
TW (1) TW507321B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022028164A1 (zh) * 2020-08-05 2022-02-10 长鑫存储技术有限公司 半导体结构及其制作方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002050885A1 (fr) * 2000-12-21 2002-06-27 Tokyo Electron Limited Procede de gravage pour film isolant
JP2003100769A (ja) * 2001-09-20 2003-04-04 Nec Corp 半導体装置およびその製造方法
JP2003152106A (ja) * 2001-11-15 2003-05-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100795683B1 (ko) * 2002-04-19 2008-01-21 매그나칩 반도체 유한회사 반도체 소자의 커패시터 제조 방법
KR100470391B1 (ko) * 2002-07-15 2005-02-07 주식회사 하이닉스반도체 반도체소자의 리프레쉬 개선방법
KR100726145B1 (ko) * 2002-07-19 2007-06-13 주식회사 하이닉스반도체 반도체소자 제조방법
KR100475118B1 (ko) * 2002-11-22 2005-03-10 삼성전자주식회사 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법
DE10256936B3 (de) * 2002-12-05 2004-09-09 Infineon Technologies Ag Verfahren zur Herstellung von selbstjustierten Kontaktierungen auf vergrabenen Bitleitungen
KR100877107B1 (ko) * 2007-06-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법
KR100849192B1 (ko) * 2007-08-13 2008-07-30 주식회사 하이닉스반도체 반도체 소자 제조 방법
US8450207B2 (en) * 2011-06-21 2013-05-28 Nanya Technology Corp. Method of fabricating a cell contact and a digit line for a semiconductor device
US8779546B1 (en) * 2013-03-07 2014-07-15 Sony Corporation Semiconductor memory system with bit line and method of manufacture thereof
KR102004242B1 (ko) * 2013-12-13 2019-07-26 삼성전자주식회사 반도체 소자 및 그의 형성 방법
US10147735B2 (en) * 2015-03-13 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and production method thereof
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
DE102017120886B4 (de) * 2017-08-01 2022-03-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter Chip umfassend Gatestrukturen mit Seitenwandspacer und Herstellungsverfahren
US10263004B2 (en) 2017-08-01 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing
TW202118029A (zh) * 2019-06-26 2021-05-01 日商索尼半導體解決方案公司 半導體裝置及其製造方法
KR20210109700A (ko) 2020-02-27 2021-09-07 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR20220041414A (ko) 2020-09-25 2022-04-01 삼성전자주식회사 반도체 장치
KR20220043474A (ko) 2020-09-29 2022-04-05 삼성전자주식회사 반도체 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0575280A3 (en) * 1992-06-18 1995-10-04 Ibm Cmos transistor with two-layer inverse-t tungsten gate structure
JP3571088B2 (ja) * 1994-10-25 2004-09-29 沖電気工業株式会社 Ｄｒａｍセルコンタクトの構造及びその形成方法
JPH09260605A (ja) * 1996-03-26 1997-10-03 Oki Electric Ind Co Ltd トランジスタの製造方法とそのトランジスタ
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
JP2850865B2 (ja) * 1996-07-30 1999-01-27 日本電気株式会社 半導体装置の製造方法
JP3061022B2 (ja) * 1997-11-27 2000-07-10 日本電気株式会社 半導体装置およびその製造方法
US5907781A (en) * 1998-03-27 1999-05-25 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact
JP4048618B2 (ja) * 1998-10-07 2008-02-20 ソニー株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022028164A1 (zh) * 2020-08-05 2022-02-10 长鑫存储技术有限公司 半导体结构及其制作方法

Also Published As

Publication number Publication date
JP2002100685A (ja) 2002-04-05
KR100363710B1 (ko) 2002-12-05
US20020024093A1 (en) 2002-02-28
KR20020015748A (ko) 2002-03-02

Similar Documents

Publication Publication Date Title
TW507321B (en) Semiconductor device with self-aligned contact structure and method of manufacturing the same
JP2633650B2 (ja) 半導体記憶装置およびその製造方法
US5436188A (en) Dram cell process having elk horn shaped capacitor
US5889301A (en) Semiconductor memory device having an E-shaped storage node
US6037211A (en) Method of fabricating contact holes in high density integrated circuits using polysilicon landing plug and self-aligned etching processes
US6333233B1 (en) Semiconductor device with self-aligned contact and its manufacture
JP3782119B2 (ja) 半導体記憶装置
US5326714A (en) Method of making a fully used tub DRAM cell
US5501998A (en) Method for fabricating dynamic random access memory cells having vertical sidewall stacked storage capacitors
JP2865155B2 (ja) 半導体装置およびその製造方法
US5396456A (en) Fully used tub DRAM cell
JP2648448B2 (ja) 半導体記憶装置のキャパシター製造方法
US6444575B1 (en) Method for forming a bitline contact via within a memory cell structure
JP2772375B2 (ja) 半導体記憶装置
TW569432B (en) A semiconductor memory device having a trench capacitor and a manufacturing method thereof
JPH1197529A (ja) 半導体装置の製造方法
US6271072B1 (en) Method of manufacturing a storage node having five polysilicon bars
JPH11177052A (ja) 半導体装置とその製造方法
EP0786812A2 (en) Semiconductor device having inter-level insulating layer allowing hydrogen to penetrate thereinto and process of fabrication thereof
JP2005019598A (ja) 半導体記憶装置およびその製造方法
TW293138B (en) Process of double poly capacitor end DRAM
TW466605B (en) Manufacture method of self-aligned T-type node contact hole
JP2913809B2 (ja) 半導体装置の製造方法
JPH1197650A (ja) 半導体装置の製造方法
JP2969789B2 (ja) 半導体記憶装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees