TW480708B - Semiconductor integrated circuit device and fabrication method thereof - Google Patents

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Kazuhisa Suzuki
Toshiro Takahashi
Yasunobu Yanagisawa
Yusuke Nonaka
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Description

經濟部智慧財產局員工消費合作社印製 480708 A7 B7 五、發明說明（1) 發明之技術領域 本發明係關於一種半導體積體電路裝置及其製造方法， 尤其是關於一種適用於具有由MISFET (Metal Insulator Semiconductor Field Effect Transistor :金絕半場效電晶體）所 構成之電容元件的半導體積體電路裝置中很有效的技術。 發明之背景 在使用MISFET以構成電路的LSI中，爲人所週知者有使 用MISFET之閘極氧化膜以形成電容元件的方法。在使用閘 極氧化膜電容的情況，可使用p通道型MISFET之蓄積區域 或η通道型MISFET之反轉區域。 例如，在形成一般MOSFET之閘極氧化膜的步驟中同時 形成MOS型電容元件之電容絕緣膜時，由於閘極氧化膜之 膜厚較厚，所以爲了要獲得所希望之電容値而有不得不增 大電極之面積的問題點，因而，日本專利特開昭61-232656 號公報有鑑於該問題點，而揭示一種藉由在構成非揮發性 記憶元件之較薄閘極氧化膜的步驟中同時形成電容絕緣膜 ，以縮小MOS型電容元件之面積的技術。 又，動作電源電壓隨著LSI之低消耗電力化而降低時， 在使用蓄積區域之習知MOS型電容元件中會有造成電壓依 存性變大的問題點，因而，日本專利特開平5-235289號公 報有鑒於該習知問題點，而揭示一種藉由控制臨限電壓 (Vth)，以使MOS型電容元件在全輸入電壓範圍内可在反轉 區域中使用的LSI。 發明之概述 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝i I-- IT----1--- 480708 A7 B7 五、發明說明（2) (請先閱讀背面之注意事項再填寫本頁) 近年來，隨著MISFET之細微化而使閘極氧化膜之膜厚也 隨之漸漸地薄至3nm以下。但是，當閘極氧化膜之膜厚變 薄至該程度時，閘極氧化膜中之缺陷或因直接隧道電流所 造成的洩漏電流之增加就會明朗化，且使用於電容元件中 時，會變得難以獲得穩定的電容。 < 本發明之目的在於提供一種可減低使用MISFET之閘極氧 化膜之電容元件之戌漏電流的技術。 本發明之另一目的在於提供一種無須增加製造步驟即可 形成淺漏電流低之電容元件的技術。 本發明之前述及其他目的與新的特徵，從本案説明書之 記載及附圖中即可明白。 若簡單説明本案所揭示之發明中作爲其代表之概要的話 ，則如下所示。 (1) 本發明之半導體積體電路裝置，其包含有：，第一 MISFET，具有第一閘極絕緣膜；第二MISFET，具有膜厚‘比 前述第一閘極絕緣膜還薄的第二閘極絕緣膜；以及電容元 件，由前述第一 MISFET所構成。 經濟部智慧財產局員工消費合作社印製 (2) 本發明之半導體積體電路裝置之製造方法，其係包 含有如下步驟； (a) 在半導體基板之主面的第一區域及第二區域上形成具 有第一膜厚的第一閘極絕緣膜，且在前述半導體基板之主 面的第三區域上形成具有比前述第一膜厚還薄之第二膜厚 的第二閘極絕緣膜； (b) 在形成有前述第一及第二閘極絕緣膜之前述半導體 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ： 480708 A7 B7_ 五、發明說明（3) 基板上形成含有矽膜的第一導電膜； (c) 在前述碎膜之一部分上導入η型雜質，且在前述碎膜 (請先閱讀背面之注意事項再填寫本頁) . f 之另一部分上導入p型雜質；以及 (d) 使前述第一導電膜圖案化而形成閘極，藉以形成前 述第一區域上具備含有η型矽之閘極的η通道型MISFET及具 備含有ρ型矽之閘極的ρ通道型MISFET，且形成由前述第二 區域上具備含有η型矽之閘極的ρ通道型MISFET所構成的電 容元件，並形成前述第三區域上具備含有η型矽之閘極的η 通道型MISFET及具備含有ρ型矽之閘極的ρ通道型MISFET。 若依據上述之手段，則藉由以具有較厚之閘極絕緣膜厚 的MISFET形成電容元件，即可減低洩漏電流。 又，由於藉由以具備含有η型碎之閘極的ρ通道型 MISFET形成電容元件，可提高臨限電壓，所以可在低電源 電壓下實現穩定的動作。更且，不需要爲了提高上述ρ通 道型MISFET之臨限電壓用的特別步驟。 圖式之簡單説明 經濟部智慧財產局員工消費合作社印製 圖1係顯示本發明實施形態1之CMOS閘陣列（gate array)的 半導體晶片之平面圖。 圖2係顯示本發明實施形態1之CMOS閘陣列的類比PLL電 路圖。 圖3係顯示圖2所示之類比PLL電路内的充電栗（charge pump)電路圖。 圖4 (a)係顯示本發明實施形態1之CMOS閘陣列的輸入緩 衝電路圖；（b)係同樣顯示輸出緩衝電路圖。 -6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）~' 經濟部智慧財產局員工消費合作社印製 480708 A7 B7 五、發明說明（4) 圖5係顯示本發明實施形態1之CMOS閘陣列之半導體基 板的主要部分截面圖。 圖6係顯示圖2所示之充電泵電路内之電容元件的Vg-C 特性圖。 圖7係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖8係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖9係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖10係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖11係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖12係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖13係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖14係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖15係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖16係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------装--------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 480708 A7 B7 五、發明說明（5) 圖17係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖18係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖19係顯示本發明實施形態1之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖20係顯示本發明實施形態2之CMOS閘陣列之半導體基 板的主要部分截面圖。
圖21係顯示由η通道型MISFET所構成之電容元件的Vg-C 特性圖。 圖22係顯示本發明實施形態2之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖23係顯示本發明實施形態2之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖24係顯示本發明實施形態2之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖25係顯示本發明實施形態2之CMOS閘陣列之製造方法 之半導體基板的主要部分截面圖。 圖26係顯示本發明實施形態3之標準單元之半導體晶片 的平面圖。 圖27係顯示本發明之另一實施形態之電源穩定化電容元 件的圖。 圖28係顯示本發明之另一實施形態之濾波電容元件的圖。 圖29 (a)、（b)係顯示按照電容元件之使用目的而分開使 -8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） '—：-------•裝--------訂------—-^9— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 480708 A7 B7 五、發明說明（6) 用閘極氧化膜之膜厚之方法的具體例的圖。 較佳具體例之説明 以下，係根據圖式詳細説明本發明之實施形態。另外， 在用以説明實施形態之全圖中具有同一功能者係附上相同 的元件編號，並省略其重覆説明。 (實施形態1 ) 本實施形態1之半導體積體電路裝置，係將本發明適用 於 CMOS (Complementary Metal Oxide Semiconductor :互補型 金氧半）閘陣列中的例子。形成有該CMOS閘陣列的半導體 晶片係顯示於圖1中。 例如’在由早晶石夕所構成之半導體晶片1A的主面中央部 ，有構成閘陣列之邏輯部的多數個基板單元2沿著圖之X 方向及Y方向配置成矩陣狀。各基板單元2，係以預定數 組合圖1中未顯示之之η通道型MISFETQm及p通道型 MISFETQPl所構成，且根據邏輯設計而將各基本單元2内之 MISFET ( Qim、Qpi)間及基本單元2間予以接線，藉以實現 所希望之之邏輯功能。 用以實現上述邏輯功能的接線，例如係藉由使用CAD (Computer Aided Design :電腦輔助設計）之自動配置配線系 統（DA ; Design Automation)來進行。自動配置配線系統，係 使用巨單元（macro cell)等以將所設計、驗證的邏輯電路自 動佈局於半導體晶片1A上，同時將配線自動佈局於假設設 定於該邏輯電路上的X — γ格子座標上以將邏輯電路間予以 接線。 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------·裝---------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 480708 A7 B7 五、發明說明（7) 本實施形態之閘陣列，雖未被特別限定，但是其例如係 具有7層配線，且從第一層之配線至第六層之配線（信號用 配線及電源用配線）係由以銅（Cu)爲主體的金屬所構成，而 第七層之配線（電源用配線）係由以鋁（A1)合金爲主體的金 屬所構成。 在上述邏輯部之周邊附近，配置有將外部之參考時脈轉 換成預定頻率之時脈且輸出至内部電路的類比PLL (Phase Lock Loop ··鎖相迴路）電路3。該PLL電路3，係例如圖2所 示，係由相位比較器PFC、充電泵電路C. P.、電壓-電流轉 換電路VIi〜VI3、時間-電流轉換電路TI、振盪電路C. C.〇. 及分頻器所構成。 上述PLL電路3内之充電泵電路C. P.，係例如圖3所示， 由η通道型MISFETQn2, Qn3、p通道型MISFETQp2, Qp3及電容 元件Ci等所構成。電容元件（^之一方的電極係施加有GND (0V)，而電容元件q之另一方的電極係與η通道型 MISFETQn3及ρ通道型MISFETQp3之汲極電連接。η通道型 MISFETQn3及ρ通道型MISFETQp3之汲極，係與電壓-電流轉 換電路VL VI2之輸入電連接。充電泵電路c. P.，係藉由在 電容元件Ci上蓄積按照由相位比較器PFC所輸出的相位差 信號（UP、DN)之電荷以生成預定位準的電壓，且將該電壓 當作輸出電壓（CPOUT)輸出至電壓-電流轉換電路VI2。 在前述邏輯部之周圍，配置有複數個輸出入（j/Ο)缓衝電 路4以包圍邏輯部。各輸出入緩衝電路4，係以預定數組合 圖1中未圖示之η通道型MISFETQn4& p通道型MISFETQp4所 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------•裝-------.丨訂-------- (請先閱讀背面之注意事項再填寫本頁) 480708 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 構成’且藉由改變該等MISFET (Qn4、QP4)間之接線圖案， 即可形成如圖4 (a)所示之輸入緩衝電路、圖4⑻所示之輸 出緩衝電路或未圖示之雙向性緩衝電路等的電路功能。 在上述輸出入緩衝電路4之周圍，有用以取得與外部裝 置之電連接的接合銲墊（外部端子）BP沿著半導體晶片认之 各邊而配置成一排。該等的接合銲墊Bp，係配置在對應輸 出入緩衝電路4之排列的位置上，且各接合銲墊BP和與之 對應的輸出入緩衝電路4，係藉以未圖示之配線而電連接。 圖5係形成有上述CMOS閘陣列之半導體基板（以下，簡 稱爲基板）1的主要部分截面圖。同圖之左側部分係表示形 成有構成基板單元2之MISFET (Qim、QPl )的區域；中央部 分係表不形成有充電泵電路C· P·之電容元件(^的區域；右 側邵分係表示形成有構成輸出入缓衝電路4之MISFET 、QP4)的區域。 構成基本單元2之MISFET (Qrn、QPl)之中的n通道型 MISFETQm，係形成於基板丨之ρ型井7上，且主要係由閘極 氧化膜9Α、閘極10Α及η+型半導體區域（源極、没極）13所 構成。又，ρ通道型MISFETqPi，係形成於基板1之η型井8 上’且主聲係由閘極絕緣膜之閘極氧化膜9a、閘極1 〇Β及 P+型半導體區域（源極、汲極）Η所構成。 上述MISFET (Qni、QPi)之閘極氧化膜9Α，爲了要推進邏 輯功犯之南速化、南性能化’而由較薄的膜厚（例如
2.5nm〜3nm)所形成。又，上述MISFET (Qm、Qpi)之閘極l〇A 、10B，爲了要推進閘極之大型化，而使該等的閘極長度 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）~" -----------裝---------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 480708 A7 B7 五、發明說明（9) 由電路之最小加工尺寸（例如0· 14 # m)所形成，且爲了推進 低電阻化，而由多晶矽膜之上部層合有氮化鎢（WN)膜等的 障壁金屬及鎢（W)膜之所謂多層金屬構造所構成。更且， 爲了上述閘極10A、10B，爲了要.降低臨限電壓（Vth)以推進 電路之低電壓化、低消耗電力化，而由在構成閘極10A之 一部分的多晶碎膜上捧雜η型雜質（例如神（As))，且在構 成閘極10B之一部分的多晶矽膜上掺雜p型雜質（硼（B))之 所謂的雙閘構造所構成。 另一方面，構成輸出入缓衝電路4之MISFET ( Qn4、Qp4) 之中的η通道型MISFETQn4，係形成於基板1之p型井7上， 且主要係由閘極絕緣膜之閘極氧化膜9B、閘極10C及n+型 半導體區域（源極、汲極）13所構成。又，p通道型 MISFETQp4，係形成於基板1之η型井8上，且主要係由閘極 氧化膜9Β、閘極10D及ρ+型半導體區域（源極、汲極）Η所 構成。 上述MISFET (Qn4、Qp4)，係以比構成前述基板單元2之 MISFET <Qni、QPl)還緩和的設計尺寸所形成。又，使用於 與外部之介面的該等MISFET (Qn4、Qp4)，由於係以比構成 内部電路之MISFET之動作電壓（例如1·5 V)還高的電壓（例 如3.3 V)而動作，所以從耐壓確保的觀點來看，該等的閘 極氧化膜9B係由較厚的膜厚（例如6.5 nm)所形成。亦即， 閘極氧化膜9B之膜厚，係構成比閘極氧化膜9A之膜厚還厚 。另外，該等的MISFET (Qn4、Qp4)之閘極IOC、10D，係由 與構成基本單元2之MISFET ( Qim、Qp〇之閘極10A、10B同 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝-------—訂---------.線 (請先閱讀背面之注意事項再填寫本頁)
480708 第89118476號申請專利案 中文說明書修正頁(90年9月） 五、發明説明（10 ) 樣的多層金屬構造且雙閘構造所構成。 充電泵電路C. P.之電容元件Ci，係形成於基板1之η型井 8上，且主要係由閘極氧化膜9Β、閘極10Ε及用以對η型井8 施加接地電壓（GND)的η+型半導體區域13所構成。亦即， 電容元件Q，係由ρ通道型MISFET所構成。又，η型井8係 當作電容元件q之一方的電極，而閘極10Ε係當作電容元件 q之另一方的電極，閘極氧化膜9B係當作電容元件q之介 質膜。該電容元件Ci，係為了要確保例如50 pF〜100 pF左 右之靜電容量，而由1X1CT4 cm2左右之大面積所構成。 上述電容元件G之閘極1 0 E，係為了要減低洩漏電流， 而由與構成前述輸出入緩衝電路4之MISFET (Qn4、Qp4)的 閘極氧化膜9B相同厚的膜厚（例如6.5 nm)所形成。又，上 述電容元件q之閘極10E，係與構成前述基本單元2之 MISFET (Qim、Qp〗）的閘極10A、10B及構成輸出入緩衝電 路4之MISFET (Qn4、Qp4)的閘極10C、10D同樣地由多層金屬 構造所構成。更且，上述電容元件Ci，係在構成閘極10E之 一部分的多晶碎膜上掺雜有η型雜質（例如神），俾使之可 在較低的電源電壓下穩定動作。 圖6係顯示由ρ通道型MISFET所構成的上述電容元件(^之 Vg- C特性圖。 上述電容元件q，由於係使用與構成輸出入緩衝電路4 之MISFET (Qn4、Qp4)相同厚的膜厚之閘極氧化膜9B，所以 比起使用與構成基本單元2之MISFET (Qm、QPl)相同薄的膜 厚之閘極氧化膜9 A而製成的電容元件，其洩漏電流會較 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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480708 第89118476號申請專利案 中文說明書修正頁(9〇年9月） g 五、發明説明（11 ) 少。其相反面，當將p通道型MISFET之蓄積區域當作電容 元件來使用時，就如圖6之虛線所示，在閘極輸入電壓較 低的區域中無法獲得穩定的電容。因此，在本實施形態 中，係對構成閘極10E之一部分的多晶矽膜摻雜η型雜質 (例如砷），以提高ρ通道型MISFET之臨限電壓。藉此，如 圖6之實線所示，由於在閘極輸入電壓較低的區域中亦可 獲得穩定的電容，所以無論是在充電泵電路C. P.之輸出電 壓（CPOUT)較高的區域中或較低的區域中皆可獲得穩定的 電容。 如前述圖5所示，在上述MISFET (Qim，QPl，Qn4, Qp4)及電 容元件q之各自的上部，形成有雙層之層間絕緣膜的氧化 矽膜17 '31。又，在形成於氧化矽膜17上的接觸孔18〜22之 内部形成有栓塞電極23，且在栓塞電極23之上部形成有第 一層之配線24〜30。栓塞電極23，係由例如銅與氮化钽（TaN) 等的障壁金屬、或鎢膜與氮化鈦（TiN)膜所構成。更且，雖 然在該等的配線24〜30之上部隔著層間絕緣膜而形成有6層 的配線，但是卻省略了該等的圖示。 其次，使用圖7至圖19說明本實施形態之CMOS閘陣列的 製造方法。 首先，如圖7所示，在形成於基板1之元件隔離區域上的 溝之内部係埋設例如氧化矽膜6以形成元件隔離溝5。其 次，將未圖示之光阻膜當作罩幕並對基板1之一部分離子 植入η型雜質（例如磷（P))，且對另一部分離子植入ρ型雜質 (例如硼（Β))之後，藉由熱處理基板1而使上述雜質擴散， -14- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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線 480708 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（12) 以形成p型井7及η型井8。 其次’如圖8所示，藉由使基板1熱氧化以在基板〗（ρ型 井7及η型井8)之表面形成膜厚3 nm〜4 nm左右之較薄的閘 極氧化膜9之後，如圖9所示，例如以光阻膜41來覆蓋電容 元件區域（圖之中央部分）及輸出入緩衝電路區域（圖之右 側邵分）之基板1的上部，再利用濕式蚀刻法以去除基本單 元區域（圖之左側部分）之閘極氧化膜9。 其次，如圖10所示，在去除光阻膜41之後，藉由使基板 1熱氧化，以在基板l(p型井7及η型井8)之表面形成膜厚 2.5 nm〜3 nm左右之較薄的閘極氧化膜9A。此時，會生長形 成於電容元件區域及輸出入緩衝電路區域之基板“P型井7 及η型井8)之表面的述乳化石夕膜9 ’並成爲膜厚6.5 nm左 右之較厚的閘極氧化膜9B。之後，亦可對閘極氧化膜9A、 9B施予氮化處理。 其次，如圖11所示，在基板1上利用CVD法堆積膜厚70 nm 左右之多晶珍膜42之後，如圖12所示，例如以光阻膜43來 覆蓋基本單元區域之p型井7的上部、電容元件區域之基板 l(n型井8)的上部及輸出入緩衝電路區域之p型井7的上部 ，且對基本單元區域之η型井8之上部的多晶矽膜42及輸出 入緩衝電路區域之η型井8之上部的多晶矽膜42離子植入ρ 型雜質（测）。 上述ρ型雜質之離子植入，係爲了使構成基板單元2之一 部分的ρ通道型MISFETQPl之閘極10Β及構成輸出入緩衝電 路4之一部分的ρ通道型MISFETQp4之閘極10D形成ρ型才進 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -----------裝---------訂-------- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 480708 A7 B7 五、發明說明（13) 行者。 其次，在去除光阻膜43之後，如圖13所示，以光阻膜44 來覆蓋基本單元區域之η型井8的上部及輸出入緩衝電路區 域之η型井8的上部，且對基本單元區域ρ型井7上部之多 晶碎膜42、電容元件區域之基板1 ( η型井8 ) —L部的多晶 矽膜42及輸出入緩衝電路區域之ρ型井7之上部的多晶矽膜 42離子植入η型雜質（砷）。 上述η型雜質之離子植入，係爲了使構成基板單元2之另 一部的η通道型MISFETQi^之閘極10Α及構成輸出入緩衝電 路4之另一部分的η通道型MISFETQn4之閘極10C形成η型才 進行者。又，由於電容元件Ci之閘極10Ε係依該離子植入 而變成η型，所以構成電容元件（^之卩通道型MISFET的臨限 電壓會變高（參照前述圖6 )。 如此，在上述之製造方法中，係利用將η通道型 MISFETQim之閘極10Α及η通道型MISFETQn4之閘極10C形成η 型的離子植入步驟，並對電容元件q之閘極10Ε導入η型雜 質。亦即，在上述之製造方法中，在對電容元件Ci之閘極 10E導入η型雜質時，沒有必要另外準備光罩，或進行離子 植入，且無須增加製造步驟即可對電容元件q之閘極10Ε 導入η型雜質。 其次，在去除光阻膜44之後，如圖1.4所示，在多晶矽膜 42之上部利用濺鍍法堆積膜厚5 nm左右之氮化鎢膜45及膜 厚100 nm左右之鎢膜46，更在其上部利用CVD法堆積膜厚 50 nm左右之作爲包覆絕緣膜的氮化矽膜15。 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝--------訂---- 4 480708 A7 _______B7___ 五、發明說明（14) (請先閱讀背面之注意事項再填寫本頁) 其次，如圖15所示，將光阻膜47當作罩幕並藉由依序乾 蝕刻氮化矽膜15、鎢膜46、氮化鎢膜45及多晶矽膜42，以 在基本單元區域上形成閘極l〇A、10B，在輸出入緩衝電路 上形成閘極10C、10D，在電容元件區域上形成閘極1〇E。 另外，閘極10A〜10E，係由多層金屬以外的材料，例如由 多晶石夕膜所形成，或是由多晶矽膜之上部層合鎢矽化物 (WSi)膜的聚矽化物膜所形成。 其次，在去除光阻膜47之後，如圖16所示，將未圖示之 光阻膜當作罩幕並藉由對基本單元區域之η型井8及輸出入 緩衝電路區域之η型井8離子植入卩型雜質（例如硼）以形成ρ一 型半導體區域12，且藉由對基本單元區域之ρ型井7、電容 元件區域之η型井8及輸出入緩衝電路區域之ρ型井7離子 植入η型雜質（例如磷）以形成η-型半導體區域u。η-型半 導體區域11及ίΓ型半導體區域12，係爲了使構成基本單元 2之MISFET (Qm、QPl)、構成電容元件（^之MISFET及構成 輸出入缓衝電路4之MISFET (Qn4、Qp4)形成LDD (Lightly Doped Drain :輕摻雜汲極）構造而形成者。 經濟部智慧財產局員工消費合作社印製 其次，如圖17所示，異向性蝕刻例如利用CVD法堆積在 基板1上之氮化矽膜（未圖示）以在閘極10A〜10E之側壁形成 側壁間隔件16之後，將未圖示之光阻膜當作罩幕並藉由對 基本單元區域之n型井8及輸出入缓衝電路區域之η型井8 離子植入ρ型雜質（例如硼）以形成ρ+型半導體區域（源極、 汲極）14，且藉由對基本單元區域之ρ型井7、電容元件區 域之η型井及輸出入緩衝電路區域之ρ型井7離子植入^型 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
480708 五、發明說明（15) 雜質（例如磷）以形成n+型半導體區域（源極、汲極）13。利 用目前之步驟，以完成構成基本單元2之MISFET (Qni、 QPi)、構成輸出入緩衝電路4之MISFET ( Qw、Qp4)及電容 元件q。 其次，如圖18所示，利用CVD法在基板1上堆積氧化矽 膜17 ,接著利用將光阻膜（未圖示）當作罩幕的乾式蝕刻法 在氧化碎膜17上形成接觸孔18〜22之後，在接觸孔18〜22之 内部形成栓塞電極23。對於形成栓塞電極23而言，例如係 在接觸孔18〜22之内部及氧化矽膜17之上部利用CVD法堆積 氮化鈦膜23a及鎢膜23b之後，利用化學機械研磨法去除接 觸孔18〜22之外邵的鎢膜23b及氮化欽膜23 a。 其/人’如圖19所示’在氧化石夕膜ι7之上部利用cvd法堆 積氧化石夕膜3〗之後，利用將光阻膜（未圖示）當作罩幕的乾 式蝕刻法在氧化矽膜31上形成配線溝48〜54。 之後，藉由在配線溝48〜54之内部形成第一層之配線 24〜30，即可獲得前述圖5所示之CM〇s閘陣列。對於形成 第一層之配線24〜30而言，例如係在配線溝48〜54之内部及 氧化碎膜31之上邵利用CVD法堆積氮化鈦膜及鎢膜之後， 利用化學機械研磨法去除配線溝48〜54之外部的鎢膜及氮 化鈥膜。又，第一層之配線24〜3〇，係在配線溝48〜54之内 邵及氧化矽膜31之上部形成氮化銓膜，且在氮化姮膜上形 成銅種子膜之後，例如利用電鍍法形成銅膜，之後再利用 化學機械研磨法去除銅種子膜、銅膜。 若依據本實施形態，則藉由以相同厚的膜厚來構成用以 -18 - Ϊ紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚)-— -------------------— ^--------- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 480708 A7 B7 五、發明說明（16) 構成PLL電路3之電容元件（^之一部分的閘極氧化膜9B及構 成輸出入缓衝電路4之MISFET (Qn4、Qp4)之一部分的閘極 氧化膜9B，即使將CMOS閘陣列細微化亦可獲得洩漏電流 少的電容元件Ci。 又，若依據本實施形態，則無須增加光罩之片數或離子 植入步驟，即可形成上述電容元件q。 (實施形態2) 前述PLL電路3之電容元件Ci，亦可由圖20所示之η通道 型MISFET所構成。該電容元件Q，係形^成於基板1之ρ型井 7上，且主要係由閘極氧化膜9B、閘極10E及n+型半導體區 域13所構成。 上述電容元件Q之閘極氧化膜9B，爲了要減低洩漏電流 ，而以與構成輸出入緩衝電路4之MISFET (Qn4、Qp4)之閘 極氧化膜9B相同厚的膜厚（例如6.5 nm)所形成。又，上述 電容元件C 1，係對p型井7掺雜η型雜質（例如砷），俾使之 可在較低的電源電壓下穩定動作，而η通道型MISFET之臨 限電壓，係比其他的η通道型MISFETQn4之臨限電壓還降 低。 圖21係顯示由η通道型MISFET所構成的上述電容元件Ci 之Vg-C特性圖。 __ 上述電容元件Ci，由於係使用與構成輸出入缓衝電路4 之MISFET (Qn4、Qp4)相同厚的膜厚之閘極氧化膜9B，所以 比起使用較薄的膜厚之閘極氧化膜9A的情況還能減少洩漏 電流。其相反面，在將η通道型MISFET之反轉區域當作電 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ~ (請先閱讀背面之注意事項再填寫本頁) ----訂---- 4. 480708 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（17) 奋兀件來使用時，就如圖21之虛線所示，由於臨限電壓會 依閘極氧化膜之膜厚的增加而變高，所以無法在閘極輸入 私壓較低的區域中獲得穩定的電容。因此，藉由對p型井7 摻雉η型雜質（例如砰），降低n通道型MISFE丁之臨限電壓， 就如圖21之實線所示，可獲得在閘極輸」么電曼然低的區域 中亦可穩定的電容。 由η通迢型MISFET所構成的上述電容元件Ci，係以如下 之方法所形成。 首先，如圖22所tf，在基板丨之元件隔離區域上形成元 件隔離溝後，將未圖示之光阻膜當作罩幕並對基板丨之 一部分離子植入n型雜質（例如磷），且在另一部分上離子 植入Ρ型雜質（例如硼）之後，藉由熱處理基板丨使上述雜質 擴散，以形成ρ型井7&η型井8。此時，在本實施形態中 ，會在電谷元件區域之基板丨上形成ρ型井7。 其次，如圖23所示，以光阻膜6〇覆蓋基本單元區域之上 部及輸出入緩衝電路區域之上部，且對電容元件區域之基 板！的/型井7離子植入η型雜質（砰）。該離子植入，係爲 了要卩牛低構成電容元件Ciin通道型misfet的臨限電壓才 進行者。 其次，去除光阻膜60之後，如圖24所示，藉由熱氧化基板 1 ’以在基板1(p型井7&n型井8)之表面形成膜厚25 nm〜 3 nm左右之較薄的閘極氧化膜9 A。 ---------------------^--------- (請先閱讀背面之注意事項再填寫本頁) 八 如圖25所不，在以如氮化矽之耐氧化性的絕緣膜 1復孤基板l(p型井7&n型井8)之上部的狀態下熱氧化基
480708 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（18) 板1。此時，會生長形成於電容元件區域及輸出入缓衝電 路區域之基板1 ( P型井7及η型井8 )之表面的前述閘極氧化 膜9Α且變成膜厚6.5 nm左右之較厚的閘極氧化膜9Β °另外 ，膜厚不同之上述二種的閘極氧化膜9A、9B，亦可以與前 述實施形態1相同的方法形成。 之後，去除基板單元區域之絕緣膜61，更按照前述實施 形態1之圖11至圖17所示的步驟，形成構成基本單元2之 MISFET ( Qni、QPl)、構成輸出入緩衝電路4之MISFET ( Qti4 、QP4)及電容元件Q。 如此，在以η通道型MISFET構成電容元件Ci的情況，藉 由以與輸出入緩衝電路4之MISFET(Qn4、Qp4)相同厚之閘極 氧化膜9B構成用以構成其一部分之閘極氧化膜9B，亦可減 低戌漏電流。 又，在p型井7上形成由η通道型MISFET所構成的電容元 件Q之情況，就有需要另外用以調整該η通道型MISFET之 臨限電壓的離子植入步驟與光罩（參照圖23)。但是，當使 用η通道型MISFET之反轉區域的本實施形態之電容元件Q ，與使用p通道型MISFET之蓄積區域的電容元件做比較時 ，就有在閘極輸入電壓較低的區域中可獲得穩定的電容之 優點。 (實施形態3 ) 在前述實施形態1、2中，雖係就適用於CMOS閘1車列的 情況加以説明，但是亦可適用於例如圖26所示之邏輯塊、 DRAM(Dynamic Random Access Memory :動態隨機存取記情 -21 - ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ' ------ -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 480708 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（19) 體）、SRAM (Static Random Access Memory ••靜態隨機存取記 憶體）等巨單元之標準單元（standard cell)方式的特定用途 LSI中。此情況，藉由使用與構成輸出入緩衝電路4之 MISFET、或構成DRAM或SRAM之記憶單元的MISFETQm，Qs 相同厚的閘極氧化膜9B，以形成類比PLL電路内之類比電 路用電容元件，亦可獲得與前述實施形態1同樣的效果。 又，不僅可適用於閘陣列或標準單元中，例如亦可廣泛 適用於微電腦等、使用閘極氧化膜之膜厚不同之二種以上 的MISFET以構成電路的LSI中。例如在微電腦的情況，並 非要使用構成微處理器單元之MISFET之較薄的閘極氧化膜 9A，而只要使用與構成輸出入緩衝電路或記憶體電路之 MISFET相同厚的閘極氧化膜9B以形成類比PLL電路内之類 比電路用電容元件即可。 又’成爲本發明之適用對象的電容元件，並非被限定於 上述類比PLL電路内之類比電路用電容元件，亦可適用於 作爲因應雜訊之對策而連接例如圖27所示之類比電路或數 位電路之電源線（Vdd、Vss)間的電源穩定化電容元件c2、 或如圖28所示之濾波電容元件C3等中。 在使用較厚的閘極氧化膜9B以形成·電容元件時，雖然可 減低淺漏電流，但是其相反面，比起使用較薄的閘極氧化 膜9A以形成電容元件的情沉，其每一單位面積之電容會變 小。因而’就有必要按照電容元件之使用目的而分開使用 閘極氧化膜之膜厚。 士 0 29 (a)所示’在晶片面積大，且電路消耗電力亦大 _____- 22 - 本紙張尺度適用中國國家標準（CNS)A4規格----- -----------裝--------訂---------.線 (請先閱讀背面之注意事項再填寫本頁) 480708 A7 B7 五、發明說明（20) (請先閱讀背面之注意事項再填寫本頁) 時，例如類比PLL電路内之電容元件Ci及電源穩定化電容 元件C2，就要同時使用較厚的閘極氧化膜9B來形成。此情 況，類比PLL電路内之電容元件匕，爲了要在較低的電壓 中亦可獲得穩定的電容，而雖然由p通道型MISFET所構成 ，但是電源穩定化電容元件C2，由於係將閘極固定在電源 (Vdd)上，所以可爲p通道型MISFET或η通道型MISFET。 又，如圖29 (b)所示，在晶片面積小，且電路消耗電力 亦小時，例如只有洩漏電流特別會造成問題的類比PLL電 路内之電容元件Q係由使用較厚的閘極氧化膜9B之p通道 型MISFET所構成，而電源穩定化電容元件C2，爲了要縮小 其面積而使用較薄的閘極氧化膜9A。此情況，電源穩定化 電容元件C2，由於亦是將閘極固定在電源（Vdd)上，所以可 爲p通道型MISFET或η通道型MISFET。 以上，雖係根據實施形態具體説明依本發明人所完成的 發明，但是本發明並非被限定於前述實施形態，只要在不 脱離其要旨的範圍内當然可做各種的變更。 (發明之效果） 經濟部智慧財產局員工消費合作社印製 若要簡單説明依本案所揭示之發明中作爲其代表所獲得 的效果，則如以下所示。 (1) 若依據本發明，則可減低由MISFET所構成的電容元件 之戌漏電流而實現穩定的動作。 (2) 若依據本發明，則無須增加製造步驟即可形成可在低 電源電壓下穩定動作的電容元件。 (元件編號之説明） -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 480708 A7 B7 五、發明說明（21) 1A半導體晶片 2 基本單元 4輸出入(I/O)缓衝電路 6 氧化矽膜 8 η型井 9Α閘極氧化膜(較薄的閘極氧化膜) 9Β閘極氧化膜(較厚的閘極氧化膜) 10八〜10£閘極 1半導體基板 3類比PLL電路 5元件隔離溝 7 p型井 9閘極氧化膜 Π ιΓ型半導體區域 12 型半導體區域 13 η型半導體區域（源極、没極) Η Ρ+型半導體區域（源極、汲極) 15氮化矽膜 17氧化矽膜 23栓塞 31氧化矽膜 42多晶石夕膜 45氮化鎢膜 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 47光阻膜 60光阻膜 ΒΡ接合銲墊 C· C· 0振盪電路 PFC相位比較器 VI^VI3電壓_電流轉換電路 16側壁間隔件 18〜22接觸孔 24〜3〇配線 41光阻膜 43、44光阻膜 46鎢膜 48〜54配線溝 61絕緣膜 &〜C：3電容元件 e· P充電泵電路 TI時間-電流轉換電路 -24 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 480708 第89118476號專利申請案 中文申請專利範圍修正本(9〇年6月） A8 B8 C8 D8
    經濟部中央標隼局員工消費合作社印製 六、申請專利範圍 1 . 一種半導體積體電路裝置，其特徵為包含有： 第一 MISFET，具有第一閘極絕緣膜； 第二MISFET，具有膜厚比前述第一閘極絕緣膜薄的 第二閘極絕緣膜；以及 電容元件，由前述第一 MISFET所構成。 2 .如申請專利範圍第1項之半導體積體電路裝置，其中電 連接外部端子之輸入MISFET或輸出MISFET係由前述第.. 一 MISFET所構成。 3 .如申請專利範圍第1項之半導體積體電路裝置，其中微 處理器單元係由前述第二MISFET所構成。 4. 一種半導體積體電路裝置，其特徵為包含有： 第一導電型之第一 MISFET，具有第一閘極絕緣膜； 第一導電型之第二MISFET，具有膜厚比前述第一閘 極絕緣膜薄的第二閘極絕緣膜；以及 電容元件，由前述第一MISFET所構成， 構成前述電容元件之第一 MISFET的閘極係由第二導 電型所構成，而前述第二MISFET之閘極係由第一導電 型所構成。 5. —種半導體積體電路裝置，其特徵為包含有： 第一導電型之第一及第二MISFET，具有第一閘極絕 緣膜； 第一導電型之第三MISFET，具有膜厚比前述第一閘 極絕緣膜薄的第二閘極絕緣膜；以及 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） --------裝------訂----- (請先閲讀背面之注意事項再填寫本頁) 480708 ABCD 經濟部中央標隼局員工消費合作社印製 六、申請專利範圍 電容元件，由前述第一 MISFET所構成， 構成前述電容元件之第一 MISFET的臨限電壓，係低 於前述第二MISFET之臨限電壓。 6 .如申請專利範圍第5項之半導體積體電路裝置，其中前 述第一導電型之第一 '第二、第三MISFET係為η通道型 MISFET。 7· —種半導體積體電路裝置，其特徵為包含有： p通道型之第一及第二MISFET，具有第一閘極絕緣膜； p通道型之第三MISFET，具有膜厚比前述第一閘極絕 緣膜薄的第二閘極絕緣膜， 前述第一 MISFET係形成電容元件，而其臨限電壓係 高於前述第二MISFET之臨限電壓。 8.如申請專利範圍第1至7項中任一項之半導體積體電路 裝置，其中前述第一 MISFET，係形成於施加有第一電 位的η型半導體區域上，且在前述第一 MISFET之閘極上 施加高於前述第一電位的第二電位，並使用前述第一 MISFET之畜積區域以構成前述電容元件。 9 .如申請專利範圍第8項之半導體積體電路裝置，其中前 述第一 MISFET之閘極，係包含有η型矽膜。 10. 如申請專利範圍第1至7項中任一項之半導體積體電路 裝置’其中前述電容元件，係構成PLL電路内之類比電 路用電容元件。 11. 如申請專利範圍第丨至7項中任一項之半導體積體電路 -2 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " (請先閲讀背面之注意事項再填寫本頁) 裝- 、1T 480708 A8 B8 C8 D8 六、申請專利範圍 裝置，其中前述電容元件，係構成電源穩定化電容。 12. 如申請專利範圍第1至7項中任一項之半導體積體電路 裝置，其中前述電容元件，係構成濾波電容。 13. 如申請專利範圍第1至7項中任一項之半導體積體電路 裝置，其中前述電容元件更包含有，構成類比電路之 電容元件，且又具有由前述第二MISFET所構成的穩定化 電容。 14. 如申請專利範圍第1至7項中任一項之半導體積體電路 裝置，其中前述第二閘極絕緣膜之膜厚為3 nm以下。 15. 如申請專利範圍第1至7項中任一項之半導體積體電路 裝置，其中構成DRAM之記憶單元的記憶單元選擇用 MISFET係由前述第一 MISFET所構成。 16. 如申請專利範圍第1至7項中任一項之半導體積體電路 裝置，其中構成SRAM之記憶單元的η通道型MISFET及p 通道型MISFET係由前述第一 MISFET所構成。 經濟部中央標隼局員工消費合作社印製 (請先閣讀背面之注意事項再填寫本頁) 17. 如申請專利範圍第4項之半導體積體電路裝置，其中前 述第一導電型之第一 MISFET及前述第一導電型之第二 MISFET，為p通道型MISFET，而前述第一導電型為p 型，前述第二導電型為η型。 18. —種半導體積體電路裝置之製造方法，其係包含有如 下步騾； (a)在半導體基板之主面的第一區域及第二區域上形成 具有第一膜厚的第一閘極絕緣膜，且在前述半導體 -3- 本紙張尺度適用中國國家標準（CNS ) A4洗格（210X297公釐） 480708 A8 B8 C8 D8 六、申請專利範圍 基板之主面的第三區域上形成具有比前述第一膜厚 薄之第二膜厚的第二閘極絕緣膜；以及 (b)在前述半導體基板之前述第一區域上形成第一 MISFET，在前述第二區域上形成由第二MISFET所構 成的電容元件，且在前述第三區域上形成第三 MISFET。 19. 一種半導體積體電路裝置之製造方法，其係包含有如. 下步騾； (a) 在半導體基板之主面的第一區域及第二區域上形成 具有第一膜厚的第一閘極絕緣膜，且在前述半導體 基板之主面的第三區域上形成具有比前述第一膜厚 薄之第二膜厚的第二閘極絕緣膜； (b) 在形成有前述第一及第二閘極絕緣膜之前述半導體 基板上形成含有矽膜的第一導電膜； (c) 在前述矽膜之一部分上導入η型雜質，且在前述矽膜 之另一部分上導入ρ型雜質；以及 經濟部中央標隼局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) (d) 將前述第一導電膜圖案化形成閘極，藉以於前述第 一區域上形成具備含有η型矽之閘極的η通道型 MISFET及具備含有ρ型矽之閘極的ρ通道型MISFET， 且於前述第二區域上形成具備含有η型矽之閘極的ρ 一 通道型MISFET所構成的電容元件，並於前述第三區 域上形成具備含有η型矽之閘極的η通道型MISFET及 具備含有ρ型石夕之閘極的ρ通道型MISFET。 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 480708 A8 B8 C8 D8 六、申請專利範圍 20. 如申請專利範圍第19項之半導體積體電路裝置之製造 方法，其中以形成於前述第一區域上之η通道型MISFET 及ρ通道型MISFET形成輸出入緩衝電路，另係由形成於 前述第三區域上之η通道型MISFET及ρ通道型MISFET形 成邏輯電路。 21. —種半導體積體電路裝置，其特徵為： 包含：第一導電型之第一、第二、第三MISFET ; 第一及第二MISFET之閘極絕緣膜比第三MISFET之閘 極絕緣膜薄； 由第一 MISFET構成電容元件； 第一 MISFET之閘極係由第二導電型構成；以及 第二及第三MISFET之閘極係由第一導電型構成。 22. —種半導體積體電路裝置，其特徵為： 包含：第一、第二、第三MISFET ; 第一及第二MISFET之閘極絕緣膜比第三MISFET之閘 極絕緣膜薄； 由第一 MISFET構成電容元件； 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第二及第三MISFET之閘極係由第一導電型構成； 第一 MISFET之閘極係由第二導電型構成；以及 第一、第二及第三MISFET係形成於第二導電型之井 一 區域。 23. —種半導體積體電路裝置，其特徵為： 包含：第一、第二、第三MISFET ; -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 480708 A8 B8 C8 D8 、申請專利範圍 第一及第二MISFET之閘極絕緣膜比第三MISFET之閘 極絕緣膜薄； 由第一 MISFET構成電容元件； 電性連接於外部端子之輸入MISFET或輸出MISFET， 係由第二MISFET構成；以及 邏輯電路係由第三MISFET構成。 24. —種半導體積體電路裝置，其特徵為： 包含··第一、第二、第三MISFET ; 第一及第二MISFET之閘極絕緣膜比第三MISFET之閘 極絕緣膜薄；以及 電容元件係將PLL電路内之類比用電容元件或電源穩 定化電容元件或濾波電容，以第一 MISFET構成。 25. —種半導體積體電路裝置，其特徵為： 包含：第一、第二、第三MISFET ; 第一及第二MISFET之閘極絕緣膜比第三MISFET之閘 極絕緣膜薄；以及 利用第一 MISFET之蓄積區域，構成電容元件。 經濟部中央標隼局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 26. —種半導體積體電路裝置，其特徵為： 包含：第一、第二、第三MISFET ; 第一及第二MISFET之閘極絕緣膜比第三MISFET之閘 一 極絕緣膜薄；以及 由第一 MISFET構成電容元件。 27. 如申請專利範圍第23〜26項中任一項之半導體積體電路 -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 480708 A8 B8 C8 D8 六、申請專利範圍 裝置，其中： 第一、第二、第三MISFET係為第一導電型之 MISFET ； 第一 MISFET之閘極係由第二導電型構成；以及 第二及第三MISFET之閘極係由第一導電型構成。 28. 如申請專利範圍第21〜26項中任一項之半導體積體電路 裝置，其中： 第三MISFET之閘極絕緣膜之膜厚係在3 nm以下。 29. 如申請專利範圍第21〜26項中任一項之半導體積體電路 裝置，其中： 由第一 MISFET構成DRAM之記憶單元。 30. 如申請專利範圍第21〜26項中任一項之半導體積體電路 裝置，其中： 由第·一 MISFET構成SRAM之記憶單元。 31. 如申請專利範圍第21〜26項中任一項之半導體積體電路 裝置，其中： 第一、第二、第三MISFET係為P通道型MISFET ; 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 第一 MISFET之閘極係由第η型構成；以及 第二及第三MISFET之閘極係由第Ρ型構成。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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