TW469628B - Logic gate cell - Google Patents
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Description
469628 ----— —________ ^'、發明說明（1) 本發明係有關於一種邏輯單元閘，作為LS I設計時之 ί標準形式元件，以CMOS製程之佈局技術生產此類邏輯 間’可佔據較小面積且具低功耗。 利用標準單元技術設計LS I時，兩反相器之連結電路 所構成之單元常用以作為邏輯閘單元。此類反相邏輯閘 可為NAND、NOR、NOT、AND-N0R 以及0R-NAND 混和間。相 對應之反相邏輯閘之邏輯符號與電路實例請參考第丨A與 1B圖至第7A與7B圖所示。第ία與7A圖分別顯示邏輯符 號’且第1B與7B圖分別顯示邏輯電路實例。請參考具兩 輸入端之AND閘最為此類閘之典型實例，以下將討論習知 邏輯電路單元之佈局。 第8A圖所示之ANI)閘與AND2閘係由第8B圖所示反相問 NAND2與NOT閘所構成，電路實例列於第9圖。第1〇圖為習 知NAND2閘之佈局。第u圖所示為擷取自第1〇圖佈局之擴 散區與複晶矽佈線情形。第1 2圖所示為擷取自第ί 〇圖佈 局之第一金屬層佈線，而第13圖所示為擷取自第10圖佈 局之第二金屬層佈線。用以形成PM0S之擴散區501位於井 19中，且用以形成nm〇s之擴散區50 2位於井19外下方。電 晶體形成於閘極複晶矽佈線503與擴散區501與502交會 處。第9圖所示pm〇s 31與33水平相鄰形成於第1〇與丨丨圖 所示之擴散區501，且第9圖所示NM0S 34與36水平相鄰形 成於第10與11圖所示之擴散區5〇2。第1〇與12、13圖所^ 方形區塊表示接觸洞（con tac t ho 1 e )與插塞洞（v i a hole) °
第4頁 Μ 4 6 9 62 8 4 ^ 案號 88121 五'發明說明（3)
如前所述降低LSI之功率消耗的方法，在邏輯閘單元 設計中，針對電晶體部分，可減小電晶體之閘極寬度，而 針對金屬線部分，可降低邏輯閘佈局面積而減小金屬佈線 長度來達成降低靜態電容的目的，兩種技術可結合運用。 改善功率消耗之一般技術詳載於"Technical Paper of Low-Power LSl(Nikkel Micro Device Issue, Nikkri BP
Company in Japan)"。在AND2閘單元中，為窄化電晶體之 閘極寬度，擴散區域501與502之高度（第10與11圖中之垂 直高度）必須變小。擴散區域高度之減低作為單元高度 (第10與11圖中之垂直高度）之減低，且單元面積亦會相 對地減小。 上述方法仍存在下列問題。第一，上述方法中以降低 單元高度減小單元面積時，僅降低擴散區域5〇1與5〇2之高 度對降低單元高度有助益，對於線區以及擴散區5〇1、502 間之間隔（在P型變為N型之區域需要部分間隔）則無法降 低°結果’單元面積減少越多，電晶體之面積會隨之減 小，單π必須在更小的區域操作。第二，當單元高度降低 時’將毫無選擇需將電晶體水平鄰近相接，以完成高能 (寬閑）電晶體，水平加長單元會導致發生不良的區域利 用’相對的’單元面積的增加將使單元高度之佈局增加更 多。此類問題驅使必須減低單元高度以降低單元面積。 因此本發明提供運用於佈局之一種高面積利用與小面 積邏輯閉單元’以窄化單元寬度取代降低單元高度的
469 628 —— 丨 I I — _____ 五、發明說明（3) 方法’利用較窄閘極寬度之電晶體達成低功率消耗之 的。 為佈局排列具兩相連反相邏輯閘電路之一單元，首 7匕’本發明利用共四個擴散區域’亦即，兩p.型祕電曰 體擴散區以及兩N型MOS電晶體擴散區，在圖中以四級= 直排列*而非習知僅兩個擴散區域“第二，以兩内产 ㈣作為第-反相邏輯閘’ @外部區域作為第二反相】 铒開’其與第一反相邏輯間相連接。第三，佈線，-可作為第二邏輯閘輸出部分之今 "介 M〇S電晶體，孫部分或完全由^屬;V/以内連^型 .,,+- . ^ ^ 弟二擴散區域。 在上述〜構中，S以兩外部擴 邏輯間時，基本上需要此佈線I政£來元成第二反相 必須避免干涉兩内部區域建構 * ” Ν型MOS電晶體，且 佈線。本發明之優點係改進因第—反相邏輯閘之金屬 方式而限制單一輸出部分，而θ連於Ρ與1^型MOS電晶體之 此佈線結構，將第二金屬層佈==第二金屬層佈線完成 輯閘上，避免發生上述干涉情形安置延伸於第一反相邏 具窄寬度閘極之邏輯閑單_ > 線之第一反相邏輯閘輸出佈線，’、由开^成第一金屬層佈 延展第二反相邏輯閘輸出部分之f於第—金屬層佈線上 是因第一反相邏輯閘輸出部分 二金屬層佈線。特別 接單元外部，既使第二金屬思第一金屬層佈線並未連 亦不會有問題產生，且以此 T於第—反相邏輯閘上 匕排列方式，單元之輸出輸入
Λ 69 628 五、發明說明（4) 端所需之路線之格狀數可降至最低。 在與第一反相邏輯閘輸出連接之第二反相邏輯閘輸 入部分中，P型MOS電晶體之閘極複晶矽佈線與n型M〇s電 晶體之閘極複晶矽佈線以第一反相邏輯閘輸出部分之第 一金屬層佈線相連接。以上述排列方式’閘極間之連接 不需特殊佈線區’故可以使邏輯閘單元具窄單元寬产。 此外，形成於外擴散區為第二反相邏輯閘所用之電 晶體閘極寬度大於形成於内擴散區為第一反相邏輯間所 周之電晶體閘極寬度，提供一種高驅動功率（低負載延 遲）與低功率消耗之邏輯閘單元^ 、 當 與兩型 增加驅 在 第一反 第三反 周内擴 低功率 為 明顯易 作詳細 圖式之 第二反 電晶體 動功率 具第二 相閘之 相閘係 散區， 消耗之 讓本發 懂，下 說明如 簡單說 相邏輯閘為N〇T時，在外擴散區中有兩p塑 形成，且平行連接形成Ν〇τ 而未増加單元面積之邏輯閑單元友供種/ 反相閘為NOT且篦-=上ea + 輸入相接之電路二相閑之輸出與預設」 利用内擴散以邏=單元中’第一與 在利用上述裝置之誊第一反相閘則是利 邏輯閘單元。之實例中可獲得小面積與 明之上述和其他 文特舉—較佳實的、特徵、和優點能更 下： ％例’並配合所附圖式， 明： 第1 A與1 B圖係顯示一 圖顯示符號，第1 B圖顯示 邏輯間_ ’其中第“
469628 _索號 88121286 五、發明說明（6) 第2A與2B圓係顯示一反相邏輯閘（NAND )，其中第2A 圖顯示符號’第2B圖顯示電路； 第3A與3B圖係顯示一反相輯閑（NOR )，其中第3A 圖顯示符號，苐3B圖顯示電路； 第4A與4B圖係顯示一反相邏輯閘（AND-N0R )，其中 第4A圖顯示符號，第4B圊顯示電路； 第5A與5B圖係顯示一反相邏輯閘（AND-NOR )，其中 第5A圖顯示符號，第5B圖顯示電路； 第6A與6B圖係顯示一反相邏輯間（0R-NAND)，其中. 第6A圖顯示符號，第6B圖顯示電路； 第7A與7B圖係顯示一反相邏輯閘（0R-NAND)，其中 第7A圖顯示符號，第7B圖顯示電路； 第8A與8B圖顯示一兩輸入端之AND閘，其中第8A圖顯 示符號，第8B圖顯示含NOT與NAND閘之電路實例； 第1 0圖係顯示習知（AND )單元之佈局； 第1 1圖係顯示習知（AND )單元之擴散區與複晶矽佈 線； 第12圖係顯示（AND)單元之第一金屬層佈線； 第13圖係顯示習知（AND )單元之第二金屬層佈線； 第14圖係顯示本發明（AND )單元之佈局； 第1 5圖係顯示本發明（AND )單元之擴散區與複晶矽 佈線； 第16圖係顯示本發明（AND)單元之第一金屬層佈
2001.05. 22. 009 469 628 五、發明說明（6) 線； 第1 7圖係顯示本發明（AND )單元之第二金 屬層佈 弟1 8 A與1 8 B圖係顯示一反相邏輯閘（n a N D )，其中 第1 8A圖顯示符號，第1 8B圖顯示電路； " 第1 9圖係顯示本發明中一（NAND )單元之電路； 第20圖顯示本發明中一（NAND )單元之佈局； 第21圖顯示本發明（NAND)單元之擴散區與複晶矽 佈線； 線 局； 第Μ圖顯示本發明（NAND)單元之第一層佈線； 第23圖顯示本發日月（NAND) $元之第二層佈線； 第24圖顯示本發明中-（AND)單元之佈局； •第25圖_示本發明（AND)單元之擴散區與複晶矽佈 > S3 Ϊ不本發明（AND )單元之第-金屬層佈線； 二二示本發明（AND)單元之第二金屬層佈線； . β|貝示本發明中一（兩輸入端AND )單元之佈 第28^圖_示本發明（兩輸人端AND) 與複晶矽佈線； 單元之擴散區 第29A圖|頁示本發明（兩輸入端綱 屬層佈線丨 < 弟 第29B圖顯示本發明（兩輸入端⑽） 屬層佈線； 之第 第30A圖顯示本發明中一（兩輸入端⑽ 金 金 單 疋之佈
第9頁 469628 五、發明說明（7) 局； 第30B圖顯示本發明（兩輸入端OR)單元之擴散區與 複晶矽佈線； 第31A圖顯示本發明（兩輸入端OR)單元之第一金屬 層佈線； 第31B圖顯示本發明（兩輸入端OR)單元之第二金屬 層佈線； 第32A與32B圖係顯示本發明一邏輯閘（OR )，其中 第32A圖顯示符號，第32B圖顯示電路； 第33圖係顯示本發明中一（OR )單元之電路； 第34A圖顯示本發明中一（三輪入端OR)單元之佈 局； 第34B圖顯示本發明（三輸入端OR)單元之擴散區與 複晶矽佈線； 第35A圖顯示本發明（三輸入端OR)單元之第一金屬 層佈線； 第35B圖顯示本發明（三輸入端OR)單元之第二金屬 層佈線； 第36A與36B圖係顯示本發明一邏輯閘（AND-0R)， 其中第36A圖顯示符號，第36B圖顯示電路；； 第37圖係顯示本發明中一（AN D-0R )單元之電路； 第38A圖顯示本發明中一（三輸入端AND-0R)單元之 佈局； 第38B圖顯示本發明（三輸入端AND-0R)單元之擴散
第10頁 469628 五、發明說明¢8) 區與複晶矽佈線； 第39A圖顯示本發明（三輸入端AND-OR)單元之第一 金屬層佈線； 第39B圖顯示本發明（三輸入端AND-OR)單元之第二 金屬層佈線； 第40A與40B圖係顯示本發明一邏輯閉（OR-AND)， 其中第40A圖顯示符號，第40B圖顯示電路； 苐41A圖顯示本發明中一（三輸入端OR-AND)單元之 佈局； 第41B圖顯示本發明（三輸入端OR-AND)單元之擴散 區與複晶矽佈線； 第42A圖顯示本發明（三輸入端OR-AND)單元之第一 金屬層佈線； 第42B圖顯示本發明（三輸入端0R-AND)單元之第二 金屬層佈線； 第43A圖顯示本發明中一（三輸入端AND)單元之佈 局； 第43B圖顯示本發明（三輸入端AND)單元之擴散區 與複晶矽佈線； 第44A圖顯示本發明（三輸入端AND)單元之第一金 屬層佈線； 第44B圖顯示本發明（三輸入端AND)單元之第二金 屬層佈線； 第45A圖顯示本發明中一（四輸入端AND )單元之佈
469628 五 '發明說明（9) 局； 第45B圖顯示本發明（四輸入端AND)單元之擴散區 與複晶矽佈線； 第46A圖顯示本發明（四輸入端AND )單元之第一金 屬層佈線； 第46B圖顯示本發明（四輪入端AND)單元之第二金 屬層佈線； 第47A圖顯示本發明中一（四輸入端AND-OR)單元之 佈局； 第47B圖顯示本發明（四輸入端AND-OR)單元之擴散 區與複晶矽佈線； 第48A圖顯示本發明（四輸入端AND-OR)單元之第一 金屬層佈線： 第48B圖顯示本發明（四輸入端AND-OR)單元之第二 金屬層佈線； 第49A與49B圖係顯示本發明一邏輯閘（AND-OR)， 其中第49A圖顯示符號，第49B圖顯示電路； 第50圖係顯示本發明中一（AND-OR )單元之電路； 第51A圖顯示本發明中一（四輸入端0R-AND)單元之 佈局； ； 第51B圖顯示本發明（四輸入端0R-AND)單元之擴散 區與複晶矽佈線； 第52A圖顯示本發明（四輸入端0R-AND)單元之第一 金屬層佈線；
第12頁 469628 五、發明說明（ίο) 第52B圖顯示本發明（四輸入端OR-AND)單元之第二 金屬層佈線； 第53A與53B圖係顯示本發明一邏輯閘（OR-AND)， 其中第53A圖顯示符號，第53B圖顯示電路； 第54A圖顯示本發明中一（三輸入端NOR)單元之佈 局； 第54B圖顯示本發明（三輸入端NOR)單元之擴散區 與複晶矽佈線； 第55A圖顯示本發明（三輸入端NOR)單元之第一金 屬層佈線； 第55B圖顯示本發明（三輸入端NOR)單元之第二金 屬層佈線； 第56A與56B圖係顯示本發明一邏輯閘（NOR)，其中 第5 6 A圖顯示符號，第5 6B圖顯示電路； 第57圖係顯示本發明中一（NOR )單元之電路； 第58A圖顯示本發明中一（三輸入端NAND)單元之佈 局； 第58B圖顯示本發明（三輸入端NAND)單元之擴散區 與複晶矽佈線； 第59A圖顯示本發明（三輸入端NAND),單元之第一金 屬層佈線； 第59B圖顯示本發明（三輸入端NAND)單元之第二金 屬層佈線； 第60A與60B圖係顯示本發明一邏輯閘（NAND)，其
第13頁 469628 五、發明說明（11) 中第6 Ο A圖顯示符號，第6 Ο B圖顯示電路； 第61A圖顯示本發明中一（四輸入端NAND)單元之佈 局； 第61B圖顯示本發明（四輸入端NAND)單元之擴散區 與複晶矽佈線； 第62A圖顯示本發明（四輸入端NAND)單元之第一金 屬層佈線； 第62B圖顯示本發明（四輸入端NAND)單元之第二金 屬層佈線； 第63A與63B圖係顯示本發明一邏輯閑（NAND)，其 中第63A圖顯示符號，第63B圖顯示電路； 第64圖係顯示本發明中一（NAND )單元之電路； 第65A圖顯示本發明中一（四輸入端NOR)單元之佈 局； 第65B圖顯示本發明（四輸入端NOR)單元之擴散區 與複晶矽佈線： 第66A圖顯示本發明（四輸入端NOR)單元之第一金 屬層佈線； 第66B圖顯示本發明（四輸入端NOR)單元之第二金 屬層佈線； ： 第67A與67B圖係顯示本發明一邏輯閘（NOR)，其中 第67A圖顯示符號，第67B圖顯示電路； 第68A圖顯示本發明中一（三輸入端AND-N0R)單元 之佈局；
第14頁 469628 五 '發明說明（12) 第68B圖顯示本發明（三輸入端AND-NOR)單元之擴 散區與複晶矽佈線； 第69A圖顯示本發明（三輸入端AND~NOR)單元之第 一金屬層佈線； 第69B圖顯示本發明（三輸入端AND-NOR)單元之第 二金屬層佈線； 第70A與70B圖係顯示本發明一邏輯閘（AND-NOR)， 其中第70A圖顯示符號，第70B圖顯示電路； 第7U圖顯示本發明中一（三輸入端OR-NAND)單元 之佈局； 第71B圖顯示本發明（三輸入端OR-NAND)單元之擴 散區與複晶矽佈線； 第72A圖顯示本發明（三輸入端OR-NAND)單元之第 一金屬層佈線； 第72B圖顯示本發明（三輸入端OR-NAND)單元之第 二金屬層佈線； 第73A與73B圖係顯示本發明一邏輯閘（OR-NAND)， 其中第73A圖顯示符號，第73B圖顯示電路； 第74A圖顯示本發明中一（四輸入端NAND)單元之佈 局； ； 第74B圖顯示本發明（四輸入端NAND)單元之擴散區 與複晶矽佈線； 第75A圖顯示本發明（四輸入端NAND)單元之第一金 屬層佈線；
第15頁 4 6 9 62 8 ________________一 五、發明說明（13) 第75B圖顯示本發明（四輸入端NAMD)單元之第二金 屬層佈線； 第76Α與76Β圖係顯示本發明一邏輯閘（NAND)，其 中第76A圖顯示符號，第76B圖顯示電路； 第77圖係顯示本發明中一（NANI))單元之電路； 第78A圖顯示本發明中一（四輸入端nor)單元之佈 局； 第78B圖顯示本發明（四輪入端N〇R)單元之擴散區 與複晶石夕佈線； 第79A圖顯示本發明（四輸入端Nqr)單元之第一金 屬層佈線； 第79B圖顯示本發明（四輸入端n〇r)單元之第二金 屬層佈線； ^ 第80A與80B圖係顯示本發明一邏輯閘（N〇R )，其中 第8 0A圖顯示符號，第8〇b圖顯示電路； 第81A圖顯示本發明中—（exc lusi ve 〇R )單元之佈 局； 第81B圖顯示本發明（exciusiVe 〇R)單元之擴散區 與複晶矽佈線； 第82A圖顯示本發明（exciusiVe 〇r);單元之第—金 屬層佈線； 第82B圖顯示本發明（exciusive 〇R)單元之第二金 屬層佈線； 第83六與836圖係顯示本發明一邏輯閘<^5^11131^
第16頁 4 69 62 8 五、發明說明（14) OR )，其中第83A圖顯示符號，第83B圖顯示電路； 第84圖係顯示本發明中一 （exclusive OR)單元之 電路； ' 第85A圖顯示本發明中一 （exclusive NOR)單元之 佈局； 第85B圖顯示本發明（exclusive NOR)單元之擴散 區與複晶矽佈線； 第86A圖顯示本發明（exclusive NOR)單元之第一 金屬層佈線； 第86B圖顯示本發明（exclusive NOR)單元之第二 金屬層佈線； 第87A與87B圖係顯示本發明一邏輯閘（exclusive NOR )，其中第8 7A圖顯示符號，第87B圖顯示電路； 第88圖係顯示本發明中一（exclusive NOR)單元之 電路； 第89A圖顯示本發明中一（三輸入端NOR)單元之佈 局； 第89B圖顯示本發明（三輸入端NOR)單元之擴散區 與複晶矽佈線； 第90A圖顯示本發明（三輸入端NOR)單元之第一金 屬層佈線； 第90B圖顯示本發明（三輸入端NOR)單元之第二金 屬層佈線； 第91 A與9 1B圖係顯示本發明一邏輯閘（NOR )，其中
第17頁 469628 五、發明說明（15) 第91A圖顯示符號，第91B圖顯示電路； 第9 2圖係顯示本發明中一（N 0 R )單元之電路； 第93A圖顯示本發明中一（兩輸入端AND )單元之佈 局； 第93B圖顯示本發明（兩輸入端AND)單元之擴散區 與複晶矽佈線； 第94A圖顯示本發明（兩輸入端AND)單元之第一金 屬層佈線； 第94B圖顯示本發明（兩輸入端AND)單元之第二金 屬層佈線； 第95A圖顯示本發明中一 （exclusive OR)單元之佈 局； 第95B圖顯示本發明（exclusive OR)單元之擴散區 與複晶石夕佈線， 第96A圖顯示本發明（exclusive OR)單元之第一金 屬層佈線；以及 第96B圖顯示本發明（exclusive OR)單元之第二金 屬層佈線。 符號說明： 19〜井；31、32、33、34、35、36、U-50〜電晶體： 501、502 ' 503、11 '12、13、：14 〜擴散區；6 '7、8、 9 '33 '36、37、38、81、82〜佈線；以及1、2〜反相邏輯 閘。 實施例：
第18頁 4 69 62 8 五、發明說明（16) ---- 本發明涵蓋一種透過CM〇s製程所製造之LSi中之一元 件”邏輯閘單兀包括兩反相邏輯閘！與2，第一反相 邏輯閘1之一輪出端連接第二反相邏輯閘2之一輸入端。 此處反相邏輯間可為NAND、N〇R、N〇T、and_n〇r或 OR NAND閘所組成。以下將以一兩輸入端之間八⑽2作 為本發明之實施例。 第8B圖所示為此兩輸入端之⑽^閘―^ 2，電路結構 包括作為第一反相邏輯閘1之NAND2連接至作為第二反相 邏輯問2之NOT，且NAND2之輸出連接至not之輸入。AND2 之電路則如第9圖所示。NAND2，作為第一反相邏輯閘1， 由P型M0S電晶體31與32以及N型M0S電晶體34與35所組 成，且NOT，作為第二反相邏輯開2，由p型電晶體33 以及N型M0S電晶體36所組成。本發明AND2之佈局如第14 圖所示。第15圖所示為自第14圖之佈局擷取出之擴散區 與閘極多晶矽佈線，第1 6圖所示為自第1 4圖之佈局擷取 出之第一金屬佈線，第17圖所示為自第14圖之佈局擷取 出之第二金屬佈線情形。 以下將詳述對應申請專利範圍第1項之實施例。P型 M0S電晶體之第一擴散區11與第二擴散區i 2排列於井丨9中 以形成P型M0S電晶體，第三擴散區13與第四擴散區η排 列於井1 9之外部與下方以形成N型M0S電晶體。在此結構 中，第二擴散區域12排列於第一擴散區域η之下方，且 第四擴散區域1 4排列於第三擴散區域1 3之下方。接著， NAND2 ’作為第一反相邏輯閘1，利用第二與第三擴散區
第19頁 469628 五、發明說明（17) 1 2與1 3形成’且NOT ’作為第二反相邏輯閘2，利用第一 與第四擴散區11與1 4形成。第9圖相對應第i 5圖所示之電 晶體係標示相同符號。接著，佈線3 7，其亦作為第二反 相邏輯閘2 —輸出部分的佈線，用以内連p型與n型電晶 體’係部分或元全由第二金屬層佈線9所構成，且第二金 屬層佈線9被安排延伸覆蓋於第二與第三擴散區12與13。 特別是此第二金屬層佈線9覆蓋於由擴散區12與13所構成 之第一反相邏輯閘1上。 以下將詳述對應申請專利範圍第2項之實施例。佈線 38 ’其亦作為第一反相邏輯閘1 一輸出部分的佈線，用以 内連P型與N型電晶體’係部分或完全由第一金屬層佈線8 所構成’且第一金屬層佈線8被安排延伸覆蓋於第一與第 四擴散區11與14 ^不採用此排列方式，若第二金屬佈線 層9不延伸覆蓋至輸入端A與B，不將單元寬度如第μ圖所 示由三格（grid )改為四格將無法達成此目的。所以上 述的排列方式可以符合第1 4圖所示以三格之單元寬度來 達成其基本需求。 以下將詳述對應申請專利範圍第3與4項之實施例。 第二反相邏輯閘2之部分輸入連接至第一反相邏輯閘1之 輸出，P型M0S電晶體之閘極多晶矽佈線6與N型⑽^電晶體丄 之閘極多晶石夕佈線7利用第一反相邏輯閘1之輸出部分之 第一金屬層佈線8做内部連結。為達此内連結'如°第^4與 16圖所示，利用由第一金屬層佈線8延伸之佈線81 /來 達成。此排列方式有助於降低單元寬度，因為無彡^新的&
469 628 五、發明說明（18) 格數即可内連閘極多晶矽佈線6與7，若不採取此排列方 式’以三格達成單元寬度將有困難。 以下將詳述對應申請專利範圍第5至8項之實施例。 第二反相邏輯閘2中P型MOS電晶體之閘極寬度被預設較寬 於第一反相邏輯閘1中p型MOS電晶體之閘極寬度，且第二 反相邏輯閘2中N型MOS電晶體之閘極寬度被預設較寬於第 一反相邏輯閘1中N型MOS電晶體之閘極寬度。為達成此設 定’第一擴散區11之高度（圖中之垂直高度）預設大於 第二擴散區12之高度，且第四擴散區14之高度（圖中之 垂直高度）預設大於第三擴散區丨3之高度。利用此方 式，當第二反相邏輯閘2之輸出驅動功率增加時，第一反 相邏輯閘1之消耗功率會降低，並可使低功率消耗單元具 短輸出負載延遲（short output loading delay )。 以下將詳述對應申請專利範圍第2 5至3 2項之實施 例。形成第二反相邏輯閘2之NOT閘之每一 p型與n型電 晶體係由兩M0S電晶體平行排列組成。請參閱第1 5圖，p 型祕03電晶體33由兩抑8電晶體組成，{^型14〇$電晶體36由 兩M0S電晶體组成。每一電晶體33與36為平行，其所在之 沒極擴散區由兩電晶體共享。利用此排列方式，單元可 不需增加單元寬度而獲得一增加之驅動功率與一小的負 載延遲。 、、 例。 外， 以下將詳述對應申請專利範圍第33至34項之實施 此邏輯單元除包括第一與第二反相邏輯閘1與2之 還包括一第三反相邏輯閘3，且此第二反相邏輯閘2
4 6 9 6 2 8 五、發明說明（19) 之電路為NOT ’第三反相邏輯閘3之電路為NOT、具二至四 輸入端之NAND、具二至四輪入端之NAND，且其一輸出端 連接至第一反相邏輯閘1之一輸入端 >> 在此邏輯閘單元 中’第三反相邏輯閘3由第二與第三擴散區12與13所形 成，而邏輯閘單元之其餘結構實際上與專利申請範圍第 17至24或25至32項之對應實施例相同。第18A與18B圖所 示之NAND閘NAND32為一衍生實施例。 第18A圖所示為NAND32之邏輯符號，第18B圖所示為 以NOT作為第三反相邏輯閘3 ’以N0R3作為第一反相邏輯 閘1，並以NOT作為第二反相邏輯閘2。第1 9圖為NAND32之 電路圖° NAND32由P型電晶體41至45與N型電晶體46至50 所構成。第20圖為本發明NAND32之佈局。第21圖顯示第 2 0圖佈局中所擷取之擴散區與閘極多晶矽佈線。第2 2圖 顯示第20圖所示佈局之第一金屬層佈線。第23圖顯示第 20圖所示佈局之第二金屬層佈線。 如第20至23圖所示’P型M0S電晶體之第一擴散區11 與第二擴散區1 2排列於井1 9中以形成P型M0S電晶體，第 二擴散區13與第四擴散區14排列於井19之外部與下方以 形成N型M0S電晶體。在此結構中，第二擴散區域丨2排列 於第一擴散區域11之下方，且第四擴散區域14排列於第 二擴散區域13之下方。接著’N0R3，作為第一反相邏輯 閘1，且NOT，作為第三反相邏輯閘3，利用第二與第三擴 散區1 2與1 3形成。且N0T，作為第二反相邏輯閘2，利用 第一與第四擴散區11與14形成。第19圖相對應第21圖所
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:相同符號。接著，佈線37，其亦作為 第二反相邏輯問2 —輸出部分的佈線，用以内連其為 電晶體’係部分或完全由第：金屬層佈線9所構成，且 二金屬層佈線Θ被安排延伸覆蓋^^_ 13。特別是此第二金屬層佈二第二擴散區12輿 構成之第-反相邏輯則上。根據此佈局擴 :9=延伸覆蓋於由擴散區12與13所構成：第2 佈線38，丨亦作為第一反相邏輯閘卜輸出部分的佈 線’用以内連Ρ型與_電晶體，係由第一金屬層佈射所 構成。再者，第二反相邏輯閘2之輸出部分之第二金屬層 佈線9被排列延伸覆蓋於第一反相邏輯閘i之輸出部分之θ 第一金屬層佈線8上。在與第一反相邏輯閘丨之輸出相連 接之第一反相邏輯閘2之部分輸入中，ρ型M〇s電晶體之閘 極多晶矽佈線6與N型MOS電晶體之閘極多晶矽佈線7利用 第一反相邏輯閘1之輸出部分之第一金屬層佈線8做内部 連接。為達到此内連連接，如第20至22圖所示，自第一 金屬層佈線延伸佈線8 1與8 2。第二反相邏輯閘2中p型MOS 電晶體之閘極寬度被預設較寬於第一與第三反相邏輯閘1 與3中P型MOS電晶體之閘極寬度，且第二反相邏輯閘2中N 型MOS電晶體之閘極寬度被預設較寬於第一與第三反相邏 輯閘1與3中N型MOS電晶體之閘極寬度。為達成此設定， 第一擴散區11之高度（圖中之垂直高度）預設大於第二 擴散區12之高度，且第四擴散區14之高度（圖中之垂直
第23頁 案號 88121286 Λ 469628 a 五、發明說明（22) 高度）預設大於第三擴散區13之高度。形成第二反相邏輯 開2之NOT間之每一P型與N型MOS電晶體係由兩m〇S電晶體平 行排列組成。請參閱第21圖’ p型m〇s電晶體45由兩M0S電 晶體組成’ N型M0S電晶體50由兩jf〇S電晶體组成。每一電 晶體4 5與50為平行’其所在之汲極擴散區由兩電晶體共 享。 以下將詳述對應申請專利範圍第3 5至3 7項之實施例。 完成LSI所需功能之單元可由專利申請範圍第1至34項所述 之單元或其他等來選取，此類單元係以標準模式佈局產 生。特別是單元排列於相互平行之單元列上，且單元間佈 線之排列亦需達到邏輯設計之需求，並可施加功率至所有 單元中。所以所得之佈局為區塊狀，内連行程後可使區塊 獨立操作或結合其他區塊運作’最後形成佈線拉線至外部 連接板後，則已完成整個LSI之佈局。 接著對應專利申請範圍第3 8項之實施例將於以下描 述’請參照第24至27圖、第8A與8B圖、以及第9圖。第24 圖警將第14圖中井19移除，與第14圖之另一實施例相同。 第25至27圖則是對應第15至17圖將井19移除。 P型M0S電晶體之第二擴散區12排列於第一擴散區11下 形成P型M0S電晶體，第三擴散區13排列於第二擴散區12下 以形成N型M0S電晶體’第四擴散區14排列於第三擴散區13 下以形成N型M0S電晶體。在此結構中，第二擴散區域I?排 列於第一擴散區域11之下方’且第四擴散區域丨4排列於第 三擴散區域13之下方。接著，NAND2，作為第一反相邏輯 閘1 ’利用第二與第三擴散區12與13形成，且NOT，作為第
2049-2SS9-PF1 ϊ yens.ptc 第24頁 2001. 05.22. 025 4 69 62 8 五、發明說明（22) -------- 一反相邏輯閘ί，利用第二與第三擴散區12與13形成，且 not，作為第二反相邏輯閘2，利用第一與第四擴散區11 ，1/形成。第9圖相對應第2 5圖所示之電晶體係標示相同 符號。接著，佈線3 7，其亦作為第二反相邏輯閘2 一輸出 部分的佈線’用以内連p型與N型電晶體，係部分或完全 由第二金屬層佈線9所構成，且第二金屬層佈線9被安排 延伸覆蓋於第二與第三擴散區丨2與丨3。特別是此第二.金 屬層佈線9覆蓋於由擴散區丨2與13所構成之第一反相 閘1上。 =上所述，僅無井1 9 一項與專利申請範圍第1項對應 之實施例不同。在標準⑶⑽製程中（CM〇s主製程），雖 然需要井19形成p型擴散區以完成p型M〇s電晶體，亦有製 程不需井，如CM0S-S0I製程，可加以完成，本實施例亦衣 可運用至此類製裎中。 同樣地’專利申請範圍第3g至48項之實施例與相對 應之專利申請範圍第2至3 7之實施例差別亦在於有無井/ 19。 、’、 以下將詳述本發明之其他實施例。下述實施例可對 應至專利申請範圍第1至2 4項中任何一項。 第28A圖顯示一具兩輸入端之AND2，其電路顯示於第 9圖。第28A圖率第14圖之不同在於電晶體33與36並未平 行連接’其餘部分結構則完全相同。第28B圖則顯示掏取 自第28A圖佈局之擴散區與閘極多晶矽佈線，第29a圖顯 示擷取自第2 8A圖之第一金屬層佈線，第29B圖顯示擷取
469628 五、發明說明（23) 自第28A圖之第二金屬層佈線。相同的描繪方式將會應用 於下列各實施例中。 第30A與第30B圖以及第31A與第31B圖顯示兩輸入端 之0R2之佈局。請參考第32B圖，0R2係連接一 n〇R2與一 NOT。第33圖為OR之電路。第30A與30B圖之佈局係由上部 顛倒第28A與28B圖之AND2之部分佈局而形成，井19除 外。 第34八與348圖以及第354與356圖顯示三輸入端之 AND-0R閘A021 °如第36A與36B圖所示，A021有作為第一 反相邏輯閘之AO I 21與作為第二反相邏輯閘not相連接。 第37圖顯示A021之電路。第34A與34B圖與第35A與35B圖 之佈局與第14圖所示之AND2之佈局相同，如第一金屬層 佈線8與第二金屬層佈線9之相對位置、閘極多晶矽佈線6 與7間之内連等’第一擴散區Π之高度大於第二擴散區 12 ’以及第四擴散區14之高度大於第三擴散區13。但是 不同在於閘極多晶矽佈線6與7之内連係由擴散佈線1 5所 形成。 第3 8A與第3 8B圖以及第3 9A與第3 9B圖顯示三輸入端 之0R-AND閘之0A21之佈局。請參考第40B圖，0A21係連接 一0AI21與一NOT。第38A與38B圖之佈局係由上部顛倒第 34A與34B圖之A021之部分佈局而形成，井19除外。 以下實施例則對應專利申請範圍第1至3 2項之任一 項。 第41A與第41B圖以及第42A與第4 2B圖顯示兩輪入端
第26頁 469628 五、發明說明（24) —- 之0R2之佈局。請參考第32B圖，〇R2係連接—N〇R2與一 NOT。第33圖為0R2之電路。第41 A與41β圖之佈局係由上 部顛倒第1 4圖之AND2之部分佈局而形成，井丨9除外。 第43A與43B圖以及第44A與44B圓顯示三輸入端之MD 閘AND3。AND3有作為第一反相邏輯閘！之三輸入端之 NAND3與作為第二反相邏輯閘2之N〇T相連接。第43a與43β 圖與第44A與44B圖之佈局與第14圖所示iAND2之佈局'相 同，如第一金屬層佈線8與第二金屬層佈線9之相對位 置、閘極多晶矽佈線6與7間之内連等，第一擴散區2丨之 高度大於第二擴散區12 ’以及第四擴散區14之高度大於 第二擴散區1 3 ’且輸出之NOT閘之兩電晶體係平行排列。 第45A與45B圖以及第46A與46B圖顯示四輸入端之AND 閉AND4。AND4有作為第一反相邏輯問1之四輸入端之 NAND4與作為第二反相邏輯閘2之not相連接。第45A與45B 圖與第46A與46B圖之佈局與第14圖所示之AND2之佈局相 同，如第一金屬層佈線8與第二金屬層佈線9之相對位 置、閘極多晶矽佈線6與7間之内連等，第一擴散區丨丨之 尚度大於第二擴散區12 ’以及第四擴散區14之高度大於 第二擴散區13 ’且輸出之NOT閘之兩電晶體係平行排列。 以下實施例則對應專利申請範圍第1與|3至24項之任 一項。 第47A與47B圖以及第48A與48B圖顯示四輸入端之 AND-0R閘A022。如第49圖所示，A022有作為第一反相邏 輯閘1之A0I22與作為第二反相邏輯閘2之not相連接。第
469 62 8__ 五、發明說明（25) 47A與47B圖與第48A與48B圖之佈局與第14圖所示之AND2 之佈局相同，如第一金屬層佈線8與第二金屬層佈線9之 相對位置、閘極多晶矽佈線6與7間之内連等，第—擴散 區11之高度大於第二擴散區12 ’以及第四擴散區η之高 度大於第三擴散區13，且輸出之NOT閘之兩電晶體係平行 排列。但是不同在於閘極多晶石夕佈線6與7之内連係由擴 散佈線1 5所形成。再者，相異處還包括第二金屬層佈線g 並未延伸覆蓋於第一反相邏輯閘1之輸出佈線，因此本實 施例並未對應至專利申請範圍第2項。 第51A與第51B圖以及第5 2A與第5 2B圖顯示四輸入端 之0R-AND閘之0A22之佈局。請參考第53B圖，〇A22係連接 —0A 122與一 NOT。第51 A與51B圖之佈局係由上部顛倒第 47A與47B圖之A022之部分佈局而形成，井19除外。 以下實施例則對應專利申請範圍第1至1 6項之任一 項。 第54A與54B圖以及第55A與55B圖顯示三輸入端之NOR 閘NOR32。如第5 6圖所示，NOR32有作為第一反相邏輯閘1 之三輸入端之MAND2與作為第二反相邏輯閘2之N0R2相連 接。第54A與54B圖與第55A與55B圖之佈局與第14圖所示 之AND 2之佈局相同’如第一金屬層佈線8與第二金屬層佈 線9之相對位置、閘極多晶矽佈線6與7間之内連等，第一 擴散區11之高度大於第二擴散區12，以及第四擴散區14 之高度大於第三擴散區13。 第58A與第5 8B圖以及第59A與第59B圖顯示三輸入端
第28頁 4 69 62 8 五、發明說明（26) '~~~
之NAND閘之NAND32之佈局。請參考第6〇B圖，NAND32係連 接一 N0R2與一 NAND2。第58A與58B圖之佈局係由上部顛倒 第54A與54B圖之N0R32之部分佈局而形成，井19除外Q 第61A與61B圖以及第62A與62B圖顯示四輸入端之 NAND閘NAND43。如第63B圖所示，NAND43有作為第一反相 邏輯閘1之N0R3與作為第二反相邏輯閘2之NAND2相連接。 第61A與61B圖與第62A與62B圖之佈局與第14圖所示之 AND 2之佈局相同’如第一金屬層佈線8與第二金屬層佈線 9之相對位置、閘極多晶矽佈線6與7間之内連等，第一擴 散區11之高度大於第二擴散區12，以及第四擴散區14之 高度大於第三擴散區13。 第65A與第65B圖以及第6 6A與第66B圖顯示四輸入端 之NOR閘之N0R43之佈局。請參考第67B圖，N0R43係連接 一 NAND3與一N0R2。第65A與65B圖之佈局係由上部顛倒第 61A與61B圖之NAND43之部分佈局而形成，井19除外。 第68A與68B圖以及第69A與69B圖顯示三輸入端之 AND-N0R閘A0I2NN1。如第70圖所示，A0I2NN1有作為第_ 反相邏輯閘1之N0R2與作為第二反相邏輯閘2之N0R2相連 接。第68A與68B圖與第69A與6 9B圖之佈局與第14圖所示 之AND2之佈局相同，如第一金屬層佈線8與第二金屬層佈 線9之相對位置、閘極多晶$夕佈線6與7間之内連等，第— 擴散區11之高度大於第二擴散區12，以及第四擴散區14 之高度大於第三擴散區13，旦輸出之NOT閘之兩電晶體係 平行排列。
4 6 9 62 8 五'發明說明（27) 第71人與第718圖以及第724與第728圖顯示三輸入端 之OR-NAND閘之0AI2NN1之佈局。請參考第mb圖， 0AI2NN1係連接一NAND2與一 NAND2。第71A與71B圖之佈局 係由上部顛倒第68A與68B圖之A0 12關1之部分佈局而形 成’井1 9除外。 以下實施例則對應專利申請範圍第1、2，5至8與9至 1 6項之任一項’但不包括第3與4項。 第74A與74B圖以及第75A與75B圖顯示四輸入端之 NAND閘NAND42。如第76B圖所示，NAND42有作為第一反相 邏輯閘1之N0R2與作為第二反相邏輯閘2之NAND3相連接。 第74A與74B圖與第75A與75B圖之佈局與第14圖所示之 A ND2之佈局相同’如第一金屬層佈線8與第二金屬層佈線 9之相對位置、閘極多晶矽佈線6與7間之内連等，第一擴 散區11之高度大於第二擴散區12，以及第四擴散區14之 高度大於第三擴散區1 3 ’但差別在於閘極多晶矽佈線6與 7間内連之佈局並未經過第一反相邏輯閘1之輸出埠局之 第一金屬層佈線8。因此本實施例並未對應至專利申請範 圍第3與4項。 第78A與第78B圖以及第79A與第79B圖顯示四輸入端 之N0R42之佈局。請參考第8〇b圖，N0R42係、連接一NAND2 與一 N0R3 °第78A與78B圖之佈局係由上部顛倒第74A與 74B圖之NAND42之部分佈局而形成，井19除外。 第81A與81B圖以及第82A與82B圖顯示exclusive OR 閘X0R2。如第83B圖所示，x〇R2有作為第一反相邏輯閘1
第30頁 469 628 五、發明說明（28) 之N0R2與作為第二反相邏輯閘2之入〇12相連接D第81八與 81B圖與第82A與82B圖之佈局與第14圖所示之AND2之佈局 相同’如第—金屬層佈線8與第二金屬層佈線9之相對位 置、閘極多晶矽佈線6與7間之内連等，第一擴散區11之 高度大於第二擴散區12，以及第四擴散區14之高度大於 第三擴散區1 3。但差別在於連接至第一反相邏輯閘1輸出 之第二反相邏輯閘2之輸出佈線並未經過第一反相邏輯閘 1之輸出之第一金屬層佈線。因此本實施例並未對應至專 利申請範圍第3與4項。 第85A與第85B圖以及第86A與第86B圖顯示XN0R2之佈 局。請參考第87A圖，XN0R2係連接一 NAND2與一 0AI21。 第88圖顯示XN0R2。第85A與85B圖之佈局係由上部顛倒第 81 A與81B圖之X0R2之部分佈局而形成，丼19除外。 以下描述專利申請範圍第33與34項之實施例。第89A 與第89B圖以及第90A與第90B圖顯示三輸入端之N0R3 2之 佈局。請參考第91B圖，NOR32係連接一NOT、一 NAND3與 一 NOT。第92圖為N0R3 2之電路。第89A與89B圖之佈局係 由上部顛倒第20圖之NAND32之部分佈局而形成，井19除 外。第56A圖之NOR32與第56A與56B圖以及第5 5A與55B圖 所示之N 0 R 3 2不同的是其具有三反相邏輯閘:依序連接。相 較之下本實施例具大的單元内部延遲，但小的輸出負載 延遲。當LSI之設計變得更精密時，佈線之電容負載隨之 增加，而本實施例從降低延遲之觀點具、小的輸出負載 延遲之優點。 %
第31頁 469628 五、發明說明（29) 以下實施例將可對應至專利申請範圍第1至24項。第 93A圖顯示兩輸入端AND2，其電路圖顯示於第9圖。第93A 與93B圖對應至第28A與28B圊有兩處不同。亦即第93A與 9 3B圖所示之P型MOS電晶體大於N型MOS電晶體，且電晶體 之佈局寬度（pitch)並不是第二金屬佈線之寬度（佈線間 隔）。第93B圖顯示第93A圖所擷取之算區與閘多晶矽佈 線。第94A圖顯示自第93A圖擷取之第一金屬佈線，第94B 圖顯示自第93A圖擷取之第二金屬佈線。第93A與93B圖所 示之實施例與第28A與28B圖所示之相同，除P型MOS電晶 體之尺寸與金屬佈線寬度不同，此處不再贅述。 第95A與95B圖以及第9 6A與96B圖所示為對應第81A與 81B圖以及第82A與82B圖之X0R2之實施例。差異在於擴散 區12之高度大於擴散區13，擴散區11之高度大於擴散區 14，且電晶體佈局之寬度與第二金屬佈線之寬度不同。 根據本發明，相較於習知技術，當因利用|窄閘極 寬度之電晶體而產生低功率消耗之邏輯閘時，單元面$ 之運用效率可得以增加。特別是較小面積的單元仍可^ 供相功能，且LS I之佈局面積可獲得降低。本發明之第~ 優點係降低單元間金屬佈線之長度，佈線之靜電容效應 可得以降低，且LSI之功率消耗亦降低許多；。第二個優點 為減少LS I之佈局面積亦同時節省了製程成本。 本發明中降低單元面積之方法係透過減少單元寬度 而非單元高度。因此，可能包括具大驅動功率與閘極寬 度之電晶體。特別是形成大閘極寬度之電晶體並不會影
五、發明說明（30) 響單元面積之利用 ； 根據本發明’僅在輸出部分會增加電晶體之驅動功 ，三當低功率消耗與小單元面積實現時，輸出負載延遲 Z =以減少。在精密之LSI設計中相對增加之佈線負載可 X得改善’在降低延遲方面亦可獲得助益。 以卩ρ Ϊ然本發明已以較佳實施例揭露如上’然其並非用 精神2本發明，任何熟習此技藝者，在不脫離本發明之 範圍=圍内，當可作更動與潤飾，因此本發明之保護 田硯後附之申請專利範圍所界定者為準。
第33頁
Claims (1)
- 4 6 9 6 2 8 案號 六、申請專利範圍1# 一種邏輯閘單元’作為透過CM〇s製程之LSI中之元 t Ί具電路組成包括兩反相邏輯閘（1、2 )，其中一 反相邏輯閘（1 )之輪出連接一第二反相邏輯閘（2 ) 之輸入，且具一單井（19)形成一 P型MOS電晶體於一單元 佈局中，該井（19)置於該單元佈局之上部， 其中，該邏輯閘單元之第一特徵為在該井（19)中具 -第-擴散區⑴）與一第二擴散區（12)，用以形成一 P型MOS電晶體’該第二擴散區位於該第一擴散區下方，一 第二擴散^ (13)與一第四擴散區（14)，位於該井（19 )之下方與外側，用以形成一N SMOS電晶體，該第四擴散 區位於該第三擴散區下方； 第=特徵為該第一反相邏輯間（1)由該第二擴散區 1 2二"亥第二擴散區（13)形成，該第二反相邏輯閘 (2)由該第一擴散區（11)與該第四擴散區（14)形 # μ ^ ^特徵為—佈線（37 )，其亦可作為該第二反相邏 3 ^ 之—輸出部分之佈線’用以内連該Ρ型與該Ν型 /曰访^可部分或全部由一第二金屬層佈線（9 )形 一金屬佈線層（9)延展於第二擴散層盥 第三擴散層（13 )。 獷散層U2 )與 你請專利範圍第1項所述之邏輯閘單元，其中- ΓΪΠΓ用以内連該ρ型與型其可由-卓-金屬層佈線（8)形成，其中該第二反相邏輯問⑴4 69 628屬層 二部)分之該第二金屬伟線層⑴延展於第-金 3·如申請專利範圍第1項所述之邏輯閘單元，其中該 第一反相邏輯閘（2)之一輸入部分連接該第一反相邏輯 閘（1 )之一輸出部分，該p型M〇s電晶體之一閘極多晶佈 線（6 )經該第一反相邏輯閘（1 )之輸出部分之該第一金 厲層佈線（8 )内連至該n型⑽^電晶體之一閘極多晶佈線 ⑴。 4.如申凊專利範圍第2項所述之邏輯閘單元，其中該 第二反相邏輯閘（2)之一輸入部，分連接該第一反相邏輯 閘（1 )之一輸出部分，該P型肌3電晶體之一閘極多晶佈 線（6 )經該第一反相邏輯閘（1 )之輸出部分之該第一金 屬層佈線（8 )内連至該N型MOS電晶體之一閘極多晶佈線 5. 如申請專利範圍第1項所述之邏輯閘單元，其中該 第二反相邏輯閘（2 )中該P型MOS電晶體之一閘極寬度被 設定寬於該第一反相邏輯閘（1 )中該P型MOS電晶體之一 閘極寬度，且其中該第二反相邏輯閘（2 )中該N SMOS電 晶體之一閘極寬度被設定寬於該第—反相邏輯閘（1 )中 該N型M0S電晶體之〆間極寬度0 6. 如申請專利範圍第2項所述之邏輯閘單元’其中該 第二反相邏輯間（2)中該P型M0S電晶體之一閘極宽度被 設定寬於該第一反相邏輯閘（1 )中該P型M0S電晶體之一 閛極寬度，且其中該第二反相邏輯閘（2 )中該N SM0S電2049-2889-PF2 ： yens.ptc 第35頁 469628 __案號 88121286_年月—.日___ 六、申請專利範圍 晶體之一閘極寬度被設定寬於該第一反相邏輯閘（1)中 該N型MOS電晶體之一閘極寬度。 7. 如申請專利範圍第3項所述之邏輯閘單元，其中該 第二反相邏輯閘（2 )中該P型MOS電晶體之一閘極寬度被 設定寬於該第一反相邏輯閘（1 )中該P型MOS電晶體之一 閘極寬度，且其中該第二反相邏輯閘（2)中該N型MOS電 晶體之一閘極寬度被設定寬於該第一反相邏輯閘（1 )中 該N型MOS電晶體之一閘極寬度。 8. 如申請專利範圍第4項所述之邏輯閘單元，其中該 第二反相邏輯閘（2 )中該p型MOS ’電晶體之一閘極寬度被 設定寬於該第一反相邏輯閘（1 )中該P型MOS電晶體之一 閘極寬度，且其中該第二反相邏輯閘（2 )中該N型MOS電 晶體之一閘極寬度被設定寬於該第一反相邏輯閘（1 )中 該N型MOS.電晶體之一閘極寬度。 9. 如申請專利範圍第1項所述之邏輯閘單元，其中每 一該兩反相邏輯閘（1，2)為有二·至四輸入端之一 N〇T閘 或一 NAND間、或為為有二至四輸入端之一NOr閘、或為有 三至四輸入端之一AND-NOR閘、或為有三至四輸入端之一 OR-NAND 閘。 1 0.如申請專利範圍第2項所述之邏輯閘單元，其中每 一該兩反相邏輯閘（1，2)為有二·至四輸入端之一NOT閘 或一 NAND閉、或為為有二至四輸入端之一 N0R閘、或為有 二至四輸入端之一AND-N0R閘、或為有三至四輸入端之一 0R-NAND 閘。469628 _案號88121286_年月日 修正_ 六、申請專利範圍 11.如申請專利範圍第3項所述之邏輯閘單元，其中每 一該兩反相邏輯閘（1，2)為有二至四輸入端之一 NOT閘 或一NAND閘、或為為有二至四輸入端之一 NOR閘、或為有 三至四輸入端之一 AND-N0R閘、或為有三至四輸入端之一 0R-NAND 閘。 1 2.如申請專利範圍第4項所述之邏輯閘單元，其中每 一該兩反相邏輯開（1，2)為有二至四輸入端之一 NOT閘 或一NAND閘、或為為有二至四輸入端之一NOR閘、或為有 三至四輸入端之一AND-NOR閘、或為有三至四輸入端之一 0R-NAND 閘。 * 1 3.如申請專利範圍第5項所述之邏輯閘單元，其中每 —該兩反相邏輯閘（1，2)為有二至四輸入端之一 NOT閘 或一 NAND閘、或為為有二至四輸入端之一 NOR閘、或為有 三至四輸入端之一AND-NOR閘、或為有三至四輸入端之一 0R-NAND 閘。 1 4.如申請專利範圍第6項所述之邏輯閘單元，其中每 一該兩反相邏輯閘（1，2 )為有二至四輸入端之一NOT閘 或一 NAND閉、或為為有二至四輸入端之一 NOR閘、或為有 三至四輸入端之一AND-N0R閘、或為有三至四輸入端之一 0R-NAND 閘。 1 5.如申請專利範圍第7項所述之邏輯閘單元，其中每 一該兩反相邏輯閘（1，2 )為有二至四輸入端之一NOT閘 或一 NAND閑、或為為有二至四輸入端之一 NOR閘、或為有 三至四輸入端之一 AND-N0R閉、或為有三至四輸入端之一2049-2889'PF2 ϊ yens.ptc 第37頁 469628 _案號88121286_年月日_ί±^_ 六、申請專利範圍 OR-NAND 閘。 1 6.如申請專利範圍第8項所述之邏輯閘單元，其中每 一該兩反相邏輯閘（1，2)為有二至四輸入端之一 NOT閘 或一 NAND閘、或為為有二至四輸入端之一NOR閘、或為有 三至四輸入端之一 AND-N0R閘、或為有三至四輸入端之一 0R-NAND 閘。 1 7.如申請專利範圍第9項所述之邏輯閘單元，其中該 第二反相邏輯閘（2 )為NOT閘。 1 8.如申請專利範圍第1 0項所述之邏輯閘單元，該第 二反相邏輯閘（2 )為NOT閘。 ， 1 9.如申請專利範圍第11項所述之邏輯閘單元，該第 二反相邏輯閘（2 )為NOT閘。 2 0.如申請專利範圍第1 2項所述之邏輯閘單元，該第 二反相邏輯閘（2 )為NOT閘。 2 1.如申請專利範圍第1 3項所述之邏輯閘單元，該第 二反相邏輯閉（2 )為NOT閘。 2 2.如申請專利範圍第1 4項所述之邏輯閘單元，該第 二反相邏輯閘（2 )為NOT閘。 2 3.如申請專利範圍第1 5項所述之邏輯閘單元，該第 二反相邏輯閘（2 )為NOT閘。 2 4.如申請專利範圍第1 6項所述之邏輯閘單元，該第 二反相邏輯閘（2 )為NOT閘。 2 5.如申請專利範圍第1 7項所述之邏輯閘單元，其t 形成該第二反相邏輯閘（2 )之該NOT閘之每一該P型與該N2049-2S89-PF2 ϊ yens.ptc 第38頁 469828 .案號 88121286_4 -— 六、申請專利範圍 塑電晶體係由兩平行連接之MOS電晶體所組成° 2 6 ·如申請專利範圍第1 8項所述之邏輯閘單元’其中 形成該第二反相邏輯閘（2 )之該Ν 0 Τ閘之每一該Ρ型與該Ν 型電晶體係由兩平行連接之MOS電晶體所組成。 2 7.如申請專利範圍第1 9項所述之邏輯開單元’其令 形成該第二反相邏輯閘（2 )之該Ν 〇τ閘之每一該Ρ型與該Ν 塑電晶體係由兩平行連接之MOS電晶體所組成。 28. 如申請專利範圍第20項所述之邏輯閘單元’其中 形成該第二反相邏輯閘（2)之該NOT閘之每一該Ρ型與該Ν 塑電晶體係由兩平行連接之M0S電晶體所組成。 29. 如申請專利範圍第21項所述之邏輯閘單元’其中 形成該第二反相邏輯閘（2)之該NOT閘之每一該P型與該N 型電晶體係由兩平行連接之M0S電晶體所組成。 3 0.如申請專利範圍第2 2項所4之邏輯閘單元，其中 形成該第二反相邏輯閘（2)之該NOT閘之每一該P型與該N 型電晶體係由兩平行連接之M0S電晶體所組成。 31. 如申請專利範圍第23項所述之邏輯閘單元，其中 形成該第二反相邏輯閘（2)之該not閘之每一該p型與該N 型電晶體係由兩平行連接之M0S電晶體所組成。 32. 如申請專利範圍第24項所述之邏輯閘單元，其中 形成该第二反相邏輯閘（2 )之該n 〇 τ閘之每一該p型與該n 塑電晶體係由兩平行連接之M〇s電晶體所組成。 33. 如申請專利範圍第17項所述之邏輯閘單元，還包 括一電路，其中具由有二至四輸入端之一⑽τ閘、一2049-2S89-PF2 ^ yens.ptc 4 6 9 62 B ^ B 你不 __案號 88121286__年月---___ 六、申請專利範圍 閘、與有二至四輸入端之一 nor閘其中之一形成之一第三 反相邏輯閘（3 )，其中該第三反相邏輯閘（3)之一輸出端 連接至該第一反相邏輯閘（〇之一輸入端’且該第三反相 邏輯閘（3)由該第二擴散區（12)與該第三擴散區（13 )所形成。 3 4.如申請專利範圍第25項所述之邏輯閘單元，還包 括一電路，其中具由有二至四輸入端之一 NOT閘、一NAND 閘、與有二至四輸入端之一 NOR閘其中之一形成之一第三 反相邏輯閘（3)，其中該第三反相邏輯閘（3)之一輸出端 連接至該第一反相邏輯閘（1)之一輸入端，且該第三反相 邏輯閘（3)由該第二擴散區（12)與該第三擴散區（13 )所形成。 3 5. —種LSI，其特徵在於包括如申請專利範圍第1項 所述之至少一邏輯閘單元。 36. —種LSI，其特徵在於包括如申請專利範圍第2項 所述之至少一邏輯閘單元。 37. —種LSI ’其特徵在於包括如申請專利範圍第3項 所述之至少一邏輯閘單元。 38 * —種邏輯閘單元，做為CMOS製程所製造之LSI之 一元件，其包括一電路組合，由兩反相邏輯閘（〗、2)所構 成’其中第一反相邏輯閘（1)之輸出端連接其中第二反相 邏輯閘（2)之輸入端；一第一擴散區域（11)和—第二擴散 區域（12) ’用以形成一p型電晶體於一單元佈局中；以 及一第二擴散區域（13)和一第四擴散區域（14)，用以形成2049-2889-PF2 : yens.ptc 第40頁 469628^ -—案號_年月曰 修正___ 六、申請專利範圍 一N型MOS電晶體於該單元佈局中， 該邏輯閘單元之第一特徵在於：當形成該p型M〇s電晶 體之該等擴散區（11、12)係設置於該單元佈局之上部時， 則該第二擴散區（12)置於該第一擴散區（n)之下方，該第 三擴散區（13)置於該第二擴散區（12)之下方，該第四擴散 區（14)置於該第三擴散區（13)之下方； 該邏輯閘單元之第二特徵在於：該第一反相邏輯閘 U)係由該第二擴散區（12)和第三擴散區（13)所形成，該 第二反相邏輯閘（2 )係由該第一擴散區（1 1 )和該第四擴散 區（1 4 0所形成；以及 . 該邏輯閘單元之第三特徵在於：由一第二金屬層佈線 (9 )部分或全部所形成之佈線（9 )，做為該第二反相邏輯閘 (2)之輸出部分的連線並且内連接該p型仙3電晶體和該n型 MOS電晶體，其中該第二金屬層佈槔（9)在該第二擴散區 (12)和該第二擴散區（13)上延伸；由一第一金屬層佈線 (8)所形成之佈線（38) ’做為該第一反相邏輯閘（1)之輸出 部分的連線並且内連接該P型肋8電晶體和該N型MOS電晶 體，其中該第二反相邏輯閘（2)之輸出部分的該第二金屬 層佈線（9)在該第一金屬層佈線（8)上延伸。 3 9.如申請專利範圍第3 8項所述之邏輯閘單元，其中 該第二反相邏輯閘（2)之一輸入部分連接該第一反相邏 輯閘（1 )之一輸出部分，該p型M〇S電晶體之一閘極多晶 佈線（δ )經該第一反相邏輯閘（1 )之輸出部分之該第一 金屬層佈線（8 )内連至該Ν型MOS電晶體之一閘極多晶佈2049-2889-PF2 ΐ yens.ptc 第41頁 4 69 62 8 ___案號88121286__a 宵日_修正 六、申請專利範圍 線⑴。 4 0.如申請專利範圍第38項所述之邏輯閘單元，其中 該第二反相邏輯閘（2 )之一輸入部分連接該第一反相邏 輯閘（1 )之一輸出部分，該P型Μ 0 S電晶體之一閘極多晶 佈線（6 )經該第一反相邏輯閘（1 )之輸出部分之該第一 金屬層佈線（8)内連至該Ν型MOS電晶體之—閘極多晶佈 線（7 )。 41.如申請專利範圍第38項所述之邏輯閘單元，其中 該第二反相邏輯閘（2 )中該Ρ塑MOS電晶體之一閘極寬度 被設定寬於該第一反相邏輯閑（1中該Ρ型MOS電晶體之 一閘極寬度，且其中該第二反相邏輯閘（2 )中該Ν型MOS 電晶體之一閘極寬度被設定寬於該第一反相邏輯閘（1) 中該Ν型MOS電晶體之一閘極寬度。 42·如申請專利範圍第38項所述之邏輯閘單元，其中 每一該兩反相邏輯閘（1，2 )為有二至四輸入端之一NOT 閘或一 NAND閘、或為為有二至四輸入端之一 NOR閘、或為 有三至四輸入端之一 AND-NOR間、或為有三至四輸入端之 一0R-NAND 閘。 43. 如申請專利範圍第42項所述之邏輯閘單元’該第 二反相邏輯閘（2 )為NOT閘。 44. 如申請專利範圍第43項所述之邏輯閘單元，其中 形成該第二反相邏輯閘（2 )之該NOT閘之每一該P型與該N 型電晶體係由兩平行連接之M〇s電晶體所組成。 4 5 ·如申請專利範圍第4 3項所述之邏輯閘單元，還包2049-2889-PF2 ； yens.ptc 第42頁 469628 _案號88121286_年月日__ 六、申請專利範圍 括一電路，其中具由有二至四輸入端之一NOT閘、一NAND 閘、與有二至四輸入端之一 NOR閘其中之一形成之一第三 反相邏輯閘（3 )，其中該第三反相邏輯閘（3)之一輸出端 連接至該第一反相邏輯閘（1 )之一輸入端，且該第三反相 邏輯閘（3)由該第二擴散區（12)與該第三擴散區（13 )所形成。 4 6.如申請專利範圍第44項所述之邏輯閘單元，還包 括一電路，其中具由有二至四輸入端之一NOT閘、一NAND 閘、與有二至四輸入端之一NOR閘其中之一形成之一第三 反相邏輯閘（3 )，其中該第三反湘邏輯閘（3 )之一輸出端 連接至該第一反相邏輯閘（1)之一輸入端，且該第三反相 邏輯閘（3)由該第二擴散區（12)與該第三擴散區（13 )所形成。 4 7.—種LSI，其特徵在於包括如申請專利範圍第38項 所述之至少一邏輯閘單元。2049-2889-PF2 ： yens.ptc 第43頁
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