TW461109B - Method for manufacturing a silicon bipolar power high frequency transistor and power transistor device - Google Patents
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Description
4 i T 1 Ο 9 -----案號 88108739 _2l —年έ 月厂Β_修正 _ 五、發明說明（1) 技術範圍 本發明關於矽雙極RF功率電晶體，特別關於利用高電壓 供應使用於細胞基地台’ Τ V -發射機之分立式電晶體。 背景 高頻功率放大之雙極電晶體在通信系統之輸出部份被廣 泛使用。高頻電晶體係在五十年代末期以鍺製造，但在六 十年代初則被矽雙極電晶體所取代，並自此，即主宰了 R F 功率範圍[1 ]。以細胞無線電而言，雙極電晶體已主宰基 地台輪出放大器，能發射高至2GHz及100W之輸出功率，並 有良好之穩定性，獲得性及價格。此等級應用之其他科技 選擇為GaAs MESFETs及側向擴散MOS-電晶體（LD-MOS)。進 一步改進現有科技及發展新型裝置之驅動力甚強，因為電 信市場之發展迅速之故。現有之電腦工具尚無法預測在實 際應用中之詳細行為或性能，而性能最佳化主要在利用實 驗之方法才可完成。 功率電晶體係特殊設計以發射高輸出功率及高增益。製 造程序’裝置參數，布局及包裝均經綿密設計以達此一目 的。此裝置在設計上必須在崩潰電壓，DC增益或轉導，電 容’RF增益’雜音數，輸入/輸出阻抗及失真等達成必需 之需求。作業頻率範圍在數百MHz至“？。功率電晶體以大 信號位準及高電流密度作業。1 W之輸出功率為開始位準， 因此，必須加以特殊考慮，與正常"I C型電晶體相比，可 作為功率裝置之不嚴密之定義。 一雙極電晶體設計時通常僅用一個η型（NPN)裝置於一單 一晶粒上。一集極層（n- e p i )以磊晶方式沉積在η+基體上。
O:\58\58714.ptc 第6頁 2001.06.05.006 _案號88108739 / ^年6 月）曰_修正 _ 五、發明說明（2) 基極及射極以擴散或離子植入方式在磊晶層頂上形成。以 改變攙雜輪廓，可達成不同頻率及崩潰電壓特性。輸出功 率需求高達數百瓦特之範圍，有時，數千瓦特，此高輸出 功率係以並聯許多電晶體單元於單一晶粒上，及並聯數個 晶粒於組裝中達成。此組裝通常有大而鍍金之散熱器以移 去晶片產生之熱。 以DC -資料而言，B VCE〇 (以開路基極之集極-射極崩潰電 壓）為最受限制之參數，傳統上，其設計Vee為高（此級裝置 為2 4 - 2 8 V之供應電壓）。一關於電晶體崩潰電遂與電流增 益，召或hFE間關係之聞名實驗公式敘述如下（見參考[2 ]); BVce〇 = ⑴ 其中之BVCEQ已如前所定義，BVcbq為射極開路時之集極-基 極崩潰電壓，η為實驗常數，在2. 5-4. 5之間，與BC -接面 崩潰有關。在固定epi攙雜及裝置設計（常數η)時，BVcbo為 常數。BVCE()與；5直接有關；較高之/9則有較低之BVeE。。不同 之攙雜計劃可改進η以保證BVcb。之性質可與一維接面情況 儘量接近。 要獲得一有高輸出功率之裝置，集極層之攙雜應選擇儘 可能高者，才可抑制高電流現象，如寇柯效應。高攙雜集 極層尚有一優點，即較小之空乏區，可選擇較薄之e p i 層，小寄生電阻及較佳之高頻率性能，而不致受厚度限制 之崩潰所限制。問題是，增加之集極攙雜無可避免地會導 致低BVcb。，因此，根據方程式（1 )，導致一低BVCE0。
O:\58\58714.ptc 第7頁 461109 案號88108739 9G冬‘月i一曰 修正 五、發明說明（3) 欲獲得一有高功率增益之裝置，/5不可太低。功率增益 Gp可由下式說明（參考[3 ]) gp(D- β( --7 (2)
R^T
^ \ J max J 其中/3為零頻率增益（hFE)及fmax為最大振盪頻率，或功 率增益等於1。圖1顯示方程式（2)hFE與Gp之繪圖，顯示在 ί二1GHz時不同之fmax值。此圖之結論為高fmax而不太低之召 對於良好之RF功率增益是無益處的（detrimental)。 由於輸出功率與集極攙雜間之關係，功率增益與召及 BVCE。之關係，如可接受低BVCEQ，將導致RF功率電晶體之最 重要參數之大幅改進。 因此，貧料表可規定BVCER而非BVCE。。在設計放大Is時" 一小電阻器應連接於基極與射極之間以保證基極永不為開 路。如電阻器夠小，BVCER將接近BVCES，其接近（務低） bvcbo。 不同集極崩潰電壓示於圖2。 由上節可明顯示出，如B VCE。低於VC(：，在電路板上佔一額 外空間之一電阻器必須使用以保障裝置之安全作業。其阻 值視裝置之大小而定，最佳值可能難找，需要一些經驗方 不致損及裝置而發現該值。如電阻器在評估期間自電路脫 離，如不良之焊接原因則電晶體會受損。 發明概述 根據本發明，將一電阻器統合在雙極RF功率電體半導體
O:\58\58714.ptc 第8頁 4 6 1 1 Ο 9 案號 88108739 r 曰 修正 五、發明說明（4) 晶粒上，在基極與射極之間，可保證獲得BV^之情況將可 實現。 因此，將BVCER必需之電阻器統合至半導體晶粒中結果為 使用一固有低BVCEQ之電晶體得以簡化。 本發明之方法揭示於獨立申請專利範圍第一項及附屬專 利範圍第2 _ 5項。此外，本發明之電晶體揭示於獨立專利 申請範圍第6項，及其他實施例揭示於附屬申請範圍第 7 - 1 0項中。 圖式簡略說明 本發明之其他目的及優點，在參考以下之圖式及敘述後 將有更佳之瞭解，其中： 圖1為說明作為DC增益hFE及1^之函數之在1 GHz時功率 (RF)增益； 圖2說明不同集極崩潰電壓之特性； 圖3說明一外部或積體BE-電阻器之第一可能性； 圖4說明一充分積體BE-電阻器之第二可能性； 圖5說明一典型RF功率電晶體布局； 圖6說明圖5中之RF功率電晶體之剖面圖； 圖7說明根據本發明增加一 BE電阻器於圖5之布局中。 元件符號說明 1 電晶體 3 射極端點接合塾 6 基極端點手指 8 鎮流電阻器 1 1 P型基極層 2 基極端點接合墊 4 主動區 7 金屬手指 1 0 P+攙雜之基極接點區 1 2 rrepi基體材料
O:\58\58714.ptc 第9頁 461109 曰 案號 88108739 修正 五、 發明說明（5) 13 n+攙雜之射極丨 1 14 氮化物層 15 氧化物層 16 氧化物層 17 氮化物被覆層 20 基極-射極 電 阻 器 21 金屬化 22 _金屬化 詳 細 說明 圖 5中顯示- -典型雙極電晶體布局< >電晶體結構與矽基 體 之 背側上 之 集 極 接 點 成 垂直 〇 基體 之上部 分 之 剖 面 顯 示 於 圖 6 ° 目 前大多 數 現 代RF 雙 極 功率 電 晶體 含大量 並 聯 電 晶 體 部 份 以 分配大 量 電 流 降 低 寄生 阻 抗及 提供散 孰 ί、、、 之 方 式 > 以 獲 得 高功率 容 量 〇 最 常 見 之指 型 布局 計劃含 並 聯 之 基 極 及 射 極 區之交 互 指狀 ) 由 金 屬化 絲 帶連 接在矽 之 頂 部 〇 圖 5 顯 示 —典型 之 具 有 主 動 區4之電晶體單體結構。 1參考號碼2 為 基 極端點 接 合 墊 > 3為射極端點接合墊，而基體之背侧 構 成 集極端 點 塾 〇 如 電晶體 之 偏 壓 供 應 保 持不 變 ， 而 溫度增 加 ) Vbe 則 降 低 5 集極電 流 增 加 〇 如 無 其他 影 響， 此情況 可 造 成 電 晶 體 "熱崩潰"， 電 流 達 到 使 電 晶體 失 效之 點。避 免 方 法 為 用 一 電 阻 器與射 極 串 聯 0 當 集 極電 流 增加 ，Vbe 降 低 5 因 此 J 基 極 電 流降低 0 配 置 此 電 阻 器之 最 佳位 置為在 矽 晶 片 上 5 與 陣 列 中之每 一 主 動 電 晶 體 一起 〇 以此 方式， 與 射 極 電 阻 器 Ψ 聯 之電感 可 保 持 為 最 小 。此 射 極電 阻器多 稱 為 鎮 流 電 阻 器。在圖5之陣列中，鎮流由參考號碼8表之。 圖6說明圖5中之典型指狀單元之詳細剖面圖。參考號碼 11為一在rrepi基體材料12頂上之p型基極層。在基極區
O:\58\58714.ptc 第10頁 46 ” 〇9 _案號88108739 9 0 年〆月日__ 五 '發明說明（6) 中，可見材料為n+攙雜之射極區13，及二P+攙雜之基極接 點區1 0。基極接點1 0並由金屬化2 1接觸，而射極接點區1 3 則由金屬化2 2接觸。一對射極金屬化於是由圖5之叉型手 指點7所結合。金屬手指7經鎮流電阻器8連接至射極端點 接合墊3。根據圖5，基極金屬化組合一起連接至在結構上 方之基極端點接合墊2。在圖6中之剖面結構中亦可看出氧 化物層15及16，及氮化物層14及氮化物被覆層17。圖5及6 顯示一般矽平面技術之用途。在典型1GHz之科技中，射極 至基極之節距為4至5um，射極與基極開口為1至1.5um寬。 一種矽化物，即P t S i通常用於射極及基極開口以降低接觸 電阻，因此，降低寄生基極電阻。為進一步保證金屬與半 導體材料間之良好擴散阻障，可利用美國專利號碼5 , 8 2 1, 6 2 0揭示之供微電路内聯之金屬化計劃之多層 TiW/TiW(N)/TiW阻障，該專利以參考方式[5]併入此文。 並無裝置間隔離，整個矽基體構成集極。 將另一電阻器統合在雙極RF功率電晶體半導體晶粒上， 在基極與射極之間，將可保證獲得適當BVCER之條件。 圖3及4顯示具有RBE之半導體晶粒之電路圖，指出二種不 同可能性，圖3之電路對應目前之較佳解決方案，並有一 外部電阻器。 圖7中展示如何增加B E電阻器2 0之一例。電阻器連接至 基極及數金屬化射極之至少一側，但最好在陣列結構之二 側（圖5之左及右側）。圖7之實施例代表圖3之電路。 半導體晶粒上之積體電阻器可用數種不同方法形成。三 種最常見者為擴散電阻器，多晶石夕電阻器及金屬電阻器，
O:\58\58.714.ptc 第11頁 461109 _案號88108739 年匕月f日__ 五、發明說明（7) 即N i C r。統合分布電阻器於主動射極區與射極連接（射極 墊）之間對高壓裝置作業，及上述之射極鎮流非常需要。 統合其他被動元件如電容器亦為人所知（亦見參考[4 ])。 實際之BE -電阻器可以上述之一方法（擴散，多晶， N i C r)形成，但最好利用相同之方法如強迫射極鎮流電阻 器。電阻器之值由電阻器之面積（端點間之平方尺寸）及攙 雜等選擇。可用鎮流電阻器之相同攙雜步驟，其係以可調 之劑量之雜子植入，通常用一屏罩，該罩僅在電阻器區域 打開。因鎮流電阻器在一新電晶體或新應用之發展期間， 需要調整，另一屏罩供獨立選擇BE-電阻器（與布局結合） 之攙雜位準在工程目的上非常有益。 另有一緊密又進步之方法以在電晶體中實現BE -電阻 器，至少是利用多晶矽為射極及基極接點者，電阻器亦為 多晶矽者為然。該情況下，電阻器一與圖4對應之方法連 接，但必需注意，以不致退化R E -鎮流效益。 當增加之BE-電阻器將p+擴散在η—集極epi上，必須確保 基極/射極電壓必須低於集極電壓，此為正常情況。當施 加多晶矽或N i C r電阻器時，其被置於隔離層1 5，1 6之頂上 (圖6之左侧），故可用任何與集極基體相關之電壓。此等 電阻器非常有益，因為其所造成之重要之BC-電容低於使 用擴散電阻器所造成之電容。 此例中所用之BE電阻器之典型值為10歐姆。 此解決方案之一小缺點為其可增加基極-射極偏壓電流 而影響效率，即集極效率定義為77 =pRF <3ut/pDC in。此一增加 非常之小，而在典型應用範圍使用之裝置之效率需求，與
O:\58\58714.ptc 第12頁 461 ? 〇9 _案號88108739 Ϋΰ 年& 月f日 修正_ 五、發明說明（8) 低壓手持應用相比亦不高。 但重要利益為由積體BE電阻器所提供之保護，其總是出 現可確保能維持一BVeER之適當值以避免集極至射極之崩 潰。 在本發明另一實施例中，利用一 BE電阻器於指狀結構 中，此個別射極鎮流電阻器尚備有一旁路電容器在晶片 上，以增加RF功率電晶體之增益。 吾人瞭解，精於技藝之人士可對本發明作許多修改及變 化而不致有悖本發明之申請專利範圍限定之範圍。 參考資料 [1 ]H. F. Cooke, 著''微波電晶體：理論與設計"IEEE， 刊於 1971，8,卷 59 之 1163 頁， [2] 參考S. Μ · Sze,所著n半導體裝置之物理"，刊於1981， John Wiley & Sons出版之第二版之151頁 [3] R. Allison著；π矽雙極微波功率電晶體11 ，刊於1 9 7 9之 微波理論與技術，卷ΜΤΤ-27，No. 5, 41 5頁 [4] 1997， 11，4 頒與T. Johansson > L. Leighton 之美專利 號碼 5，6 8 4，3 2 6 [5 ] 1 9 9 8, 1 0, 1 3 頒與S. H. Hong 之美專利號碼5, 82 1，620
O:\58\58714.ptc 第13頁
Claims (1)
- 7 〇9 案號 88108739 、（? 年 修正 正 六、申請專利範圍 Mm 1. 一種製造一石夕雙極功率高頻電晶體之方法，以保證維 之BVCER情況以避免射極至集極崩潰，包含以下步 持適當 驟： 配置一積體電阻器於半導體晶粒上之矽雙極電晶體之至 體晶粒係構成該矽雙極電晶體之基體及 阻器於該矽雙極電晶體之基極與射極端點 少一側 連接 之間。 2.如 積體電 ，該半導 該積體電 申請專利 阻器構成 3. 如申請專利 至少一射極鎮流 一積體電阻器。 4. 如申請專利 一統合於形成石夕 鎮流電晶體引進 5 .如申請專利 層之頂部創造一 6. 如申請專-利 至少一射極鎮流 極電晶體之基極 7. —種功率電 避免集極至射極 一積體電阻器 側，該晶粒構成 範圍第1項之方法，含另一步驟，即，將 一在半導體晶粒上之擴散P+電阻器。 範圍第2項之方法，尚含一步驟，在產生 電阻器之同時，在基極與射極端點間產生 範圍第3項之方法，尚含另一步驟，為每 雙極電晶體之半導體晶粒中之至少一射極 一旁路電容器。 範圍第1項之方法，尚含一步驟，在隔離 如多晶矽或N i Cr電晶體之積體電阻器。 範圍第5項之方法，尚含一步驟，在產生. 電阻器之同時，產生積體電阻器於該矽雙 與射極端點之間。 - 晶體裝置，能保證維持適當之BVCER情況以 之崩潰，包含： 沿半導體晶粒中之矽雙極電晶體至少一 矽雙極電晶體之基體，該積體電阻器連接O:\58\58714.ptc 第1頁 2001.09. 07.015 46 Μ 〇9 ^ , _案號88108739 7σ年彳月（ϋ曰 修正 _ 六、申請專利範圍 在矽雙極電晶體之基極與射極端點之間。 8. 如申請專利範圍第7項之功率電晶體裝置，其中之積 體電阻器為在半導體晶粒上之一擴散Ρ+電阻器，由其可保 證基極/射極電壓始終低於集極電壓。 9. 如申請專利範圍第7項之功率電晶體裝置，其中該積 體電阻器為一置於隔離層頂部之多晶石夕或N i C r電阻器。 1 0 .如申請專利範圍第7項之功率電晶體裝置，其係為一 RF功率電晶體，尚構成一指狀結構，其備有積體射極鎮流 電阻器以防熱崩潰。 1 1 .如申請專利範圍第1 0項之功率電晶體裝置，其中之 RF功率電晶體備有積體旁路電容器供每一積體射極鎮流電 阻器以增加RF功率電晶體之增益。O:\58\58714.ptc 第2頁 2001. 09. 07. 016
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