JP2003500836A - 改良型高周波パワー・トランジスタ - Google Patents

Abstract

(57)【要約】 シリコン・バイポーラ高周波トランジスタ・デバイス及び製造方法。本トランジスタ・デバイスは、動作時にコレクタ−エミッタ間のブレークダウンを回避するために適正なＢＶ_CERを維持するための条件を保証する。シリコン・バイポーラ・トランジスタの基板を構成する半導体ダイ上で、シリコン・バイポーラ・トランジスタ（１）の少なくとも片側に沿って集積化抵抗体（２０）が配置される。集積化抵抗体は、シリコン・バイポーラ・トランジスタ（１）のベースおよびエミッタの端子間に接続される。この集積化抵抗体（２０）は、同半導体ダイ上の拡散ｐ⁺抵抗体であるか、あるいは分離層上に配置されたポリシリコンまたはＮｉＣｒ抵抗体である。集積化エミッタ・バラスト抵抗体を備えるインターディジタル形のトランジスタ構造では、付加される単数または複数の抵抗体（２０）はバラスト抵抗体を作製するのと同じ工程で製造される。

Description

【発明の詳細な説明】

【０００１】 （技術分野） 本発明はシリコン・バイポーラ高周波パワー・トランジスタに関するものであ
って、更に詳細にはセルラ基地局、テレビ送信機等で使用するための、高電圧電
源を用いるディスクリートなトランジスタに関する。

【０００２】 （背景） 高周波電力増幅用のバイポーラ・トランジスタは通信システムの出力部で広く
用いられている。高周波トランジスタは、当初は１９５０年代にゲルマニウムで
作製されたが、すぐに１９６０年代の始めにシリコンのバイポーラ・トランジス
タによって置き換わられ、その後、高周波電力領域で主流となっている［１］。
セルラ無線用として、バイポーラ・トランジスタは基地局の出力増幅器で中心的
に採用されており、少なくとも２ＧＨｚおよび出力電力２００ワットまでは優れ
た特性を発揮することができ、安定性、汎用性、および価格の点でも優れている
。この種の用途に関して別の選択肢となる技術はＧａＡｓのＭＥＳＦＥＴおよび
横型拡散ＭＯＳトランジスタ（ＬＤ−ＭＯＳ）である。電気通信市場が急速に拡
大したことから、新しいタイプのデバイスを開発しようとする動きとともに、既
存技術を更に改善しようとする強い駆動力がある。現時点で利用できるコンピュ
ータ・ツールには、実際の用途での特性や振る舞いを詳細に予測する能力がまだ
ないため、特性の最適化は主として実験的な方法を用いて行なわれている。

【０００３】 パワー・トランジスタは高出力電力および高利得を供給するように特別に設計
される。製造プロセス、デバイス・パラメータ、レイアウト、およびパッケージ
はこの目的に従って注意深く調整される。デバイスは、ブレークダウン電圧、直
流利得や相互コンダクタンス、容量、高周波利得、耐久性、雑音指数、入力／出
力インピーダンス、歪等に関する数多くの詳細な要求に合致しなければならない
。動作周波数は数百ＭＨｚからＧＨｚ領域に亘る。パワー・トランジスタは高い
信号レベルおよび高い電流密度で動作する。約１Ｗの出力電力は、特別な配慮を
施すべきスタート・レベルであり、“一般的な”ＩＣタイプのトランジスタと区
別してパワー・デバイスの緩い定義領域に含むことができる。

【０００４】 バイポーラ・トランジスタは、通常は、単一のダイの上の１種類のｎ形デバイ
ス（すなわち、ＮＰＮ）を用いて設計される。コレクタ層（ｎ^-エピ）はｎ⁺基板
上にエピタキシャルに堆積（デポジット）される。ベースおよびエミッタは拡散
またはイオン打ち込みによってエピタキシャル層上に形成される。ドーピング分
布を変化させることによって、周波数およびブレークダウン電圧特性を変化させ
ることができる。出力電力要求は数百ワットに達し、しばしばキロワットの領域
にも入る。高出力電力は単一ダイの表面に複数のトランジスタ・セルを並列に並
べ、また１つのパッケージの中に複数のダイを並列に並べることで実現される。
パッケージに金メッキした大型のヒート・シンクを設けて、チップで発生する熱
を取り除くことがしばしば行なわれる。

【０００５】 直流的データに関しては、ＢＶ_CEO（ベース開放でのコレクタ−エミッタ間ブ
レークダウン電圧）が最も制約的なパラメータであり、従来からＶ_CC（このクラ
スのデバイスでは、２４−２８Ｖの供給電圧が普通である）よりも高く設計され
る。良く知られた経験則によれば、トランジスタのブレークダウン電圧と電流利
得βまたはｈ_FEとの関係は次のようになっている（参考文献［２］も参照）：

【０００６】

【数１】

【０００７】 ここで、ＢＶ_CEOは既に定義されたものであり、ＢＶ_CBOはエミッタ開放状態での
コレクタ−ベース間ブレークダウン電圧で、ｎはＢＣ接合のブレークダウン特性
に関連する経験的な定数で、通常は２．５と４．５の間の値を取る。与えられた
エピのドーピングおよびデバイス設計（定数ｎ）に対して、ＢＶ_CBOは一定であ
り、従ってＢＶ_CEOおよびβは直接的に関係する：すなわち、βが増加すればＢ
Ｖ_CEOは減少する。ｎはドーピング分布を工夫することによって改善でき、そう
することで、ＢＶ_CBOの性質が一次元接合のそれに、できる限り接近することが
保証される。

【０００８】 高出力電力を供給できるデバイスを実現するために、コレクタ層のドーピング
はできる限り高く選ぶべきであり、そうすることで、カーク（Ｋｉｒｋ）効果等
の大電流現象を抑制する必要がある。高濃度にドープされたコレクタ層はまた、
より狭い空乏領域を有するという利点を持つので、厚さで決まるブレークダウン
によって制約を受けることなく、少ない寄生抵抗および優れた高周波特性を備え
るより薄いエピ層を選択することが可能となる。問題は、コレクタのドーピング
を高めることによって、式（１）に従ってＢＶ_CBOおよびＢＶ_CEOが必然的に小さ
くなるということである。

【０００９】 高電力利得を供給できるデバイスを実現するために、βは低すぎてはいけない
。電力利得Ｇ_Pは次のような関係式によって表される（参考文献［３］も参照）
：

【００１０】

【数２】

【００１１】 ここでβは周波数ゼロでの利得（ｈＦＥ）で、ｆ_maxは最大発振周波数あるいは
電力利得が１に等しくなる周波数である。ｆ＝１ＧＨｚのときに、ｆ_maxをパラ
メータとして式（２）をｈＦＥ対Ｇ_pでプロットしたものが図１に示されている
。このプロットから、高いｆ_maxと低く過ぎないβとが良好な高周波電力利得を
得るために重要であると結論できる。

【００１２】 βおよびＢＶ_CEOを介した、出力電力とコレクタ・ドーピング、電力利得との
間の関係のために、もしも低いＢＶ_CEOが受け入れられるのであれば、これは高
周波パワー・トランジスタに関する最重要パラメータの大幅な改善に結びつくで
あろう。

【００１３】 このため、データ・シートにはＢＶ_CEOの代わりにＢＶ_CERを記載することにな
ろう。増幅器を設計する場合、ベースとエミッタとの間に小さい抵抗を接続し、
ベースが完全に開放状態になることが決して起こらないようにする。もしもその
抵抗が十分小さければ、ＢＶ_CERは、ＢＶ_CBOに近い（それより少し小さい）ＢＶ _CES に接近しよう。コレクタ・ブレークダウン電圧を変化させた場合の特性を図
２に示す。

【００１４】 上記から明らかなように、もしもＢＶ_CEOがＶ_CCよりも低ければ、回路基板の
付加的な場所を占有する外部抵抗を使用して、デバイスの安全動作を保証しなけ
ればならない。その値はデバイス寸法に依存するので最適値を見出すことは難し
く、経験を積まないとその値を見つけようとする間にデバイスを破壊してしまう
。もしも何らかの理由、例えば特性試験の間、不良はんだ等の理由で抵抗が回路
から切り離されれば、トランジスタは損傷を受けよう。

【００１５】 （要約） バイポーラ高周波パワー・トランジスタの半導体ダイ上に、本発明に従ってベ
ース−エミッタ間に抵抗を集積することによって、ＢＶ_CERを得る条件が常に満
たされることが保証されよう。

【００１６】 従って、ＢＶ_CERのために必要な抵抗を半導体ダイに集積することによって、
本質的に低いＢＶ_CEOを有するトランジスタの利用が簡単になる。

【００１７】 本発明に従う方法が、独立項である請求項１および従属項である請求項２−５
に提示されている。更に、本発明に従うトランジスタ・デバイスが、独立項であ
る請求項６に提示されており、更に別の実施の形態が、従属項である請求項７−
１０に提示されている。

【００１８】 本発明は、それの更に別の目的および特徴とともに、以下の詳細な説明を添付
図面と一緒に参照することで最も良く理解されよう。

【００１９】 （詳細な説明） 典型的なバイポーラ・トランジスタのレイアウトが図５に示されている。この
トランジスタは縦型で、コレクタ・コンタクトがシリコン基板の裏面に配置され
ている。この構造の上部の断面図が図６に示されている。

【００２０】 今日では、最新の高周波バイポーラ・パワー・トランジスタのほとんどが、大
電力容量を得るために複数個の並列化したトランジスタ区分を含んでおり、それ
によって大量の電流を流し、寄生分を減らし、熱広がりを提供できるようになっ
ている。最も一般的なレイアウト方式であるインターディジタル形レイアウトは
、並列接続された複数のベースおよびエミッタ領域の交番フィンガから成り、シ
リコン頂部（トップ）上に設けた金属リボンで接続されている。能動領域４を備
える典型的なトランジスタ・セルのレイアウトが図５に示されている。参照符号
２はベース端子のボンディング・パッドを示し、３はエミッタ端子のボンディン
グ・パッドを示している。また既に述べたように、基板の裏面はコレクタ端子の
パッドを構成する。

【００２１】 もしもトランジスタのバイアス電源が一定に保たれ、温度が上昇すると、Ｖ_be が減少し、コレクタ電流が増大する。そのほかに影響するものがなければ、この
状態はトランジスタを“熱暴走”に突入させ、電流はトランジスタが壊れるまで
に達する。これを回避する１つの方法はエミッタと直列に抵抗を使用することで
ある。コレクタ電流が増大すると、Ｖ_beが減少し、従ってベース電流が減少する
。このエミッタ抵抗を配置する最良の場所はシリコン・チップ上であり、アレイ
状の各能動トランジスタと一緒に配置されよう。こうすれば、エミッタ抵抗と直
列になったインダクタンスは最小に保たれる。このエミッタ抵抗は多くの場合、
バラスト抵抗と呼ばれる。図５のアレイでバラストは参照符号８で示される。

【００２２】 図６は、図５の典型的なインターディジタル形セルの、より詳細な模式的断面
図を示す。参照符号１１は、ｎ^-エピ基板材料１２のトップ上のｐ形ベース層を
指す。ベース領域材料中にはｎ⁺にドープされたエミッタ領域１３および２つの
ｐ⁺にドープされたベース・コンタクト領域１０が見える。ベース・コンタクト
領域１０は更に金属２１に接しており、またエミッタ・コンタクト領域１３は更
に金属２２に接している。複数のエミッタ金属の対が、図５に示されたフォーク
形の端子フィンガ７によって組み合わされる。金属（メタライズ）フィンガ７は
バラスト抵抗８を介してエミッタ端子のボンディング・パッド３へつながれる。
これに対応して、ベース金属（メタライゼーション）は、図５に従う構造の上部
において組み合わされて、ベース端子のボンディング・パッド２へつながれる。
図６の断面に従う構造には、窒化物のパッシベーション層１７とともに、酸化物
層１５および１６と、窒化物層１４とが見える。図５および６は一般的なシリコ
ン・プレーナ技術の利用を示している。典型的な１ＧＨｚ技術では、エミッタと
ベースとの間の周期的間隔で定義されるピッチは４−５μｍのオーダーであり、
エミッタおよびベースの開口部は典型的には１ないし１．５μｍ幅である。シリ
サイド、例えばＰｔＳｉをエミッタおよびベース開口部に用いて接触抵抗を下げ
、それに伴って寄生的なベース抵抗を下げることがしばしば行なわれる。金属と
半導体材料との間の更に良好な拡散障壁を確保するために、ここに参照［５］に
よって取り込む我々の米国特許第５，８２１，６２０号に開示されたマイクロ回
路相互接続用の配線方法に従って多重層ＴｉＷ／ＴｉＷ（Ｎ）／ＴｉＷ障壁を使
用することができる。デバイス間の分離は行なわず、シリコン基板全体がコレク
タを構成する。

【００２３】 バイポーラ高周波（ＲＦ）パワー・トランジスタの半導体ダイ上で、ベース−
エミッタ間に別の抵抗を集積することによって、適切なＢＶ_CERを得る条件が常
に満たされることが保証されよう。

【００２４】 図３および４は、Ｒ_BEを集積した半導体ダイの回路図を示し、２つの可能性を
示している。ここで図３の回路は今日の外部抵抗を備えた好適な解に対応しよう
。

【００２５】 ＢＥ抵抗２０を付加するやり方の例が図７に示されている。この抵抗はベース
およびエミッタの金属へ、少なくとも片側でつながれるが、アレイ構造の両側（
図５の左側と右側）でつながれることが好ましい。図７の実施の形態は図３の回
路を表している。

【００２６】 半導体ダイ上に集積される抵抗はいくつかの異なる方法で形成できる。最も一
般的な３つは、拡散抵抗、ポリシリコン抵抗、および例えばＮｉＣｒのような金
属抵抗である。能動エミッタ領域とエミッタ接続（エミッタ・パッド）との間に
分布（ディストリビュート）した抵抗を集積することは高電圧でのデバイス動作
、既に述べたエミッタのバラストのために必要である。その他の受動的要素、例
えばキャパシタの集積についても既知である（参考文献［４］も参照）。

【００２７】 実際のＢＥ抵抗は上述の方法（拡散、ポリ、ＮｉＣｒ）の任意のものによって
形成されるが、不可欠なエミッタ・バラスト抵抗と同じ方法を用いて形成される
ことが好ましい。都合のよいことに、抵抗値は抵抗領域の面積（端子間の矩形の
大きさ）およびドーピングによって選べる。バラスト抵抗と同じドーピング工程
を利用することが可能で、それは調節可能な注入量で、通常は抵抗領域の部分だ
けが開いたマスクを用いてイオン打ち込みされる。しかし、バラスト抵抗は新し
いトランジスタや新しい応用に対応するように開発（デベロープメント）段階で
調節が必要なため、工学的な観点からは、ＢＥ抵抗用のドーピング・レベル（レ
イアウトと組み合わせて）を独立して選択できるように付加的なマスクを使用す
ることが便利である。

【００２８】 少なくともエミッタおよびベースのコンタクト用にポリシリコンを使用するト
ランジスタに関しては、トランジスタ構造の中にＢＥ抵抗を実現するためのより
厳密ではるかに進歩した方法も存在しよう。その場合、抵抗もポリシリコンにな
る。このケースでは、抵抗は図４に対応するようにつながれようが、ＲＥバラス
トの効果を劣化させないように注意する必要がある。

【００２９】 付加されたＢＥ抵抗がｎ^-形コレクタのエピ上に拡散させたｐ⁺である場合には
、ベース／エミッタ電圧が常にコレクタ電圧よりも低くなるようにしなければな
らないが、これは通常そうなっている。ポリシリコンやＮｉＣｒの抵抗を使用す
る場合は、それらは分離層１５，１６（図６の左側）の上に配置され、コレクタ
基板に対して相対的な任意の電圧を使用できる。これらの抵抗はまた、重要なＢ
Ｃ容量が拡散抵抗の場合よりも小さい点で有利である。

【００３０】 この例で使用されるレイアウトに関するＢＥ抵抗の典型的な値は１０Ωである
。

【００３１】 この方法に関する１つの小さい欠点は、それがベース−エミッタのバイアス電
流を増大させることであり、その結果として効率、すなわち、η＝Ｐ_RF,out／Ｐ _DC,in で定義されるコレクタ効率に影響が及ぶ。この増加は非常にわずかなもの
であり、典型的な応用分野で使用されるデバイスは、例えば低電圧を扱う用途で
のデバイスと比べて、特に効率を厳しく追及しない。

【００３２】 しかし、重要な利点はＢＥ抵抗の集積によって得られる一般的な保護であり、
この抵抗はコレクタ−エミッタのブレークダウンを回避するためのＢＶ_CERの適
切な値を維持するための条件を確保するように常に存在する。

【００３３】 インターディジタル構造の集積化ＢＥ抵抗を用いた本発明の別の実施の形態で
は、個々のエミッタ・バラスト抵抗に対して更にバイパス・キャパシタがチップ
上に設けられて、高周波パワー・トランジスタの利得を増大させている。

【００３４】 当業者は、特許請求の範囲に定義された本発明のスコープから外れることなく
、本発明に対して各種の修正および変更が可能であることを理解されよう。

【００３５】 （参考文献） ［１］Ｈ．Ｆ．Ｃｏｏｋｅ，“マイクロ波トランジスタ：理論と設計（Ｍｉｃｒ
ｏｗａｖｅ Ｔｒａｎｓｉｓｔｏｒｓ：Ｔｈｅｏｒｙ ａｎｄ Ｄｅｓｉｇｎ）
”，Ｐｒｏｃ．ＩＥＥＥ，１９７１年８月，第５９巻，頁１１６３。 ［２］例えば、Ｓ．Ｍ．Ｓｚｅ，“半導体デバイスの物理（Ｐｈｙｓｉｃｓ ｏ
ｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）”第２版，１９８１年、Ｊ
ｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，Ｉｎｃ．出版，頁１５１。 ［３］Ｒ．Ａｌｌｉｓｏｎ，“シリコン・バイポーラ・マイクロ波パワー・トラ
ンジスタ（Ｓｉｌｉｃｏｎ Ｂｉｐｏｌａｒ Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ
Ｔｒａｎｓｉｓｔｏｒｓ）”、ＩＥＥＥ Ｔｒａｎｓ． Ｍｉｃｒｏｗａｖｅ
Ｔｈｅｏｒｙ ＆ Ｔｅｃｈｎｉｑｕｅｓ，１９７９年，第ＭＴＴ−２７巻、
第５号，頁４１５。 ［４］Ｔ．Ｊｏｈａｎｓｓｏｎ， Ｌ．Ｌｅｉｇｈｔｏｎ，１９９７年１１月４
日発行の米国特許第５，６８４，３２６号。 ［５］Ｓ．−Ｈ．Ｈｏｎｇ，１９９８年１０月１３日発行の米国特許第５，８２
１，６２０号。

【図面の簡単な説明】

【図１】 １ＧＨｚにおける電力（高周波）利得を直流利得ｈＦＥおよびｆ_maxの関数と
して示すグラフ。

【図２】 コレクタ・ブレークダウン電圧をパラメータとして示す特性図。

【図３】 外部または集積化ＢＥ抵抗の第１の可能性を示す模式図。

【図４】 完全に集積されたＢＥ抵抗の第２の可能性を示す模式図。

【図５】 典型的な高周波パワー・トランジスタのレイアウト図。

【図６】 図５に示す高周波パワー・トランジスタの断面図。

【図７】 本発明に従って、図５に従うレイアウトに追加されたＢＥ抵抗を示す図。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ， ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 シリコン・バイポーラ高周波パワー・トランジスタを製造す
   るための方法であって、コレクタ−エミッタ間のブレークダウンを回避するため
   に適正なＢＶ_CERを維持するための条件を保証し、 前記シリコン・バイポーラ・トランジスタの基板を構成する半導体ダイ上のシ
   リコン・バイポーラ・トランジスタ（１）の少なくとも片側に沿って集積化抵抗
   （２０）を配置する工程；および 前記シリコン・バイポーラ・トランジスタ（１）のベース（２）およびエミッ
   タ（３）端子間に前記集積化抵抗を接続する工程； を特徴とする方法。
2. 【請求項２】 請求項１に記載の方法であって、更に、前記集積化抵抗を、
   前記半導体ダイ上の拡散ｐ⁺抵抗（２０）として形成する工程を特徴とする方法
   。
3. 【請求項３】 請求項１に記載の方法であって、更に、前記集積化抵抗（２
   ０）を、分離層上に配置されたポリシリコンまたはＮｉＣｒ抵抗として形成する
   工程を特徴とする方法。
4. 【請求項４】 請求項２または３に記載の方法であって、少なくとも１つの
   エミッタ・バラスト抵抗（８）の形成と同時に、前記シリコン・バイポーラ・ト
   ランジスタのベース（２）およびエミッタ（３）の端子間に前記集積化抵抗（２
   ０）を形成する工程を特徴とする方法。
5. 【請求項５】 請求項４に記載の方法であって、前記シリコン・バイポーラ
   ・トランジスタ（１）を構成する前記半導体ダイ中に集積された少なくとも１個
   のエミッタ・バラスト抵抗（８）毎に、１個のバイパス・キャパシタを導入する
   工程を特徴とする方法。
6. 【請求項６】 パワー・トランジスタ・デバイスであって、コレクタ−エミ
   ッタ間のブレークダウンを回避するために適正なＢＶ_CERを維持する条件を保証
   し、 前記シリコン・バイポーラ・トランジスタの基板を構成する半導体ダイ中でシ
   リコン・バイポーラ・トランジスタ（１）の少なくとも片側に沿った集積化抵抗
   （２０）であって、前記シリコン・バイポーラ・トランジスタ（１）のベース（
   ２）およびエミッタ（３）の端子間に接続された前記集積化抵抗（２０）、 を特徴とするパワー・トランジスタ・デバイス。
7. 【請求項７】 請求項６に記載のパワー・トランジスタ・デバイスであって
   、前記集積化抵抗（２０）が前記半導体ダイ上の拡散ｐ⁺抵抗であり、それによ
   ってベース／エミッタ電圧がコレクタ電圧よりも常に低くなることが保証される
   ことを特徴とするパワー・トランジスタ・デバイス。
8. 【請求項８】 請求項６に記載のパワー・トランジスタ・デバイスであって
   、前記集積化抵抗（２０）が分離層の頂部上に配置されたポリシリコンまたはＮ
   ｉＣｒ抵抗であることを特徴とするパワー・トランジスタ・デバイス。
9. 【請求項９】 請求項６に記載のパワー・トランジスタ・デバイスであって
   、前記トランジスタ（１）が、熱暴走を阻止する集積化エミッタ・バラスト抵抗
   （８）を備えるインターディジタル構造を構成する高周波パワー・トランジスタ
   であることを特徴とするパワー・トランジスタ・デバイス。
10. 【請求項１０】 請求項９に記載のパワー・トランジスタ・デバイスであっ
    て、前記高周波パワー・トランジスタが、該トランジスタの利得を増大させるた
    めの集積化バイパス・キャパシタを、集積化エミッタ・バラスト抵抗（８）毎に
    備えていることを特徴とするパワー・トランジスタ・デバイス。