TW460927B - Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device - Google Patents

Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device Download PDF

Info

Publication number
TW460927B
TW460927B TW089100496A TW89100496A TW460927B TW 460927 B TW460927 B TW 460927B TW 089100496 A TW089100496 A TW 089100496A TW 89100496 A TW89100496 A TW 89100496A TW 460927 B TW460927 B TW 460927B
Authority
TW
Taiwan
Prior art keywords
flexible
aforementioned
substrate
mounting
flexible substrate
Prior art date
Application number
TW089100496A
Other languages
English (en)
Inventor
Yasuhiro Koshio
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW460927B publication Critical patent/TW460927B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10331—Gallium phosphide [GaP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)

Description

46092 A7 B7 五、發明說明（1 ) 【發明領域】 本發明係有關LS I 、VLS 1' ULS I .、G I等 之半導體積體電路用之封裝、將此封裝搭載於實裝基板之 實裝體，及實裝體之製造方法。 【以往技術】 圖1係顯示現在使用之半導體封裝（BGA:BallGdd Array )之一構造例的截面斜視圖。此半導體封裝係於基板 101 ，搭載厚300火m至4 5 0 ym，或其以上之厚度 之砂晶片1 0 2。砍晶片1 0 2之突起電極（電極）係以 基板1 0 1表面上之電極和接合線1 〇 3加以連接。更且 ，自基板1 0 1表面側之電極，介由形成於基板1 〇 1中 之穿孔’與配設於基板1 0 1之背面側的錫球（基板實裝 用端子）1 0 4加以電氣連接。然後，矽晶片1 〇 2則以 模製樹脂1 0 5包覆之形狀，成型封裝。然後，介由錫球 (基板實裝用端子）1 0 4，構成連接於實裝基板的實裝 體。但是，示於圖1之半導體封裝之厚度係薄者亦有1. 2 m m程度，伴隨攜帶機器等之小型化、輕量化等的近年 封裝之薄型化的要求，無法呈充分滿足之封裝厚度。 在此，爲使半導體封裝之厚度更薄，可將封裝之各構 造材料之厚度各別地變薄。但是，單純地將各構成材料之 厚度變薄，封裝之彎曲則變大，會有無法確保做爲製品單 體之平坦性的問題。例如實現〇 . 1 2 m m之封裝之時， 將使用之各構成零件材料，例如將模製樹脂等以該直接之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ----：----------裝--- <請先_閱讀背S--C-注意事fwf i.寫本頁) >5J. 線. 經濟部智慧財產局員工消費合作社印製 460927 A7 B7 五、發明說明（2 ) 物性値（揚氏係數1 2〜2 5 G p a程度）加以使用時， 對於2Omm之長度，產生1.5mm程度之大彎曲。更 且，各構成材料本身之剛性爲高之故，有少許之變位時產 生樹脂龜裂，無法確保做爲製品之可靠性。 由此點，以往中，將封裝厚度極端變薄之時，現狀之 下無法做爲半導體封裝加以成立。 【發明之詳細說明】 本發明係爲解決如上述現況所使用之問題點者，該目 的係提供呈薄型實現低剛性化，且封裝之彎曲爲小，可確 保做爲製品單體之平坦性的半導體封裝。 又，本發明之其他目的係提供整體之厚度爲薄，而且 實裝可靠性之高實裝體。 本發明之更爲其他目的係提供可呈管之側壁等之曲面 地加以實裝，具有低剛性之實裝可靠性之高實裝體。 本發明之更爲其他目的係提供將複數之半導體晶片堆 積向厚度方向，而且整體之厚度爲薄，實裝可靠性之高實 裝體者。 本發明之更爲其他目的係提供提供可將上述實裝體簡 便地加以組裝的實裝體之製造方法者。 爲達成上述之目的，本發明之第1特徵係於主表面形 成複數之金屬配線的低剛性基板（於以下稱「可撓性基板 」）’將此半導體晶片之上之複數連接用墊，和將可撓性 基板上之複數之金屬配線各別電氣連接之連接金屬，和封 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-5 _ 請 先 閱— 讀 背 面-之-注 意 事 項_ ^ ! ϊ裝 頁 訂 經濟部智慧財產局員工消費合作社印製 4 經濟部智慧財產局員工消費合作社印製 民國90年8月呈 A7 B7
&濘?9100496號專利申請案 ’中文說明書修正頁 五、發明説明（3) 入可撓性基板和可撓性半導體晶片之間的封閉構I半所成苛~~~ 撓性·封裝。 有關本發明之第1特徵之可撓性•封裝，係在於令半 導體晶片較通常使用之厚度爲薄，搭載剛性下降的可撓性 半導體晶片之點有所特徵。做爲半導體晶片，爲矽（s i )、鍺（Ge)之元素半導體，或鎵砷（G a A S )，鎵 磷（G a P )，銀磷（I η P )，碳化矽（S i C )等之 化合物半導體晶片亦無妨。更且.，經由可撓性基板等之封 包之各構成零件之厚度之薄化，而使封裝整體呈低剛性化 。爲此，可避免封裝龜裂之產生。又，爲於可撓性基板和 可撓性半導體晶片之間，封入封閉材料之構造之故，可使 封裝之彎曲變得非常小。爲此，可充分確保做爲可撓性· 封裝之製品單體的平坦性。尤其，將封閉構件以線膨脹係 數之低材料加以構成時，可將平常時之平坦性更加確保， 且爲低剛性構成之故，可對曲面加以安裝。又，利用薄低 剛性之特徵，亦可適用於I C卡等。 本發明之第2特徵係於主表面形成複數之實裝配線的 實裝基板；將與複數之各實裝配線電氣連接之複數金屬配 線備於主表面的可撓性基板；配置於可撓性基板之主表面. 上方的可撓性半導體晶片；各電氣連接複數之連接用突起 電極和複數之金屬配線的連接金屬，以及封入於可撓性基 板和可撓性半導體晶片之間的封閉構件所成實裝體。 有關本發明之第2特徵之實裝體中，降低剛性地，搭 載較逋常使用之厚，度爲薄成形之可撓性半導體晶片。更且. ------- —L,'裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中.國國家標準（CNS ) A4規格{ 210X297公釐） _ β _ 460927 A7 ____ B7 五、發明說明（4 ) ，令可撓性基板等之各構成零件之厚度變薄之故，實裝體 整體則呈低剛性化。因此，即使伴隨做爲組裝作業時之溫 度履歷或動作環境的溫度變化，而產生膨脹系數差的應力 時，可緩和此應力。例如，實裝基板和半導體晶片之線膨 脹係數相互大爲不同之故，經由溫度變化，於高溫側.，實 裝基板對半導體晶片而言，相對地延伸，於低溫側，實裝 基板對半導體晶片而言，相對地縮回。但是，有關本發明 之第2之特徵之實裝體中，半導體晶片之厚度爲薄之故， 於半導體晶片之表面垂直方各之變位之自由度大。即，半 導體晶片於該表面可向垂直方向自在地變位之故，應加可 被加以緩和。因此，經由溫度變化，難以產生內部構造之 破壞，提升實裝可靠性。結果，可確保做爲實裝體之製品 的可靠性。又，爲於可撓性基板和可撓性半導體晶片間封 入封閉構件的構造之故，可使實裝體之彎曲變得很小，可 充分確保製品單體之平坦性。 有關於本發明之第2特徵的實裝體爲低剛性構造之故 ，可實現將實裝基板於曲面構成之形態。因此，做一應用 例，可達成配管等之曲面之實裝等。又，利用薄型且可撓 性之特徵，亦可適用於I C卡等。 本發明之第3特徵係於主表面形成複數之實裝配線的 實裝基板；將與複數之各實裝配線電氣連接之複數之第1 之金屬配線備於主表面的第1之可撓性基板；將複數之第 1之連接用突起電極備於表面，配置於第1之可撓性基板 之主表面上方的第1之可撓性半導體晶片；各電氣連接複 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） >16 . -線· 經濟部智慧財產局員工消費合作社印製 460927 A? B7 五、發明說明（5 ) 數之第1之連接用突起電極和複數之第1之金屬配線的第 1之連接金屬，以及封入於第1之可撓性基板和第1之可 撓性半導體晶片之間的第1之封閉構件；將與複數之第1 之金屬配線電氣連接的複數的第2金屬配線備於主表面的 第2之可撓性基板；將複數之第2之連接用突起電極備於 表面，配置於第2之可撓性基板之主表面上方的第2之可 撓性半導體晶片；各電氣連接複數之第2之連接用突起電 極和複數之第2之金屬配線的第2之連接金屬，以及封入 於第2可撓性基板和第2可撓性半導體晶片之間的第2之 封閉構件所成實裝體。 本發明之第4特徵係（a )將半導體晶片變薄呈1 〇 //m〜1 5 0 之厚度之工程；（b )於實裝基板之主 表面形成複數之實裝配線的工程；（c)於可撓性基板之 主表面形成複數之金屬配線的工程：（d)於可撓性基板 之主表面之上方搭載半導體晶片之工程；及（e )各將複 數之實裝配線，和複數之金屬配線位置配合，相互電氣性 連接的工程所成實裝體之製造方法。 根據有關本發明之第4之特徵之實裝體之製造方法， 可簡單製造整體之厚度爲薄，且低剛性化，實裝可靠性之 高實裝體。 本申請發明之其他以及更進一步之物件及特徵，可明 顯經由伴隨描述之圖說或揭示之申請專利範圍的具體實例 而了解’而此等種種之優異性無法由此相關技術人員根據 使用此技術步驟而被聯想。 本紙張尺度週用中國國家標準（CNS)A4規格（210 X 297公釐）-8 先 m 讀 背 面 注- 意 事 項· 馨裝 訂 經濟部智慧財產局員工消費合作社印製 46〇 … Α7 ..._ Β7 五、發明說明（6 ) 【圖面之簡單說明】 請 先 閱― 讀 背 Φ- 之 注 意 事 圖1係顯示現在使用之半導體封裝之一構造例的截面 斜視圖。 圖2 A係有關本發明之第1實施例之可撓性封裝的截 面構造圖。 圖2 B係爲說明有關本發明之第χ實施例之實裝體之 概略構造的截面圖。 圖3 A係顯示矽晶片之厚度和彎曲量之關係圖。 圖3 B係顯示矽晶片之厚度和曲率半徑之關係圖。 圖4 A係顯示形成於矽晶片之背面的切削紋圖。 訂 圖4 B係說明切削紋角0 S 1 〇 °之試料圖。 圖4 C係說明切削紋角0 2 8 0 °之試料圖。 圖5 A係爲說明有關本發明之第1之實施例之變形例 的實裝體之槪略構造截面圖。 圖5 B及5 C係說明有關本發明之第1實施例之變形 例的實裝體之溫度變化的彎曲之截面圖。 .. 1 1 經濟部智慧財產局員工消費合作社印製· 圖6 A係說明做爲比較例使用厚之矽晶片的實裝體之 槪略構造之截面圖。 圖6 B及圖6 C係爲說明顯示圖6 A之實裝體之溫度 變化的彎曲的截面圖。 ‘圖7係說明矽晶片之厚度和T C T可靠性之關係的圖 表。 圖8 A乃至圖8 Η係顯示有關本發明之第1實施例的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9 - 460927 A7 B7 五、發明說明（7 ) 安裝體之製造方法的工程圖。 圖9A乃至圖9D係做爲有關本發明之第1實施例的 安裝體之製造方法的變形例，說明可撓性•封裝之導線間 黏著法的工程截面圖。 圖10係有關本發明之第2實施例之堆疊構造之安裝 體的截面構造圖。 圖1 1 A係有關本發明之第3實施例之可撓性•封裝 及使用此安裝體之截面構造圖。 圖1 1 B係顯示有關本發明之第3實施例之可撓性· .封裝之切下工程的截面圖。 圖1 2係有關本發明之第3實施例之安裝體之截面構 造圖。 圖1 3係有關本發明之第4實施例之可撓性·封裝及 使用此安裝體之截面構造圖。 圖1 4 A係有關本發明之其他之實施例之可撓性•封 裝之截面構造圖。 圖1 4 B.係有關本發明之另一其他之實施例之可撓性 •封裝之截面構造圖。 主要元件對照表 1 0 開口部 '11 可撓性基板 1 2 a ’ ...，1 2 j…金屬配線 1 3 模槽 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐）-10 - --------------裝 i I (請先齓讀背fi-<_注意事twcj、寫本頁) *δ1 --線. 經濟部智慧財產局員工消費合作社印製 460927 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 ) 14 可撓性半導體晶片 1 5 a ’…，1 5 j ，…連接金屬 1 6 封入_件 1 9 a ’…，1 9 j… 連接用埋入金屬 2 1 女裝基板 2 2 a ’…，2 2 j ，…安裝配線 2 3 導電性黏著劑 3 0 試料 3 1 砂晶圓 3 2 溝 3 3 作業台 34 旋轉切割用刀刃 3 5 平面環 3 6 表面保護帶 3 7 作業台 3 8 砥石 3 9 切削紋 4 0 工具 4 1 圖案形成面 5 0 黏著劑 5 0a 第1之黏著劑 '50b 第2之黏著劑 6 0 導電性材料（導電性黏著材） 7 0 可撓性基板（聚醯亞胺基板） --------------裝--- 請先酊讀背务t注意事項寫本頁) 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-11- d6〇927 A7 B7 五、發明說明（9 ) 7 1 a ，…，7 1 j… 束導線（銅箔） 7 7 a，…，7 7 j ，··· 導線端子 7 9 a，…，7 9 j ，…焊錫 8 1 曲面 9 1 a ’ …’ 9.1 j ，…，9 1 k，…，9 1 m 接合 墊 9 2 a ，…，9 2 j ，…連接用埋入金屬 9 ' 5 a 、9 5 J·焊錫 1 0 1 基板 102 矽晶片 103 接合線 10 4 錫球（基板實裝用端子） l〇4a，···，l〇4d，l〇4e，l〇4f， 104g，…，l〇4j 錫球 10 5 模製樹脂 111 第2之可撓性基板（P E T基板） 112 第1之可撓性基板 1 2 1 a 1 ,…，1 2 1 j… 第2之金屬配線 1 2 2 a，…，1 2 2 j… 第1之金屬配線 14 1 第2之可撓性半導體晶片， 14 2 可撓性半導體晶片 '14 4 可撓性半導體晶片 1 5 1 a，…，1 5 1 j ，… 第2之連接金屬 1 5 2 a，…，1 5 2 j ，… 第1之連接金屬 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-12 - ------1 I---I I . I 1 (請先*閱讀背®-t注意事ftcv寫本頁) *SJ· --線· 經濟部智慧財產局員工消費合作社印製 4 6092 7 A7 B7 五、發明說明（1〇 ) 第1之連接金屬 經濟部智慧財產局員工消費合作社印製 16 1 封閉構件 16 2 封閉構件 164 封閉構件 7 0 4 第1之可撓性基板 71.4a，…，714j·.. 7 1 1 a、…7 1 1 j…、束導線 7 1 2 a、…7 1 2 j…、束導線 7 1 3 a、…7 1 3 j…、束導線 7 1 4 a、…7 1 4 j…、束導線 多種具體化之揭示發明則經由參考附圖 而於附圖之中相同或類似之參考符號則附予 構件或元件，而對於相同或類似之構件或元 加以省略或簡化。一般而言則因襲半導體裝 將被得知於多樣之圖式中，而此等圖示非以 述，以及於詳細情況下層厚則爲了容易地被 被任意的描繪。於如下之描述中，許多特定 四分之一，如特定之厚度數等，以提供倏爲 用。無論如何，此將對於熟知此技術之人爲 而此發明仍可能在於無該特定細節下被實行 '如圖2 A所示，有關本發明之第1實施 封裝係於主表面形成複數之金屬配線1 2 a 的可撓性基板1 1，配置於此可撓性基板1 第1之金屬配線 被加以描述， 相同或類似之 件之描述，則 置之描述。其 相等之比例描 解讀，此圖則 之細節則設爲 了解本發明之 明顯之揭示， 〇 例之可撓性· ’…，1 2 j 1之上方，具 請 先. 閱 讀 背 之-注 意 事 項Γ)·f裝 頁 訂 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐〉 -13 - Δ6〇927 Α7 Β7 五、發明說明（11) 有複數之連接用突起電極的可撓性半導體晶片14;各與 複數之連接用突起電極和複數之金屬配線電氣連接的連接 金屬1 5 a，…，1 5 j ，…；及封入可撓性基板1 1和可 撓性半導體晶片1 4間的封入構件1 6所構成。 金屬配線係於可撓性基板1 1上，做爲呈複數之放射 狀延伸之鋁（A 1 )配線1 2 a，...，1 2 j ，…加以構成 。A 1配線1 2 a，…，1 2 j…之厚度係例如9 v m。可 撓性基板1 1係有蛰基板爲佳，於本發明之第1實施例中 ，使用聚對苯二甲酸乙二醇酯（PET)材。可撓性基板 (PET基板）11之厚度係10〜50μιη爲佳。圖 2Α中，例如呈3 8/zm。經由將可撓性基板（PET) 1 1之厚度變薄，達成低剛性化。又，做爲可撓性半導體 晶片1 4，使用矽晶片1 4。又，矽晶片1 4之厚度係 1 0 μ m〜1 5 0 # m。例如呈5 0 /m地極力加以薄化（ 製造方法則後述）。然後，形成於此可撓性基板（P E T 基板）11之主表面的A1配線12a上，做爲連接金屬 ，配置使用高導電性材料之金（A u )的突起電極1 5 A ，…於A 1配線1 2 j上，配置金（Au)突起電極 1 5 j ...。圖示雖加以省略，於對應矽晶片1 4之表面之 周邊部之金（Au )突起電極1 5 a ’1 5 j…的位置 ，配置有鋁（A 1 )等之金屬薄膜所成連接突起電極。然 後， A 1配線1 2 a和砂晶片1 4上對應之連接突起電極 則介由金（A u )突起電極1 5 a加以連接’…’ A 1配 線1 2 j和矽晶片1 4上對應之連接突起電極則介由金（ 請 先， 閱 讀 背 Φ 之-注 意 I- h r裝 頁 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14 - 460927 A7 --------B7_____ 五、發明說明（12 ) 請先閲讀背s'-t注意事本頁) A u )突起電極1 5 j加以連接，構成倒裝晶片構造。金 (A u )突起電極1 5 a，...，1 5 j ...之厚度係例如2 0 # m。然後，爲保護包含此突起電極連接部分之矽晶片 1 4之表面，矽晶片1 4之表面係經由線膨脹係數α = 〇 · 0 1〜3 0 p p m/t之材料所成未充滿孔1 6加以 封閉。具體而言，做爲封閉構件，例如使用線膨脹係數α =0 . 1〜15ppm/°C程度之ACF樹脂所成未充滿 孔1 6。 圖2 B係有關將圖2 A所示之可撓性•封裝安裝於安 裝基板構成之本發明之第1實施例的安裝體之截面構造圖 。於可撓性基板（P E T基板）1 1之中央部中，形成收 容矽晶片1 4之模槽1 3。於P W B ( pnnted wiring board )，可撓性印刷電路板（F P C )等之安裝基板2 1之主 表面，配置呈厚1 8 ym〜2 2 "m之複數放射狀延伸之 安裝配線2 2 a，…，2 2 j ，…然後，可撓性基板（ PET基板）1 1之主表面之A 1配線1 2 a和安裝基板 經濟部智慧財產局員工消費合作社印製 2 1之安裝配線2 2 a ，介由導電性黏著劑2 3相互連接 ，…，A 1配線1 2 j和安裝配線2 2 j則介由導電性黏 著劑2 3相互加以連接，構成有關本發明之第1實施例的 安裝體。 於有關此構造之本發明之第1實施例的安裝體中，如 圖2’ B所示，自可撓性基板（P E T基板）1 1之最高端 至安裝配線2 2的上面，例如呈1 2 0 之程度，可實 現現在所未如使用之薄封裝’和具有安裝可靠性的安裝體 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15 ”46092 7 A7 B7 五、發明說明（13) 〇 然後，爲將可撓性基板（PET基板）11之A1配 線1 2 a，…，1 2 j ，…之極爲薄膜北之可撓性之较晶 片14，介由Au金屬15a，…，1 5 j ，…，以倒裝 晶片構造加以連接的構造之故，可將封裝之彎曲變得非常 小。於矽晶片1 4和可撓性基板（P E T基板）1 1之間 ，封入樹脂1 6即可。又，於矽晶片1 4和安裝基板2 1 之主表面間，封入耐焊劑等之樹脂即可。具體而言，於圖 1所示之安裝體中，ί_吟如上述之2 Omm之長度，產生 1 . 5 m m程度之大__，有關本發明之第1實施例之安: 裝體之變曲係對於l|||m m之長度，可抑制彎曲至 0 . 1 _ 5 m m 前後。 通常市售之晶片厚度係雖相關於晶片尺寸，爲4 5 0 "瓜至1mm程度。例如於6英吋晶圓中，具有6 0 〇 至6 5 0 之厚度。伴隨晶圓尺寸的變大，晶圓厚 度亦會變厚。有關使用於本發明之第1實施例的安裝體的 矽晶片1 4之厚度係較如此通常之市售之晶圓之厚度，極 力加以薄化者爲佳。.經由極薄化，可使至破壞砂晶片1 4 之矽晶片1 4彎曲量變大。即，將矽晶片1 4之厚度極薄 化，經由呈可撓性，可使至破壞矽晶片1 4之矽晶片1 4 彎曲之曲率半徑變小。將顯示此效果之實驗結果圖示於圖 3 A’及圖3 B。 圖3 A係如圖4 B及圖4 C所示’顯示使用短刪狀之 矽晶片所成試料3 0進行破裂實驗之時的矽晶片之厚度和 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-16 請 先 閱-讀 背 φ 之. 注 意 ί裝 頁 訂 線 經濟部智慧財產局員工消費合作社印製 460927 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（14 ) 彎曲之關係圖。試料3 0係於寬度5 mm具有所定之長度 。另一方面’此破裂實驗中，準備具有呈2個支點的邊緣 的測定治具。2個支點間之距離爲5 m m。然後，橫跨呈 2個支點之邊緣間地，選擇短冊狀之矽晶片3 0之長度方 向加以配置，於2個支點之中央部加上破裂壓力，測定彎 曲度。 然而，將矽晶圓3 1更爲切削之薄膜化時，於矽晶圓 3 1之背面，如圖4 A所示，切削之圓弧放射狀之「切削 紋」3 9則於整面產生。切削係如圖4 A所示，將矽晶圓 3 1貼附於表面保護帶3 6加以固定進行。表面保護帶 3 6係貼附於平面環3 5，於除去此表面保護帶3 6之皺 折的狀態下，貼附矽晶圓3 1加以固定。 如圖4 B及圖4 C所示的寬5 mm之短冊狀之矽晶片 所限定之面積內，切削線3 9更正確而言係各切削線3 9 之接線係做爲幾近平行之複數線之模樣而近似。在此，於 本發明中，試料之長邊附近之切削線3 9之接線方向，對 於試料之長邊所成角定義爲「切削紋角0」。圖3 A中之 曲線P 1係顯示如圖4 B所示之切削紋角Θ S 1 〇 °之矽 晶片所成試料的結果。圖3 A中之曲線P 2係顯示如圖 4 C所不之切削紋角0 g 8 0 °之砂晶片所成試料的結果 。於呈圖4 B所示之切削紋角0 $ 1 〇°之的方向切出之 試料者，較於呈圖4C所示之切削紋角0280°之方向 切出之試料者，彎曲量爲大，對於抗破裂爲強。 因此，本發明之第1實施例中，可將矽晶片做爲可撓
請 先 閲' 讀 背 之-注 意 事 項— A t 裝 訂 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-17 - A7 460927 ______B7___ 五、發明說明（15 ) 性半導體晶片1 4加以使用者爲佳。 圖3 A中之曲線p 1之矽晶片，和曲線P 2之矽晶片 係幾近呈長方形之長邊的正交關係。然後，可由圖3 A明 白得知，晶圓厚度變得愈薄，至破裂之彎曲量則愈大。 圖3 B係顯示矽晶片之厚度和曲率半徑之關係圖。與 圖3 A同樣地，顯示矽晶片之寬度爲5 m m時之測定結果 。圖3 B中之曲線W1係顯示示於圖4 B之切削紋角0 S 1 0 °之試料結果，曲線W 2係顯示示於圖4 C之切削紋 角Θ280。之試料結果。可由圖3B明白，矽晶片之碟 度變得愈薄，矽晶片至破裂之矽晶片之彎曲之曲率半率愈 小，可呈可撓性者。然後，向呈切削紋角S 1 0 °之方向 ，切出之試料W1者，較向呈切削紋角280°之方向， 切出之試料W 2者，矽晶片之彎曲曲率半徑量爲小，對抗 破裂之能力爲強。由圖3 B之結果得知，於本發明之第1 實施例中，將呈之切削紋角0 S 1 0°之方向所切出之矽 晶圓，做爲可撓性半導體晶片1 4加以使用者爲佳。 於本發明之第1實施例中，就例子而言，適用5 0 # m之厚度的矽晶片1 4。但是，矽晶片1 4係有1 0 至1 5 0 μπι程度之厚度時，可得同樣之效果。尤其 ，以3 0 //m至1 〇 〇 /zm程度之厚度爲佳。當呈3 0 # m以下之時，矽晶片1 4之處理會變得困難之故，在工 業上非合理之厚度。
圖5 A係有關本發明之第1實施例之變形例的可撓性 •封裝及使用此之安裝體之室溫的截面構造圖。如圖5 A 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-18 11!!11 — ！ :^一 i I (請先k讀背面之注意事項14容本頁) Ή --線· 經濟部智慧財產局員工消費合作社印製 ^ 46092 A7 B7 五、發明說明（16 ) 所示，有關本發明之第1實施例之實施例之變形例的可撓 性•封裝係呈複數之放射狀延伸之鋁（A 1 )配線1 2 a ’ 1 2 j ，…，於配置於主表面之可撓性基板1 1上 ’配置矽晶片1 4加以構成。然後，形成於此可撓性基板 1 1之主表面的A 1配線1 2 a上，配置有金（Au)突 起電極1 5 a，…，於A 1配線1 2 j上，配置有金（’ A u )突起電極1 5 j ，…。對應於矽晶片1 4之表面之 周邊部的金（A u )突起電極1 5 a，…，1 5 . j ，…之. 位置中，配置有鋁（A 1 )等之金屬薄膜所成連接接合墊 。然後，A 1配線1 2 a和矽晶片1 4上所對應之連接接 合塾則介由金（Au )突起電極1 5 a加以連接，…， A 1配線1 2 j和矽晶片1 4上所對應之連接接合墊則介 由金（Au)突起電極15 j加以連接，構成覆晶構造又 ，矽晶片1 4之厚度係形成呈1 5 0 y m以下之厚度。然 後，爲保護包含此突起電極連接部分之矽晶片1 4之表面 ，矽晶片1 4之表面係經由未充滿狀態1 6加以封閉。於 可撓性基板1 1之周邊部，設置貫穿可撓性基板1 1之穿 孔。埋入此穿孔設置連接用埋入金屬1 9 a ，…，1 9 j …。連接用埋入金屬1 9 a，…，1 9 j…係各別連接於 可撓性基板（PET基板）1 1之主表面之A 1配線 1 2 a ，···，1 2 j ，…。 '另一方面，於實裝基板2 1之主表面，配置有實裝配 線 2 2 a ，…，2 2 d ，2 2 e ，2 2 f ，2 2 g ，…， 2 2 j ，…。然後，埋於可撓性基板1 1之連接用埋入金 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ Ί 9 - I----------1·裝· — : - -"-y (請先閱讀背面之注意事項^4'寫本頁) -SJ· -丨線· 經濟部智慧財產局員工消費合作社印製 460927 A7 B7 五、發明說明（17 ) 屬1 9 a ，….，1 9 j…和配置有實裝配線2 2 a 2 2 d，2 2 e，2 2 f，2 2 g，…，2 2 j ，…，則 介由錫球 1 0 4 a’，…，1 0 4 d，1 〇 4 e，1 〇 4 f ，1 0 4 g，…，1 0 4 j加以相互連接。 圖5 B及圖5 C係爲說剔1有關示於圖5A之本發明 之第1實施例之安裝體之溫度變化所產生彎曲的聲面圖， 圖.5 B係1 2 5 °C之高溫，圖5 C係一5 5 °C之低溫時之 矽晶片1 4，可撓性基板1 1及安裝基板2 1等之彎曲加 以模式性顯示者。安裝基板2 1係線膨漲係數a M b = 1 5 〜1 8 P P m / °C程度者’與矽之線膨漲係數a s i = 3 . 5 p pm/t程度者大爲不同。但是，有關本發明之 第1實施例之變形例的安裝體中’矽晶片1 4之厚度爲薄 之故，於矽晶片1 4之表面垂直方向之變位之自由度爲大 。即，矽晶片1 4於該表面可向垂直方向自由自在加以變 位之故，經由溫度變化’安裝基板2 1則對於矽晶片1 4 對 相對性之產生延伸（1 2 5 °C )或縮小（一 5 5 °C ) 經濟部智慧財產局工消費合作社印製 於錫球 104a，…’ 104d，104e，104f ’ 104g，…，l〇4j之應力亦會被緩和。因此，難以 經由溫度變化而破壞錫球1 〇 4 a ’…，Γ 0 4 d ’ 104e.，104f ’ l〇4g，…，104j ，可提升 安裝可靠性。 •另一方面.，圖6 A係爲說明有關示於圖5 A之第1實 施例之變形例的安裝體比較例之槪略構造的截面圖。此比 較例係在於使用厚度3 0 0 //m之厚矽晶片上’與示於圖 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20 - 460927 A7 —---B7 五、發明說明（18 ) 、 5 a之安裝體不同，但其他之構造爲共通的。然後，圖 (請先閱讀背面之注意事項ik本頁) 6 B及圖6 C係爲說明係有關示於圖6 A之比較例之安裝 體之溫度變化所產生彎曲的截面圖。即，圖6 B係1 2 5 °C之高溫，圖6 C係一 5 5 °C之低溫時之矽晶片1 4，可 撓性基板11及安裝基板21等之彎曲加以模式性顯示者 。於有關此比較例的安裝體中，矽晶片1 4之厚度爲厚之 故，於矽晶片1 4之表面垂直方向之變位之自由度爲小， 爲剛性者。因此，與圖5 B及圖5 C之時不同，矽晶片 1 4係於該表面無法向垂直方向變位之故，經由溫度變化 ，安裝基板2 1則對於矽晶片1 4相對性之產生延伸（ 1 2 5 °C )或縮小（一 5 5 °C )，對於錫球1043’〜 ，104d，104e，104f，104g，···， 1 0 4 j ，和之連接用埋入金屬1 9 a，…，1 9 j…間 ，或對於錫球1 0 4 a，…，1 〇 4 d，1 〇 4 e， 1 Ο 4 ί，1 Ο 4 g，…，1 Ο 4 j 和實裝配線 2 2 a， …，2 2 d，2 2 e，2 2 ί，2 2 g，…，2 2 j，… 間會產生大的應力。又錫球1 Ο 4 a，…，1 〇 4 d， 經濟部智慧財產局員工消費合作社印製 104e，l〇4f，104g，…，l〇4j 本物亦會 產生大的應力之故，而使得錫球產生破壞。 圖7係說明矽晶片之厚度和T C T可靠性之關係圖。 伴隨矽晶片之厚度之變薄，可知T C T可靠性會增加。然 後/顯示矽晶片之厚度和T C T可靠性之比例關係的傾向 ，則於矽晶片厚度1 5 0 # m中，可知會爲大的變化。即 ，於矽晶片厚度1 5 0 # m以上時’變化矽晶片之厚度’ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 21 - 4-60927 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（19 ) T C T可靠性不會有明顯之變化，但於矽晶片厚度1 5 0 ^ m以下時’減少矽晶片之厚度，可知τ C T可靠性顯著 地提升。即，圖7係於矽晶片之厚度和T C T可靠性之關 係中，矽晶片厚度1 5 0 爲其變曲點。 接著，對於有關本發明之第1實施例的安裝體之製造 方法加以說明。 - (a )首先，經由所定之光蝕刻工程，C V D工程、 氧化工程、離子植入工程、蝕刻工程，於矽晶圓3 1之表 面，形成半導體積體電路之所定圖案。然後，將P S G膜 、B P S G膜、砂氮化膜（S i 2N4膜）等之鈍化膜堆積 於砍晶圓3 1之表面。即於砂晶圓3 1之表面，以setp and repet之方式，以周期性地形成半導體積體電路之圖案。圖 案和圖案之間呈切割線。然後，如圖8 A所示，將形成半 導體積體電路之圖案之矽晶圓3 1，令半導體積體電路之 圖案形成面4 1側爲上，於切割裝置之作業台3 3以所定 之方式加以固定。例如經由真空室’吸附固定矽晶圓3 1 。然後，旋轉切割用刀刃3 4，將較有關本發明之第1實 施例之可撓性•封裝用之晶片厚度（例如5 0 // m )至少 5 # m程度深度溝3 2，沿切割線加以形成。 (b )接著，如圖8 B所示，將平面環3 5貼附於表 面保護帶3 6。然後，於平面環3 5 ’除去表面保護帶 3 之皺紋等之狀態下，於圖8 A中，將形成溝3 2之矽 晶圓3 1之圖案形成面4 1 ，貼附固定於表面保護帶3 6 之黏著劑側。 (請先閱讀背面注意事項kCt寫本頁> 裝 訂· .線. 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） -22 · 460927 A7
五、發明說明（2〇 ) (C )然後’例如使用橫向切削法，切削矽晶圓3 1 之背面。即，如圖8 C所示’將以平面環3 5和表面保護 (請先閱讀背面之注意事項"本頁) 帶3 6所保持之#晶圓3 1 ’吸附固定於切削裝置之作業 台3 7。然後’抵觸於砥石3 8地’切削砂晶圓3 1之背 面。此時，將作業台3 7和砥石3 8各別加以旋轉，矽晶 圓3 1之背面（切削面）到達溝3 2地加以切削。切削面 到達溝3 2時，矽晶圓3 1係分割呈各別之晶片，此切削 深度係考慮矽晶圓3 1之厚度（例如5 0 // m )加以設定 〇 (d )然後，如圖8 D所示，將分割之各矽晶片1 4 所黏著固定之平面環3 5設置於晶片接合裝置。然後，使 用拾取針等之工具4 0，越過表面保護帶3 6，對於圖案 形成面3 2，各下方施加壓力。結果，矽晶片1 4.自表面 保護帶3 6剝離。如此地，完成例如5 0 // m厚度之薄可 撓性矽晶片1 4。 (e )接著，做爲可撓性基板，準備厚度爲例如3 8 # m程度之薄連續帶狀之P E T基板1 1。於此連續帶狀 經濟部智慧財產局員工消費合作社印製 之P ET基板1 1之主表面，全面地堆積厚9 程度之 A 1薄膜。然後，經由蝕刻法加以圖案化’如圖8 E所示 ，於此連續帶狀之PET基板11之主表面上’形成複數 之放射狀延伸之A 1配線1 2 a ’…’ 1 2 j ’…之圖案 。Α ί配線1 2 a，…，1 2 j ，…之圖案係使用網版印 刷法加以進行亦可。經由此A 1配線1 2 a ..... 1 2 j ，…之圖案化，於連續帶狀之PET基板11之主表面之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23 - 460927 A7 B7 五、發明說明（21 ) 所定處，周期性地形成露出P E T基板1 1之問口部1 0 。此開口部1 0係晶片ί合載用之矩形窗部。 (請先閱讀背面之注意事項t寫本頁) (f )接著，如圖8 f所示，於各晶片搭載用之開口 部1 0，將連接用樹脂之A C F樹脂（或A C F樹脂亦可 )1 6，經由接合法加以塗佈。 (g )接著，如圖8所示，進行P E T基板1 1側之 A 1配線1 2 a，…，1 2 j ，…和矽晶片1 4側之A u 突起電極1 5 a，…，1 5 j ，…之位置配合，將矽晶片 1 4搭載於PRT基板上。之後，加熱至1 2 0°C之程度 ，將連接用樹脂溶融’更且經由硬化，將矽晶片1 4固定 於P E T基板1 1上。於此階段中，於連續帶狀之P E T 基板1 1上，呈周期性配置之開口部1 0，搭載各矽晶片 1 4，呈連續複數封裝形成之狀態。因此，接著，如圖 8 Η所示切割呈各可撓性•封裝。於圖8 Η中，顯示呈放 射狀延伸之1 6條之A 1配線1 2 a ’…，1 2 j ’…， 12〇 ，_12p之圖案。 經濟部智慧財產局員Η消費合作社印製 (h)另一方面，準備另外之安裝基板21，於此安 裝基板2 1之主表面，經由飩刻法或網版印刷法等，圖案 化呈放射狀延伸之實裝配線2 2 a ’…’ 2 2 j ’…。然 後，於實裝配線2 2 a ’…，2 2 j ’…上’塗佈導電性 黏著劑2 3。做爲導電性黏著劑2 3 ’例如可使用包含鎳 (N i )粒子等之導電粒子層的ACF樹脂或ACP樹脂 等。接著，進行A 1配線1 2 a ’…，1 2 j ’…和實裝 配線2 2 a ’…，2 2 j ’…間之相互位置配合，於安裝 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） -24 - 460921 a7 一 B7 五、發明說明（ 22) 基板2 1上搭載可撓性•封裝。於此狀態，將導電性黏著 劑2 3加熱至所定之溫度，熔解導電性黏著劑2 3，更且 經由硬化’將可撓性•封裝固定於安裝基板2 1上。由此 ，完成有關示於圖2 B所示之本發明之第1實施例的薄型 實裝體。 又，向有關本發明之第1實施例之可撓性•封裝之安 裝基板2 1的安裝係可以其他方法進行。例如，代替使用 如上之導電性黏著劑2 3的方法，使用「導線間黏著法」 亦可。 (1 )即，如圖9A所示，於露出PET基板1 1之 A 1配線1 2 d，1 2 e，1 2 f間之P E T基板1 1的 部分，塗佈第1之黏著劑5 0 a。 (ϋ )同樣地，如圖9 B所示，於露出安裝基板 2 1側之安裝配線2 2 d，2 2 e，2 2 f間之安裝基板 2 1的部分，塗佈第2之黏著劑5 0 b。第2之黏著劑 5 0 b係與第1之黏著劑5 0 a同種類之黏著劑亦可。 (iii )然後，如圖9 C所示，進行P E T基板1 1之 經濟部智慧財產局員工消費合作社印製 A1配線12d，12e，12f和安裝基板21側之安 裝配線2 2 d、2 2 e、2 2 f之位置配合，連接A 1配 線 1 2 d ’ 1 2 e，1 2 f 和安裝配線 2 2 d、2 2 e、 2 2 f地’於兩者間加上壓力。由此，P E T基板1 1側 之第1之黏著劑5 〇 a和安裝基板2 1側之第2之黏著劑 50b間被黏著，A1配線12d，12e，12f和安 裝配線2 2 d、2 2 e、2 2 f係金尉間呈強烈接觸之狀 本紙張尺度適用中國國家標準(CNS)A4規格（21〇 x 297公釐）_ 25 - 460927 A7 B7 五、發明說明（23 ) ----— — — ——-----裝 i I . : 二}. (請先閱讀背面之注意事項t寫本頁) 態。另一方面，A 1配線1 2 d，1 2 e ，1 2 f間之 PET基板1 1和和安裝配線22d、22e、2 2 f間 之安裝基板2 1係經由黏著劑5 〇。在此黏著劑5 0係結 合第1之黏著劑5 0 a和第2之黏著劑5 0 b間，而呈一 體者。 導線間黏著法中，第1之黏著劑5 0 a和第2之黏著 劑5 0 b係無需爲導電性黏著劑，可選擇黏著力強之種種 黏著劑。又，使用低溫硬化型之黏著劑時，可進行常溫下 之對安裝基板21之可撓性·封裝之安裝。 於本發明之第1實施例中，具有如以下之優點。 --線· (1 )將矽晶片1 4變得極薄，令矽晶片之剛性下降 的同時，使插入式選擇指1 1等之各構成材料之厚度變薄 ，而呈可撓性之故，可使封裝整體低剛性化。由此，可避 免因變位之封裝之龜裂之產生，可確保做爲製品而言之可 靠性。 經濟部智慧財產局員工消費合作社印製 (2 )於插入式選擇指1 1和矽晶片1 4間，封入低 線膨脹係數α之A C F樹脂等之封閉構件1 6的構造者。 因此，可使起因於實裝體安裝時之溫度經歷所產生之實裝 體之彎曲娛得非常的小，可充分確保做爲實裝體之製品單 體的平坦牲。 本發明之第2實施例係將可撓性·封裝呈2段堆積的 堆疊構造的實裝體。即，如圖1 0所示於主表面，在於複 數之安裝配線2 2 a，…，2 2 j ，…形成之安裝基板 2 1上，如同圖2 b所示，面對第1及第2之可撓性•封 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）26 - A7 B7 460927 五、發明說明（24 ) 裝向縱方向堆積2枚。安裝基板2 1係例如由PWB、 F P C等所構成。於安裝基板2 1之主表面中，配置厚 (請先閱讀背面之注意事項再故寫本頁) 1 8 "m〜2 2 //m之複數呈放射狀延伸之安裝配線 2 2 3 ' · 1 2 2 j ，...〇 第1之可撓性•封裝係由第1之可撓性基板1 1 2， 和配置於可撓性基板112之主表面上方的可撓性半導體 晶片1 4 2，和將可撓性半導體晶片1 4 2，和複數之第 1之金屬配線1 2 2 a ，…，1 2 2 j…各別電氣連接的 第1之連接金屬1 5 2 a，…，1 5 2 j ，…及封入於可 撓性基板1 1 2和可撓性半導體晶片1 4 2之間的第1之 封閉構件1 6 2所成。在此，可撓性基板1 1 2係由 P E T材所成。然後，做爲第1之金屬配線，將複數呈放 射狀延伸之鋁（A 1 )配線1 2 2 a，…，1 2 2 j_ ，… ，具有於可撓性基板1 1 2之主表面。第1之可撓性半導 體晶片係矽晶片1 4 2，圖示雖加以省略，於晶片之表面 周邊部，具有複數之第1之連接用接合墊。做爲第1之連 接金屬之金（Au)突起電極152a ，…，152j ， 經濟部智慧財產局員工消費合作社印製 …，係各電氣連接複數之第1之金屬配線1 2 2 a ，…， 12 2]，…和第1之可撓性半導體晶片1 4 2上之複數 之第1之連接用接合墊。即，於第1之A 1配線1 2 2 a 上配置第1之金（Au)突起電極152a ，於第1之 Α Γ配線1 2 2 j上配置第1之金（A u )突起電極 152j 。第1之A1配線122a和第1之矽晶片 1 4 2上所對應的連接接合墊則介由第1之金（A u )突 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） -27 - A7 460927 ___ ._B7___ 五、發明說明（25) (請先閱讀背面之注意事項秦4寫本頁) 起電極1 5 2 a ，構成第1之覆晶構造。然後，爲保護包 含此突起電極連接部分的第1之矽晶片1 4 2之表面，第 1之矽晶片1 4 2'之表面係經由第1之封閉構件1 6 2加 以封閉。 · 經濟部智慧財產局員工消費合作社印製 同樣地，第1之可撓性•封裝係由第2之可撓性基板 (PET基板）111，和配置於第2之可撓性基板 1 1 1之主表面上方的第2之可撓性半導體晶片1 4 1， 和將第2之可撓性半導體晶片141，和複數之第2之金 屬配線1 2 1 a，…，1 2 1 j…各別電氣連接的第2之 連接金屬1 5 1 a，…，1 5 1 j ，…及封入於第2之可 撓性基板1 1 1和第2之可撓性半導體晶片1 4 1之間的 第2之封閉構件1 6 1所成。於第2之可撓性基板1 1 1 形成複數之第2之金屬配線1 2 1 a ’…，1 2 1 j…。 此複數之第2之金屬配線1 2 1 a ，…，1 2 1 j…係各 電氣連接第1之可撓性•封裝之複數之金屬配線1 2 2 a ，…，1 2 2 j…。在此，第2之可撓性半導體晶片係矽 晶片1 4 1，令複數之第2之連接用接合墊具備於表面， 做爲第2之連接金屬之金（Au)突起電極1513’一 ，1 5 1 j ，….係各電氣連接第2之可撓性半導體晶片 1 4 1上之複數之第2之連接用接合墊，和複數之第2之 金屬配線1 2 1 a，…，1 2 1 j ，…構成第2之覆晶構 造。. 然後，第2之可撓性·封裝係將形成第2之A 1配線 配線1 2 1 a，…，1 2 1 j…的第2之可撓性基板 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-28 - 4 6 0 9 2 7 A7 ______B7__ 五、發明說明（26 ) 1 1 1，使第2之A 1配線位於外側地向下側彎折。同樣 地，第1之可撓性•封裝係將形成第1之A 1配線配線 1 2 2 a，…，1_ 2 2 j…的第1之可撓性基板1 1 1 ’ 使第1之A 1配線位於外側地向下側彎折。然後，將第1 之A1配線122a和第2之A1配線121a ，相互經 由導電性材料（導電性黏著材）6 0加以黏著，將第1之 A 1配線1 2 2 j和第2之A 1.配線1 2 1 j ，相互經由 導電性材料（導電性黏著材）6 0加以黏著。由此，可得 第1及第2之可撓性·封裝之相互間對應的A L配線間之 導通，可達成可撓性·封裝之多階堆積。 然後，第1之可撓性基板1 1 2之主表面的彎曲部分 之第1之A 1配線1 2 2 a和安裝基板2 1之安裝配線 2 2 a則介由導電性材料（導電性黏著材）6 0相互連接 ，構成有關於本發明之第2實施例的堆疊構造之堆疊構造 的安裝體。 經濟部智慧財產局員工消費合作社印製 有關本發明之第3實施例的可撓性•封裝係如圖 1 1 A之截面構造，爲具有束導線（安裝用導線）之型式 的可撓性·封裝。 具體而言，於如圖2 B所示之可撓性•封裝構造中， 置換做爲插入式選擇指之P E T基板f 1，使用聚醯亞胺 材所成可撓性基板（聚醯亞胺基板）7 0。於聚醯亞胺基 板7' 0之主表面形成束導線（銅箔）7 1 a，…，7 1 j …。聚醯亞胺基板7 0之厚度係例如4 0 m，束導線 7 1 a，…，7 1_ j…之厚度係例如1 5 // m。 本紙張尺度適用中國國家標準(CNS)A4規格（210 x297公釐）' ' 4 60927 A7 B7 五、發明說明（27 ) 又，束導線7 1 a，…，7 1 j…之一端則例如以 5 0em之極薄矽晶片1 4之Au突起電極1 5 a ，…， (請先閱讀背面之注意事項Ϊ寫本頁) 1 5 j ，…和覆晶構造加以連接，爲保護包含此連接部分 之矽晶片1 4表面，矽晶片1 4係經由A C F樹脂等之未 充滿孔1 6加以封閉。此連接部分之厚度係例如呈2 0 /z m。然後，束導線7 1 a，…，7 1 j…之另端的導線 端子7 7 a，…，7 7 j ，…係如圖1 1 A所示，於安裝 基板2 1主表面上之安裝用配線2 2 a，…，2 2 j ，… 以焊錫7 9 a，…，7 9 j ，…加以接合。 如此構造之可撓性·封裝之製造方法係於有關第1實 施例圖8 E至8 G所說明之各工程，代替帶狀之P E T基 板1 1，使用呈帶狀地複數個之聚醯亞胺基板70被周期 連接的基板。又，置換呈A1配線12a，…，12j ， …，使用銅箔之束導線7 1 a，…，7 1 j ，…之故，若 干工程有所不同。但是，其他之工程係以同樣之處理’於 插入式選擇指上進行矽晶片1 4之搭載。 聚醯亞胺基板7 0自周期性連接之連續帶，切割各封 1 經濟部智慧財產局員工消費合作社印製 裝之工程中，如圖1 1 B所示，於聚醯亞胺基板7 0和銅 箔（蛛束導線）7 1 a ，…，7 1 ]·，…之2層構造的聚 醯亞胺帶中，於不存在聚醯亞胺基板7 0之範圍’進行束 導線7 1 a，…，7 1 j ，…之切斷。經由此切斷，分離 各窠醯亞胺基板7 0，進行自連續帶之可撓性•封裝之切 落。與此同時切斷之束導線7 1 a，…，7 1 j ，…之端· 部呈實裝用地，彎曲呈所定角度，成形導線端子7 7 a ’ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -30 - 460927 A7 __ B7_____ 五、發明說明（28) …’ 7 7 j ，…。由此’呈單片切斷之可撓性•封裝之形 狀係經由插入式選擇指7 0，呈突出束導線7 1 a ，…， 7 1 j ，…的形狀。 將此束導線7 1 a ’…，7 1 j ，…之端部的導線端 子7 7 a，…，7 7 j ，…，於各對應之安裝基板2 1上 之配線2 2 a ，…，2 2 j…，使用焊錫7 9 a ，…， 7 9 j ，呈焊錫實裝（L· ◦ B :外導線接合），完成圖 1 1 A之構造之薄型安裝體。 於有關本發明之第3實施例的可撓性·封裝中，於插 入式選擇指7 0使用較耐熱溫度之高聚醯亞胺之故，令焊 錫回流（熱處理）爲前提的高溫實裝工程，於與第1實施 例同樣之封裝構造呈可能。然後，僅爲0 L B安裝工程時 ，可使用耐熱溫度1 5 0°C以下之PET基板。 又，將有關本發明之第3實施例的可撓性·•封裝多層 堆疊的堆疊構造之例，示於圖12。即，於主表面，於形 成複數之安裝配線22a，…，22j的安裝基板21之 上，將與圖1 1 b所示同樣之第1至第4之可撓性•封裝
I 經濟部智慧財產局員工消費合作社印製 ，以面向呈縱方向堆積4層。安裝基板2 1係例如由 P W B，F P C等所構成。安裝配線2 2 a，…，2 2 j ，…係形成厚1 8 //m〜2 2 y m之複數之放射狀之圖案 〇 '第1之可撓性•封裝係由第1之可撓性基板7 0 4， 和配置於可撓性基板7 0 4之主表面上方的可撓性半導體 晶片1 4 4，和將可撓性半導體晶片1 4 4 ’和複數之第 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） -31 _ 4 6092 7 A7 ____________B7__ 五、發明說明（29 ) (請先閱讀背面之注意事項f窵本頁) 1之金屬配線7 1 4 a，…，7 1 4 j…各別電氣連接的 第1之連接金屬154a，…，154 j ，…及封入於第 1之可撓性基板7 0 4和第1之可撓性半導體晶片1 4 4 之間的第1之封閉構件1 6 4所成。在此，第1之可撓性 基板7 0 4係由聚醯亞胺材所成。然後，做爲第1之金屬 配線，將複數呈放射狀延伸厚度1 5 之束導線（銅箔 )7 1 4 a ’…’ 7 1 4 j ，…，具有於可撓性基板 1 4 4之主表面，略省略了圖示，於晶片1 4 4之表面周 邊部，具有複數之第1之連接用接合墊。做爲第1之連接 金屬之金（A u )突起電極1 5 4 a ，…，1 5 4 j ，… ，係各電氣連接複數之第1之金屬配線7 1 4 a，…， 經濟部智慧財產局員工消費合作杜印製 7 1 4 j ，…和第1之可撓性半導體晶片1 4 4上之複數 之第1之連接用接合墊。即，於第1之束導線（銅箔） 714a上配置第1之金（Au)突起電極15 4a ，於 第1之束導線（銅箔）7 1 4 j上配置第1之金（A u ) 突起電極154j 。束導線（銅箔）714a和第1之矽 晶片1 4 4上所對應的連接接合墊則介由第1之金（A u )突起電極1 5 4 a ，第1之束導線（銅箔）7 1 4 j和 第1之矽晶片1 4 4上所對應的連接接合墊則介由第1之 金（Au)突起電極154 j ，構成第1之覆晶構造。然 後，爲保護包含此突起電極連接部分的第1之矽晶片 1 4‘ 4之表面，第1之矽晶片1 4 4之表面係經由第1之 封閉構件1 6 4加以封閉。 同樣地，第2之可撓性•封裝係由第2之可撓性基板 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 460927 A7 B7 五、發明說明（3〇) 7 0 3，和配置於可撓性基板7 0 3之主表面上方的第2 之可撓性半導體晶片1 4 3，和將第2之可撓性半導體晶 片1 4 3和複數之第2之金屬配線7 13 a，…， 7 1 3 j…各別電氣連接的第2之連接金屬1533，〜 ，1 5 3 j ，…及封入於第2之可撓性基板7 0 3和第2 之可撓性半導體晶片1 4 3之間的第2之封閉構件、1 6 3 所成。於第2之可撓性基板7 0 3之主表面形成複數之第 2之金屬配線7 1 3 a，…，7 1 3 j…。此複數之第2 之束導線（銅箔）7 1 3 a，…，7 1 3 j…係各電氣連 接第1之可撓性·封裝之複數之束導線（銅箔）714a ，…，7 1 4 j…。第2之可撓性半導體晶片係矽晶片 1 4 3，令複數之第2之連接用接合墊具備於表面。做爲 第2之連接金屬之金（Au)突起電極1 5 3 a ，…， 1 5 3 j ，….係各電氣連接第2之可撓性半導體晶片 1 4 3上之複數之第2之連接用接合墊，和複數之第2之 束導線（銅箔）713a，…，7 1 3 j ，…構成第2之 覆晶構造。 同樣地，第3之可撓性•封裝係於配置於第3束導線 7 1 2 a，...，7 1 2 j ，…主表面的第3之可撓性基板 聚醯亞胺基板）702上，配置第3之矽晶片142加以 構成。然後，於形成於此第3之可撓性基板（聚醯亞胺基 板）‘7 0 2之主表面的第3之束導線（銅箔）7 1 2 a上 ，配置第3之（Au)突起電極152a，…，第3之束 導線（銅箔）712 j上，配置第3之（Au)突起電極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -33 - 請 先 閱 讀 背 面 之 注 項 再 填 寫 本 頁 經濟部智慧財產局員工消費合作社印製 60927 A7 B7 五、發明說明（31 ) (請先閱讀背面之注意事項ί寫本頁) 152 j 。第3之束導線（銅箔）712a和第3之矽晶 片1 4 2上所對應之連接接合墊介由第3之（A u )突起 電極1 5 2 a加以連接，…，第3之A 1配線1 2 2 j和 第3之矽晶片1 4 2上所對應之連接接合墊介由第3之（ Au)突起電極152 j加以連接，而構成第3之覆晶構 造。然後，爲保護包含此突起電極連接部分之第3之矽晶 片1 4 3之表面，第3之矽晶片14 2之表面係經由第3 之未充滿孔162加以封閉。 第4之可撓性•封裝係於複數之呈放射狀延伸之束導 線1 2 1 a ，…，1 2 1 Γ…配置於主表面之聚醯亞胺材所 成之第4之可撓性基板7 0 1上，配置第4之矽晶片 1 4 1加以構成。然後，於形成於此第4之可撓性基板（ 聚醯亞胺基板）7 0 1之主表面的第4之束導線（銅箔） 711a上，配置第4之（Au)突起電極15 1a，… ，第4之束導線（銅箔）71 1 j上’配置第4之（Au )突起電極151j 。然後，第4之束導線711a和第 4之矽晶片1 4 1上所對應之連接接合墊介由第4之（ 經濟部智慧財產局員工消費合作社印製 A u )突起電極1 5 1 a加以連接’…，第4之束導線 7 1 1 j和第4之矽晶片1 4 1上所對應之連接接合墊介 由第4之（A u )突起電極1 5 1 j加以連接，而構成第 4之覆晶構造。然後’爲保護包含此突起電極連接部分之 第4'之矽晶片1 4 1之表面，第4之矽晶片1 4 1之表面 係經由第4之未充滿孔1 6 1加以封閉。 然後，第1、第2、第3及第4之可撓性·封裝之束 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-34 - 460927 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（32 ) 導線71 la、712a、713a及714a則集合於 安裝配線2 2 a地加以引導，經由焊錫7 9 a加以固定。 同樣地，第1、第2、第3及第4之可撓性•封裝之束導 線7 1 1 j 、7 1 2 j 、7 1 3 j及7 1 4 j則集合於安 裝配線2 2 j地加以引導，經由焊錫7 9 a加以固定，構 成4層之堆疊構造之安裝體。 圖1 3係有關本發明之第4實施例的可撓性·封裝及 使用此之安裝體的截面構造圖。有關本發明之第4實施例 的可撓性·封裝係由複數之呈放射狀延伸之束導線 1 2 1 a ，…，1 2 1 j…配置於主表面的P ET材所成， 於具有所定之曲率的曲面狀之可撓性基板1 1之上，配置 曲面狀之矽晶片1 4加以構成。然後，在於形成於此曲面 狀之可撓性基板（P E T基板）1 1之主表面的A 1配線 1 2 a上，配置（Au)突起電極1 5 a.··，於A 1配線 1 2 j上，配置（A u )突起電極1 5 j…。然後，A 1 配線1 2 a，1 2 j和矽晶片1 4上所對應之連接接合墊 ，則介由各（A u )突起電極1 5 a ，1 5 j加以連接的 覆晶構造。金（A u )突起電極1 5 a ，…，1 5 j·，…之 厚度係例如2 0 /< m。爲保護包含此突起電極部分的矽晶片 1 4之表面，矽晶片1 4之表面係經由未充滿孔1 6加以 封閉。做爲未充滿孔1 6，使用線膨脹係數α爲低（α = 0 / 1〜1 5 p p m / °C )之封閉黏著劑（A C F樹脂） 〇 於曲面狀之PWB，FPC等之安裝基板2 1之主表 請 先 閱' 讀 背 面 之-注 項 t 裝 訂 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐〉-35 - 460927 A7
五、發明說明（33 ) 面’配置呈複數之放射狀延伸之安裝配線2 2 a，...， 2 2 j ，…。然後曲面狀之可撓性基板1 1之主表面之 (請先閱讀背面之注意事項寫本頁) A 1配線1 2 a / 1 2 j和曲面狀之安裝基板2 1之安裝 配線2 2 a，2 2 ]·，則介由導電性黏著劑相互連接， A 1配線1 2 j和安裝配線2 2 j各介由導電性黏著劑相 互連接，構成有關本發明之第4實施例之安裝體。 圖1 3所示有關本發明之第4實施例的安裝體中，例 如可解釋將有關第1之實施例的可撓性•封裝，安裝於曲 面狀之安裝基板2 1上之例。即，以矽晶片1 4爲首，將 封裝之各構成材料之厚度呈極薄化之故，剛性爲低，將封 裝積極地加以彎曲，可達對於曲面之基板安裝。例如，可 將內藏堆積壓力感測器式溫度感測器等之矽晶片1 4的安 裝體，貼附於配管或電動機之曲面8 1。或於原子筆等之 筆軸部可安裝內藏堆積化指紋辨識電路的矽晶片1 4的安 裝體。更且，有關本發明之第4實施例的安裝體係使整體 之厚度極薄化，剛性爲低之故，適用於I C卡等之時，彎 曲I C卡時，亦不會導致破壞之故，在於實用上非常有效 1 〇 經濟部智慧財產局員工消費合作社印製 即，圖1 3所示曲面狀之安裝基板2 1係可解釋非經 '常性之形狀，做爲過渡之一形態存在之形式。 技術人員可經由此接受之揭示，在不違背此範圍下， 於此技術可進行種種的改變。 例如，於有關本發明之第1乃至第4實施例之可撓性 .封裝中，矽晶片14，141〜144係於可撓基板 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -36 - 4 6 0 9 27 A7 B7 五、發明說明（34) <請先閱讀背面之注意事項备故寫本頁) 11，11 1，112，70，701 〜704 之主表面 ，以覆晶構造加以構造。但是，矽晶片係不一定需於可撓 性基板之表面，以覆晶晶片構造加以搭載。 圖1 4 A係有關本發明之其他之實施例的可撓性•封 裝之截面構造圖。有關本發明之其他之實施例的可撓性· 封裝係於複數之呈放射狀延伸之鋁（A 1 )配線1 2 a， ...，1 2 j ，...配置於主表面上的基板1 1上，將形成半導 體積體電路之表面呈上方地，所謂以面向上狀態，配置矽. 晶片1 4加以構成。於矽晶片1 4之表面，形成金屬配線 或連接接合墊9 1 a，...，9 1 j ，…，9 1 k，…， 9 lm。又，貫通矽晶片1 4設置散熱孔，於此散熱孔之 內部，埋入連接用埋入金屬9 2 a ，…，9 2 j ，…。做爲 連接用埋入金屬9 2 a，...，9 2 j ，...係可使用鎢（W )
I 經濟部智慧財產局員工消費合作社印製 ，鈦（T i )，鉬（Μ 〇 )等之高融點金屬.，此等之矽石 (W S i 2，T i S i 2，Μ 〇 S i 2 )等。散熱孔係矽晶 片1 4爲薄之故，可簡單地加以開口。例如，於圖8 a至 圖8 c所示之切削工程之前，將較最終性之矽晶片1 4之 厚度爲深之凹部，經由R I E法等加以形昶時，於切削工 程終了時，自動地開口散熱孔。另一方面，於可撓性基板 1 1之主表面之A 1配線1 2 a ，1 2 j上，與第1實施 例同樣地，配置金（Au)突起電極15a，15j 。如 此地，金（A u )突起電極1 5 a，1 5 j和矽晶片1 4 之表面之連接接合墊9 1 a，9 1 j ，經由各連接用埋入 金屬92a，92j，相互連接。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 37 _ 4 S0927 經濟部智慧財產局員工消費合作社印製 A7 _____B7_______ 五、發明說明（35 ) 於圖1 4A中，連接用埋入金屬9 2 a，，9 2 j ，…和金（A u )突起電極1 5 a，...，1 5 j ’…做爲本 發明之連接金屬加以工作。然後，爲保護包含此突起連接 部分的矽晶片1 4之表面，矽晶片1 4之表面係經由未充 滿孔1 6加以封閉。矽晶片1 4爲薄之故，做爲埋入散熱 孔之內部的連接用埋入金屬9 2 a，...，9 2 j ，…’可使 用焊錫。 有關本發明之其他之實施例之可撓性·封裝係，如圖 1 4 B中，於可撓性基板1 1上，與圖1 4 A同樣地’以 面向上之狀態配置矽晶片。矽晶片1 4之表面中，形成金 屬配線或連接接合墊9 1 a，…，9 1 j ，〜，91k，〜 ，9 1 m，...。然後可撓性基板1 1之主表面之A 1配線 1 2 a ，1 2 j ，和接合墊9 1 a ，9 1 j則於矽晶片 1 4之側面，經由各焊錫9 5 a、9 5 j杷互連接。於圖 14b中，焊錫95a、95 j則做爲本發明之連接金屬 加以工作。矽晶片1 4爲薄之故，如此之焊錫9 5 a， 95j之連接爲可能的。 又，於有關本發明之第1乃至第4實施例之可撓性· 封裝中，例示了矽晶片1 4，1 4 1〜1 4 4，但爲鎵砷 (GaAs)晶片等之其他之半導體基板亦無妨。 如此地，本發明係包含在此未記載之各種實施例等。 因此，本發明之技術範圍係由以上之說明，以適當之申請 專利範圍加以限定者。 本紙張尺度適甩中國國家標準（CNS)A4規格（210 X 297公釐） -38 - I---I------裝 I I . -- - j (請先閱讀背面之注意事項wh^r本頁) -ίΒ -線·

Claims (1)

  1. 460927 Α8 Β8 C8 D8
    經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 附件2: 第89 1 00496號專利申請案 中文申請專利範圍修正本 民國90年8月修正 1、 一種可撓性封裝，其特徵係包含 於主面形成複數之金屬配線的司1重3^基板； 配置於前述板之上方，具有複數之連接用接 合墊的可撓性半導體晶片； 將前述複數之連接用接合墊，和前述複數之金屬配線 各別電氣連接的連接金屬； 和封入前述可撓性基板和前述可撓性半導體晶片間的 封閉構件。 2、 如申請專利範圍第1項之可撓性封裝，其中，前 述可撓性半導體晶片之厚度係1 0 〜15 0 。 3、 如申請專利範圍第2項之可撓性封裝，其中，前 述可撓性半導體晶片之厚度係3 0 〜1 〇 〇 。 4、 如申請專利範圍第2項之可撓性封裝，其中，前 述可撓性半導體晶片係矽晶片。 5、 如申請專利範圍第1項之可撓性封裝，其中，前 述可撓性半導體晶片係於前述可撓性基板之上方，以覆晶 晶片配置加以配置。 6、 如申請專利範圍第1項之可撓性封裝，其中，前 述可撓性基板係有機基板。 7、 如申請專利範圍第1項之可撓性封裝，其中，前 述可撓性半導體晶片之厚度係1 0 V m〜5 0以m。 本^張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 一 ^^1 1^1 n ,1-i ^^1 n n 1^1 In ^^1 HI 、一-eJn He ^^1 nn 1^1 ί rn - I— n^i —Ml ^^1 an ^^1 a t,cn (請先閲讀背面之注意事項再填寫本頁)” . 460927 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 _____D8 六、申請專利範圍 8、 如申請專利範圍第1項之可撓性封裝，其中，前 述封閉構件係以線膨脹係數α = 〇 . 〇 1〜3 0 p p m/ °C之材料度加以構成。 9、 如申請專利範圍第1項之可撓性封裝，其中，前 述封閉構件係以線膨脹係數α = 〇 . 1〜1 5 P P m / t： 之材料度加以構成。 1 0 '如申請專利範圍第1項之可撓性封裝，其中， 前述可撓性基板之金屬配線係做爲金屬薄膜所成束導線加 以配置。 1 1、如申請專利範圍第1項之可撓性封裝，其中， 與前述可撓性基板之金屬配線連接之連接金屬係高導電性 材料的突起電極。 1 2、一種¥^^組，其特徵係包含 於主表面形成複數之安裝配線的安裝基板； 將與各前述複數之安裝配線電氣連接的複數金屬配線 ，具備於主表面的«板 配置於前述可撓性基板之上方可撓性半導體晶片； 將前述複數之連接用接合墊，和前述複數之金屬配線 各別電氣連接的連接金屬； 和封入前述可撓性基板和前述可撓性半導體晶片間的 封閉構件。 1 3、如申請專利範圍第1 2項之半導體模組，其中 ，前述可撓性半導體晶片之厚度係10#m〜150//m 〇 本^張尺度適用中國國家標準（CNS > A4規格（210X297公釐） Τχ. n - I I 1· - ·Λ. I - - n n - - ^-------線-I I I I I - I (請先閲讀背面之注意事項再填寫本頁) d6〇927 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1 4、如申請專利範圍第1 2項之半導體模組，其中 ，前述可撓性半導體晶片係矽晶片。 1 5、如申請專利範圍第1 2項之半導體模組，其中 ’前述可撓性半導體晶片係於前述可撓性基板之上方，以 覆晶晶片配置加以配置。 1 6、如申請專利範圍第1 2項之半導體模組，其中 ’前述可撓性基板係有機基板。 1 7、如申請專利範圍第1 2項之半導體模組，其中 ’則述可燒性半導體晶片之厚度係1 〇 /zm〜5 Ο "πι。 1 8、如申請專利範圍第1 2項之半導體模組，其中 ’前述封閉構件係以線膨脹係數α == 0 . 0 1〜3 0 P P m / °C之材料度加以構成。 1 9、如申請專利範圍第1 2項之半導體模組，其中 ’前述可撓性基板之金屬配線係做爲金屬薄膜所成束導線 加以配置。 . 2 ◦、如申請專利範圍第1 2項之半導體模組，其中，前述 安裝基板係曲面狀之安裝基板。 2 1、一種多晶片模組，其特徵係包含 於主表面形成複數之安裝配線的安裝基板； 與各前述複數之安裝配線電氣連接之複數之第1之金 屬配線，具備於主表面之第1之可撓性基板； 將複數之第1之連接用接合墊具備於表面，配置於前 述第1之可撓性基板之前述主表面之上方的第1之可撓性 半導體晶片； 各紙張尺度逋用中國國家標準（CNS ) A4規格（210X29_7公釐） -3 Λ--V — 裝------訂-----線---：---- (請先閣讀背面之注項再填寫本頁)- - ' ' 460927 A8 Β8 C8 D8 六、申請專利範圍 和各電氣連接前述複數之第1之連接用接合墊，和前 述複數之第1之金屬配線的第1之連接金屬； (請先閲讀背面之注意事項再填寫本頁) 封入於前述第1之可撓性基板和前述第1之可撓性半 導體晶片間之第1之封閉構件’ 與各前述複數之第1之金屬配線電氣連接之複數之第 2之金屬配線’具備於主表面之第2之可撓性基板； 將複數之第2之連接用接合墊具備於表面，配置於前 述第2之可撓性基板之前述主表面之上方的第2之可撓性 半導體晶片； 和各電氣連接前述複數之第2之連接用接合墊，和前 述複數之第2之金屬配線的第2之連接金屬； 封入於前述第2之可撓性基板和前述第2之可撓性半 導體晶片間之第2之封閉構件， 經濟部智慧財產局員工消費合作社印製 2 2、如申請專利範圍第2 1項之多晶片模組，其中 ，前述第1之可撓性基板係於周邊部，前述第1之金屬配 線位於外側地加以彎曲，該彎曲之可撓性基板之部分之前 述第1之金屬配線，於前述安裝配線介由導電性材料加以 連接。 2 3、如申請專利範圍第2 1項之多晶片模組，其中 ，前述第2之可撓性基板係於周邊部，前述第2之金屬配 線位於外側地加以彎曲，該彎曲之可撓性基板之部分之前 述第2之金屬配線於前述第1之金屬配線介由導電性材料 加以連接。 2 4、如申請專利範圍第2 1項之多晶片模組’其中 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作杜印製 460927 A8 B8 C8 _ D8 六、申請專利範圍 ，前述複數之第1之金屬配線係由金屬薄膜所成複數之第 1之束導線所構成，前述複數之第2之金屬配線係由金屬 薄膜所成複數之第2之束導線所構成。 2 5、如申請專利範圍第2 4項之多晶片模組，其中 ’前述複數之第1及第2之束導線係於對應之一對間相互 電氣連接。 2 6、一種半導體模組之製造方法，其特徵係包含 (a )將半導體晶片呈1 〇 //rn〜1 5 0 之厚度 變薄之工程； (b)於安裝基板之主表面形成複數之安裝配線的工 程； (c )於可撓性基板之主表面形成複數之金屬配線之 工程； (d )於前述可撓性基板之前述主表面之上方搭載前 述半導體晶片之工程； 和（e )令前述複數之安裝配線和前述複數之金屬配 線各別定位相互加以電氣連接之工程。 2 7、如申請專利範圍第2 6項之半導體模組之製造 方法，其中，搭載前述半導體晶片之工程係於前述可撓性 基板之主表面上之晶片搭載範圍，將封閉構件選擇性地加 以堆積，於此封閉裝置搭載前述半導體晶片者。 2 8、如申請專利範圍第2 6項之半導體模組之製造 方法，其中，令前述安裝配線和金屬配線相互連接之工程 係更包含 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 7ζ~. " ------.---裝------訂------0 (請先閣讀背面之注意事項再填寫本頁)- - - ' 460927 A8 B8 C8 D8 六、申請專利範圍 (a )於前述複數之金屬配線間之前述可撓性基板之 露出部，設置第1之黏著劑層的工程； (b) 於前述複數之安裝配線間之前述安裝基板之露 出部設置第2之黏著劑層的工程； (c) 進行前述金屬配線和前述安裝配線之定位’於 前述可撓性基板和前述安裝基板間施加所定壓力，接合前 述第1和第2之黏著劑層的工程。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 r .^1 !t --- - - I —I- ...... —i— I- - —r- I - -- - - - -- - m I -- -I I . ........ !f I i 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 -
TW089100496A 1999-01-18 2000-01-13 Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device TW460927B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP968299 1999-01-18

Publications (1)

Publication Number Publication Date
TW460927B true TW460927B (en) 2001-10-21

Family

ID=11726989

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089100496A TW460927B (en) 1999-01-18 2000-01-13 Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device

Country Status (5)

Country Link
US (1) US6392143B1 (zh)
EP (1) EP1028463B1 (zh)
KR (1) KR20000071256A (zh)
DE (1) DE60040426D1 (zh)
TW (1) TW460927B (zh)

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786562B2 (en) * 1997-11-11 2010-08-31 Volkan Ozguz Stackable semiconductor chip layer comprising prefabricated trench interconnect vias
US20020180605A1 (en) * 1997-11-11 2002-12-05 Ozguz Volkan H. Wearable biomonitor with flexible thinned integrated circuit
TW484101B (en) * 1998-12-17 2002-04-21 Hitachi Ltd Semiconductor device and its manufacturing method
JP3581086B2 (ja) * 2000-09-07 2004-10-27 松下電器産業株式会社 半導体装置
US6917461B2 (en) * 2000-12-29 2005-07-12 Texas Instruments Incorporated Laminated package
DE10106836B4 (de) * 2001-02-14 2009-01-22 Infineon Technologies Ag Integrierte Schaltungsanordnung aus einem flächigen Substrat
DE10108081B4 (de) * 2001-02-20 2006-01-12 Infineon Technologies Ag Anordnung eines Halbleiterchips auf einem Substrat
JP4650822B2 (ja) * 2001-05-24 2011-03-16 パナソニック株式会社 フラットパネル型表示装置
JP2002353369A (ja) * 2001-05-28 2002-12-06 Sharp Corp 半導体パッケージおよびその製造方法
TW548860B (en) 2001-06-20 2003-08-21 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
AU2002365422A1 (en) * 2001-07-16 2003-09-02 Irvine Sensors Corporation Wearable biomonitor with flexible thinned integrated circuit
TW508987B (en) * 2001-07-27 2002-11-01 Phoenix Prec Technology Corp Method of forming electroplated solder on organic printed circuit board
JP3898077B2 (ja) * 2001-11-13 2007-03-28 株式会社フジクラ フレキシブルプリント配線板の製造方法
JP3832641B2 (ja) * 2001-12-14 2006-10-11 シャープ株式会社 半導体装置、積層型半導体装置及び半導体装置の製造方法
US7211103B2 (en) * 2002-04-11 2007-05-01 Second Sight Medical Products, Inc. Biocompatible bonding method and electronics package suitable for implantation
US7117588B2 (en) * 2002-04-23 2006-10-10 Ge Medical Systems Global Technology Company, Llc Method for assembling tiled detectors for ionizing radiation based image detection
KR100630588B1 (ko) * 2002-08-09 2006-10-04 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
DE10240446A1 (de) 2002-09-02 2004-03-18 Infineon Technologies Ag Sensormodul
US6654250B1 (en) * 2002-09-25 2003-11-25 International Business Machines Corporation Low-stress compressive heatsink structure
US20170052422A1 (en) * 2002-11-26 2017-02-23 E Ink Corporation Flexible electronic circuits and displays
JP2004327920A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置の製造方法、フレキシブル基板及び半導体装置
JP4819320B2 (ja) * 2003-05-28 2011-11-24 株式会社オクテック 半導体装置の製造方法
US7399274B1 (en) * 2003-08-19 2008-07-15 National Semiconductor Corporation Sensor configuration for a capsule endoscope
DE102004007690B3 (de) * 2004-02-16 2005-10-13 Infineon Technologies Ag Integrierte Schaltungsanordnung
US20050224967A1 (en) * 2004-04-01 2005-10-13 Brandenburg Scott D Microelectronic assembly with underchip optical window, and method for forming same
US6936501B1 (en) * 2004-04-05 2005-08-30 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
DE102004021633B4 (de) * 2004-05-03 2006-04-06 Infineon Technologies Ag Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger und Anordnung mit einem Halbleiterchip und einem Chipträger
JP2005346271A (ja) * 2004-06-01 2005-12-15 Fujitsu Ltd 指紋センサーパッケージ
JP2006108431A (ja) * 2004-10-06 2006-04-20 Sharp Corp 半導体装置
JP4400441B2 (ja) * 2004-12-14 2010-01-20 三菱電機株式会社 半導体装置
EP1732116B1 (en) * 2005-06-08 2017-02-01 Imec Methods for bonding and micro-electronic devices produced according to such methods
KR101011572B1 (ko) * 2005-10-18 2011-01-27 오쎈테크, 인코포레이티드 유연회로를 포함하는 핑거 센서 및 관련 방법
US8358816B2 (en) 2005-10-18 2013-01-22 Authentec, Inc. Thinned finger sensor and associated methods
US7244636B2 (en) * 2005-10-19 2007-07-17 Texas Instruments Incorporated Semiconductor assembly for improved device warpage and solder ball coplanarity
KR101003319B1 (ko) 2005-11-15 2010-12-22 닛본 덴끼 가부시끼가이샤 반도체 패키지, 전자 부품, 및 전자 기기
US20090002973A1 (en) * 2005-11-18 2009-01-01 Nec Corporation Mount Board and Electronic Device
US7633157B2 (en) * 2005-12-13 2009-12-15 Micron Technology, Inc. Microelectronic devices having a curved surface and methods for manufacturing the same
US20080054429A1 (en) * 2006-08-25 2008-03-06 Bolken Todd O Spacers for separating components of semiconductor device assemblies, semiconductor device assemblies and systems including spacers and methods of making spacers
DE102006044525B3 (de) * 2006-09-21 2008-01-31 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von gemeinsam bereitstellbaren flexiblen integrierten Schaltkreisen
US9847309B2 (en) * 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
JP5040920B2 (ja) * 2006-10-18 2012-10-03 日本電気株式会社 回路基板装置、および回路基板モジュール装置
US7511961B2 (en) * 2006-10-26 2009-03-31 Infineon Technologies Ag Base plate for a power semiconductor module
TW200828555A (en) * 2006-12-18 2008-07-01 Advanced Connection Tech Inc Package module for radio frequency identification chip
US20080157324A1 (en) * 2006-12-28 2008-07-03 Jia Miao Tang Stacked die package with die interconnects
US7858493B2 (en) * 2007-02-23 2010-12-28 Finisar Corporation Cleaving edge-emitting lasers from a wafer cell
JP4319229B2 (ja) * 2007-03-29 2009-08-26 シャープ株式会社 半導体装置
US7926173B2 (en) * 2007-07-05 2011-04-19 Occam Portfolio Llc Method of making a circuit assembly
KR101093653B1 (ko) * 2007-10-22 2011-12-15 가부시키가이샤 아무쿠루 면발광체 및 이것을 조립하여 이루어지는 내조식 간판
CN101431129B (zh) * 2007-11-05 2011-03-16 深圳市邦贝尔电子有限公司 大功率led封装固晶方法
FR2953287B1 (fr) * 2009-11-27 2017-07-21 Mc Aci Dispositif de mesure de grandeurs parietales
US8290319B2 (en) 2010-08-25 2012-10-16 Oracle America, Inc. Optical communication in a ramp-stack chip package
US8373280B2 (en) 2010-09-01 2013-02-12 Oracle America, Inc. Manufacturing fixture for a ramp-stack chip package using solder for coupling a ramp component
US8283766B2 (en) * 2010-09-02 2012-10-09 Oracle America, Inc Ramp-stack chip package with static bends
KR20120054371A (ko) * 2010-11-19 2012-05-30 에스케이하이닉스 주식회사 원통형 패키지, 이를 이용한 전자장치 및 그 제조방법
US8299596B2 (en) * 2010-12-14 2012-10-30 Stats Chippac Ltd. Integrated circuit packaging system with bump conductors and method of manufacture thereof
US9373666B2 (en) * 2011-02-25 2016-06-21 The Regents Of The University Of Michigan System and method of forming semiconductor devices
US20120229999A1 (en) * 2011-03-08 2012-09-13 Rafiqul Hussain Circuit board clamping mechanism
US9155881B2 (en) 2011-05-06 2015-10-13 Iridium Medical Technology Co, Ltd. Non-planar chip assembly
US8613135B2 (en) * 2011-05-06 2013-12-24 National Tsing Hua University Method for non-planar chip assembly
US8772920B2 (en) 2011-07-13 2014-07-08 Oracle International Corporation Interconnection and assembly of three-dimensional chip packages
GB2494223B (en) * 2012-03-02 2014-03-12 Novalia Ltd Circuit board assembly
US9082632B2 (en) 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
US20140233166A1 (en) * 2013-02-19 2014-08-21 Norman E. O'Shea Flexible powered cards and devices, and methods of manufacturing flexible powered cards and devices
US8884427B2 (en) * 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure
US20140374151A1 (en) * 2013-06-24 2014-12-25 Jia Lin Yap Wire bonding method for flexible substrates
US9252076B2 (en) * 2013-08-07 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US20170365569A1 (en) * 2013-12-02 2017-12-21 Smartrac Technology Gmbh Contact Bumps and Methods of Making Contact Bumps on Flexible Electronic Devices
KR20150070749A (ko) * 2013-12-17 2015-06-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US20150187681A1 (en) * 2013-12-26 2015-07-02 Ravi V. Mahajan Flexible microelectronic assembly and method
DE202014103821U1 (de) * 2014-07-09 2014-09-09 Carmen Diegel Flexible elektrische Leiterstruktur
KR102284652B1 (ko) 2014-08-28 2021-08-02 삼성전자 주식회사 반도체 패키지
US9795038B2 (en) * 2014-09-25 2017-10-17 Intel Corporation Electronic package design that facilitates shipping the electronic package
KR102511999B1 (ko) * 2014-12-31 2023-03-21 하나 마이크론(주) 전자 소자 및 이의 제조 방법
KR102401764B1 (ko) * 2014-12-31 2022-05-26 하나 마이크론(주) 전자 소자 및 이의 제조 방법
US20160240435A1 (en) * 2015-02-17 2016-08-18 Intel Corporation Microelectronic interconnect adaptor
KR102369089B1 (ko) * 2015-04-17 2022-03-02 삼성디스플레이 주식회사 가요성 표시 장치
WO2017090898A1 (ko) * 2015-11-26 2017-06-01 (주)파트론 센서 패키지 및 그 제조 방법
CN106920779B (zh) 2017-03-09 2019-09-06 三星半导体(中国)研究开发有限公司 柔性半导体封装件的组合结构及其运输方法
US11239126B2 (en) * 2017-03-31 2022-02-01 Intel Corporation Rod-based substrate with ringed interconnect layers
KR102404058B1 (ko) 2017-12-28 2022-05-31 삼성전자주식회사 반도체 패키지
DE102019202718B4 (de) 2019-02-28 2020-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dünnes Dual-Folienpackage und Verfahren zum Herstellen desselben
DE102019202720B4 (de) * 2019-02-28 2021-04-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dünnes Chip-Folienpackage für Halbleiter-Chips mit indirekter Kontaktierung und Verfahren zum Herstellen Desselben
DE102019202716B4 (de) 2019-02-28 2020-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Flex-folien-package mit coplanarer topologie für hochfrequenzsignale und verfahren zum herstellen eines derartigen flex-folien-packages
DE102019202721B4 (de) * 2019-02-28 2021-03-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. 3d-flexfolien-package
DE102019202715A1 (de) 2019-02-28 2020-09-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Folienbasiertes package mit distanzausgleich
CN114631183A (zh) * 2019-08-26 2022-06-14 艾克斯瑟乐普林特有限公司 可变刚度模块
US11694974B2 (en) * 2021-07-08 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die with warpage release layer structure in package and fabricating method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3339011A1 (de) * 1982-10-29 1984-05-30 Sharp K.K., Osaka Zelle fuer fluessigkristall-anzeige und verfahren zu ihrer herstellung
JPS62150728A (ja) 1985-12-25 1987-07-04 Hitachi Ltd テ−プキヤリアおよびそれを用いた半導体装置
US4977441A (en) * 1985-12-25 1990-12-11 Hitachi, Ltd. Semiconductor device and tape carrier
JPH03120746A (ja) 1989-10-03 1991-05-22 Matsushita Electric Ind Co Ltd 半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US5689136A (en) * 1993-08-04 1997-11-18 Hitachi, Ltd. Semiconductor device and fabrication method
US5563446A (en) * 1994-01-25 1996-10-08 Lsi Logic Corporation Surface mount peripheral leaded and ball grid array package
KR100209782B1 (ko) 1994-08-30 1999-07-15 가나이 쓰도무 반도체 장치
DE19542883C2 (de) 1995-02-02 2002-01-17 Fraunhofer Ges Forschung Chip-Gehäusung sowie Verfahren zur Herstellung einer Chip-Gehäusung
JP2944449B2 (ja) 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
KR100206893B1 (ko) 1996-03-11 1999-07-01 구본준 반도체 패키지 및 그 제조방법
JP3437369B2 (ja) 1996-03-19 2003-08-18 松下電器産業株式会社 チップキャリアおよびこれを用いた半導体装置
JP3828581B2 (ja) * 1996-12-26 2006-10-04 株式会社日立製作所 半導体装置及びその製造方法
JP3120746B2 (ja) 1997-01-20 2000-12-25 松下電器産業株式会社 コーヒー抽出器

Also Published As

Publication number Publication date
US6392143B1 (en) 2002-05-21
EP1028463A1 (en) 2000-08-16
KR20000071256A (ko) 2000-11-25
EP1028463B1 (en) 2008-10-08
DE60040426D1 (de) 2008-11-20

Similar Documents

Publication Publication Date Title
TW460927B (en) Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
JP4058642B2 (ja) 半導体装置
TWI279897B (en) Embedded semiconductor chip structure and method for fabricating the same
TW436997B (en) Ball grid array semiconductor package and method for making the same
US5866949A (en) Chip scale ball grid array for integrated circuit packaging
US7883993B2 (en) Semiconductor device with semiconductor chip and rewiring layer and method for producing the same
TWI352412B (en) Multi-chip package structure and method of fabrica
CN106169466A (zh) 半导体封装组件及其制造方法
TW200832655A (en) Package structure with circuit directly connected to chip
EP0948814A1 (en) Chip scale ball grid array for integrated circuit package
TW200421960A (en) Semiconductor device, and the manufacturing method of the same
JP3301355B2 (ja) 半導体装置、半導体装置用ｔａｂテープ及びその製造方法、並びに半導体装置の製造方法
TW200532823A (en) Circuit device
TW200913194A (en) Semiconductor package and manufacturing method thereof
TW200807588A (en) Semiconductor device, built-up type semiconductor device using the same, base substrate, and manufacturing method of semiconductor device
TW200300596A (en) Semiconductor device
TW200824067A (en) Stacked chip package structure and fabricating method thereof
JP4427535B2 (ja) 半導体装置の実装方法
JP3880762B2 (ja) 半導体装置
TWI651827B (zh) 無基板封裝結構
JP2011023709A (ja) 半導体装置及びその製造方法
TW201208035A (en) Multi-chip stacked assembly with ground connection of EMI shielding
JP2000067200A (ja) Ｉｃカード
WO2008069135A1 (ja) Ｉｃチップ実装パッケージ

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees