DE10108081B4 - Anordnung eines Halbleiterchips auf einem Substrat - Google Patents

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Abstract

Anordnung eines Halbleiterchips auf einem Substrat, bei der
– der Halbleiterchip (1) und das Substrat (7) Kontaktflächen (3) aus Metall aufweisen,
– der Halbleiterchip so zu dem Substrat hin ausgerichtet ist, dass einander zugeordnete Kontaktflächen des Halbleiterchips und des Substrates einander zugewandt sind,
– die einander zugeordneten Kontaktflächen elektrisch leitend miteinander verbunden sind und der Abstand (8) zwischen einer jeweiligen Kontaktfläche des Halbleiterchips und der damit verbundenen Kontaktfläche des Substrates weniger als 10 μm beträgt,
dadurch gekennzeichnet , dass
der Halbleiterchip (1) und das Substrat (7) einander gegenüberliegend angeordnete weitere Metallflächen (2) aufweisen, die einen größeren Flächeninhalt besitzen als eine jeweilige Kontaktfläche, und die einander zugeordneten Kontaktflächen und die weiteren Metallflächen (2) durch Diffusionslöten dauerhaft miteinander verbunden sind.

Description

  • Die vorliegende Erfindung betrifft eine Anordnung eines Halbleiterchips auf einem als Chipträger vorgesehenen Substrat.
  • Bei der Montage flexibler, d. h. bis auf weniger als 70 μm gedünnter Halbleiterchips auf einem Chipträger aus Folie kommt es beim Verbiegen des Folienträgers zu Scherspannungen. Die Größe dieser Scherspannungen hängt von den jeweiligen Dicken des Folienträgers, des Chips und einer in der Regel schichtartigen Verbindungslage zwischen dem Chip und dem Substrat ab. Deren Eigenschaften, insbesondere ihre Elastizitätsmodule, bestimmen die Größe der Scherspannungen, die selbstverständlich auch vom Krümmungsradius, d. h. von der Stärke der Verbiegung abhängen.
  • Bei einem bestimmten Krümmungsradius ist die Zugspannung in der konvexen Seite der Anordnung, bzw. die dazu korrespondierende Druckspannung in der konkaven Seite, um so größer, je dicker der gesamte Schichtaufbau ist. Diese Spannungen gefährden den Halbleiterchip, besonders, wenn er auf der Seite der auftretenden Zugspannung angeordnet ist; denn eine durch Verbiegen hervorgerufene Zugspannung hält das monokristalline Silizium des Chips besonders schlecht aus. Bei den herkömmlichen Verfahren zur Verbindung des Halbleiterchips mit dem Substrat beträgt die Dicke der Verbindungsschicht mehrere 10 μm, liegt also selbst im Bereich der Chip- und Substratdicken und erhöht damit maßgeblich die Scherspannung.
  • Dieses Problem kann teilweise behoben werden, indem die Dimensionen des Halbleiterchips begrenzt werden, Klebe- oder Vergussmassen zur Befestigung des Chips auf dem Chipträger aus organischem Material verwendet werden oder das Substrat durch eine ausreichende Dicke und eine geeignete Wahl des Materials versteift wird.
  • Bei der Montage eines Halbleiterchips auf einem Chipträger tritt außerdem das Problem auf, dass eine im Prinzip beliebige Anzahl von Anschlusskontakten direkt mit entsprechenden Kontakten auf dem Substrat verbunden werden müssen. Die Kontaktflächen des Substrates sind durch Metallflächen gebildet, die in einer entsprechend strukturierten Metallisierungsschicht auf der Oberfläche des Substrates gebildet sind. Im Zuge einer zunehmenden Miniaturisierung der Halbleiterchips werden die Kontaktflächen drastisch verkleinert, wobei auch die Abstände der Kontaktflächen untereinander erheblich reduziert werden. Bekannte Verfahren zur Flip-Chip-Montage erlauben es, die Abstände der Kontaktflächen auf bis zu 50 μm zu reduzieren, und benutzen dazu sogenannte Interposer, das heißt Zwischenlagen von typisch etwa 100 μm Dicke, um die thermomechanische Fehlanpassung zwischen dem Chip und dem Substrat zu überbrücken.
  • Die Grenze der Kontaktdichte, die mit den bekannten Verfahren erreichbar ist, resultiert aus der großen Höhe der Anordnungen. Diese Höhe wird für erforderlich gehalten, um die oben beschriebenen Scherspannungen abzubauen. Derartige Scherspannungen treten nicht nur infolge eines Verbiegens des Chipträgers auf, sondern auch aufgrund des unterschiedlichen thermischen Ausdehnungsverhaltens zwischen Substrat und Chip. Typischerweise wird ein Abstand zwischen dem Substrat und dem Chip von 100 μm nicht unterschritten. Da die für die Kontaktierung zwischen den Kontaktflächen und den Metallflächen des Chipträgers verwendeten Lotkugeln mit einem isotropen Prozeß erzeugt werden, können die Kontaktflächen auch nicht näher als 100 μm seitlich zueinander platziert werden.
  • In der US 5,001,542 ist eine elektrische Verbindung zwischen den Kontakten eines Halbleiterchips und eines Substrates mittels durch Druck deformierbarer elektrisch leitender Partikel mit einem Durchmesser vor der Verformung von 1μm bis 50μm beschrieben.
  • In der EP 1 028 463 A1 ist eine elektrische Verbindung zwischen den Kontakten eines flexiblen Halbleiterchips und eines flexiblen Substrates mit 20μm dicken Goldhöckern beschrieben.
  • In der EP 0 928 016 A1 ist eine elektrische Verbindung zwischen den Kontakten eines Halbleiterchips und eines Substrates mittels elektrisch leitender Partikel in einer Harzschicht beschrieben. Der Durchmesser der Partikel beträgt 5 μm.
  • In der EP 0 512 546 A1 ist eine elektrische Verbindung zwischen den Kontakten zweier Halbleiterchips mittels elektrisch leitender Partikel in einer Harzschicht beschrieben.
  • In der DE 43 23 799 A1 ist eine elektrische Verbindung zwischen den Kontakten eines Halbleiterchips und einer Schaltungsplatine beschrieben, bei der längs des Chiprandes ein alle Kontakte umschließendes, etwa 50μm hohes Wandelement aus Lötmetall vorhanden ist, das unter anderem der Aufnahme thermischer Spannungen dient.
  • Aufgabe der vorliegenden Erfindung ist es, anzugeben, wie ein Halbleiterchip auf einem Substrat als Chipträger montiert werden kann, so dass bei ausreichender Toleranz gegen Scherspannungen eine hohe Kontaktdichte erreicht werden kann.
  • Diese Aufgabe wird mit der Anordnung eines Halbleiterchips auf einem Substrat mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Bei der erfindungsgemäßen Anordnung sind die Kontaktflächen des Halbleiterchips und des Substrates einander gegenüberliegend angeordnet und elektrisch leitend miteinander verbunden, wobei der Abstand zwischen einer jeweiligen Kontaktfläche des Halbleiterchips und der damit verbundenen Kontaktfläche des Substrats weniger als 10 μm beträgt. Bei bevorzugten Ausführungsformen ist dieser Abstand nur höchstens halb so groß oder besser nur höchstens ein Viertel so groß. Ein typischer Abstand von 2 μm zwischen den Kontaktflächen bei gleichzeitig hoher Kontaktdichte kann durch das Verfahren der Diffusionslöttechnik (SOLID), die an sich bekannt ist, erreicht werden.
  • Die erfindungsgemäße Anordnung mit einem geringen Abstand zwischen einer jeweiligen Kontaktfläche des Halbleiterchips und der damit verbundenen Kontaktfläche des Substrates ist insbesondere vorteilhaft bei einer Verwendung eines dünnen, flexiblen Halbleiterchips auf einem flexiblen Substrat, wie zum Beispiel einer Folie. Aber auch bei starren Substraten bietet ein geringer Abstand zwischen dem Halbleiterchip und dem Substrat Vorteile. Es wurde in Versuchen nachgewiesen, dass eine ganzflächige Verbindung von Chip und Substrat zu einer zuverlässigen Kontaktierung führt, auch wenn der Abstand weniger als 10 μm beträgt und die Verbindungszone oder Verbindungsschicht aus einem Material besteht, das kein plastisches Fließen ermöglicht, wie z. B. die intermetallischen Phasen des Verbindungsmaterials, das beim Diffusionslöten eingesetzt wird.
  • Um eine ganzflächige Verbindung zusätzlich zu den Kontaktflächen zu erreichen, kann der Chip mit dem Substrat verklebt werden. Auf der Chipoberseite wird zusätzlich zu den metallischen Kontaktflächen zumindest eine weitere Metallfläche vorgesehen, die mit einer auf dem Substrat gegen überliegend angeordneten weiteren Metallfläche in demselben Verfahrensschritt verlötet wird, in dem auch die Kontaktflächen elektrisch leitend miteinander verbunden werden. Das geschieht durch das angegebene Verfahren des Diffusionslötens. Es werden so die elektrisch leitenden Verbindungen zwischen den Kontaktflächen auf dem Chip und auf dem Substrat hergestellt und gleichzeitig entsprechende Verbindungen zwischen den weiteren Metallflächen auf dem Substrat und dem Chip, die nur für die mechanische Verbindung vorgesehen sind.
  • Dabei kommt es auf einen ausreichend großen Flächenanteil an, in dem der Halbleiterchip und das Substrat miteinander verbunden sind. Bei hohen Kontaktdichten kann die Verbindungsfläche, die durch diejenigen Metallflächen gebildet wird, die für eine elektrische Verbindung vorgesehen sind, bereits genügen, so dass es nicht erforderlich ist, dass weitere, nur für die mechanische Verbindung vorgesehene Metallflächen vorhanden sind. Die seitlichen Abstände zwischen den Kontakten und gegebenenfalls den weiteren Metallflächen müssen klein sein, um eine zuverlässige und dauerhafte Verbindung zu erreichen; bei der erfindungsgemäßen Anordnung lassen sich wegen der geringen Schichtdicken der Kontakte und der Verbindungszone oder Verbindungsschicht minimale seitliche Abstände realisieren. Falls eine weitere Metallfläche zur mechanischen Verbindung vorhanden ist, kann diese weitere Metallfläche auch als elektrische Verbindung oder Kontakt vorgesehen sein.
  • Es folgt eine genauere Beschreibung von Beispielen der erfindungsgemäßen Anordnung, die weitere Metallflächen aufweisen, anhand der 1 bis 6.
  • Die 1 bis 3 zeigen verschiedene Ausgestaltungen für eine Anordnung der Kontaktflächen und Metallflächen auf der Chipoberseite.
  • Die 4 zeigt eine alternative Ausgestaltung der für eine Verbindung vorgesehenen Metallfläche.
  • Die 5 zeigt eine Oberseite eines Substrates, das mit Metallflächen zur Befestigung und Kontaktierung eines Chips versehen ist.
  • Die 6 zeigt eine Anordnung mit einem Chip und einem Substrat gemäß 5 im Querschnitt.
  • In 1 ist die Oberseite eines Chips 1 dargestellt, der mit Kontaktflächen 3 für einen elektrischen Anschluss sowie mit einer weiteren Metallfläche 2 für eine Verbindung mit dem Substrat versehen ist. Diese Metallflächen können aus einer Metallisierung strukturiert sein. Die Kontaktflächen 3 dienen dem elektrischen Anschluss des Chips mit den entsprechenden Kontaktflächen eines Substrats, auf das der Chip montiert wird. Das Substrat weist ebenfalls eine weitere Metallfläche auf, die der weiteren Metallfläche 2 des Chips gegenüberliegend angeordnet ist und für eine Verbindung damit vorgesehen ist. Diese Verbindung kann in demselben Verfahrensschritt hergestellt werden, in dem auch die elektrisch leitenden Verbindungen zwischen den Kontaktflächen 3 hergestellt werden. Dafür wird das erwähnte Diffusionslöten verwendet. In diesem Beispiel sind die Kontaktflächen 3 am Rand des Chips 1 angeordnet, während die Innenfläche der Chipoberseite großflächig mit der weiteren Metallfläche 2 versehen ist.
  • In 2 ist ein Beispiel gezeigt, bei dem auf der Oberseite eines Chips 1 die für elektrischen Anschluss vorgesehenen Kontaktflächen 3 in einem inneren Bereich der Oberseite angeordnet sind, während die weitere Metallfläche 2, die der mechanischen Verbindung zum Substrat dient, diese Kontaktflächen 3 nach Art eines längs des Randes umlaufenden Stützringes ausgebildet ist. In diesem Fall sind die Kontaktflächen 3 nicht frei von der Seite zugänglich und müssen gegen die weitere Metallfläche 2 isoliert angeschlossen werden. Das kann z. B. durch eine Flip-Chip-Montage auf einem Substrat mit ei ner gleichartigen Strukturierung einer auf der Oberseite angebrachten Metallisierung erfolgen.
  • In der 3 ist eine Möglichkeit angegeben, wie auch bei Kontaktflächen 3, die am Rand des Chips 1 angeordnet sind, die weitere Metallfläche 2, die der Verbindung des Chips mit einem Substrat dient, bis an den Rand der Chipoberseite ausgebildet werden kann. Die Kontaktflächen 3 sind hier in Ausnehmungen der weiteren Metallfläche 2 angeordnet. Zwischen den Kontaktflächen 3 ist die weitere Metallfläche 2 bis zum Rand der Chipoberseite ausgebildet.
  • Die weitere Metallfläche kann grundsätzlich in jeder beliebigen Form gestaltet sein. Statt einer rechteckigen Ausgestaltung wie in den 1 und 2 ist es sogar vorteilhaft, diese Metallfläche 2 entsprechend der 4 mit abgeschrägten Ecken auszubilden. Der eingezeichnete Abstand 4 beträgt typisch z. B. 100 μm. Statt dessen können die Ecken der weiteren Metallflächen auch abgerundet sein. Es können ebenso mehrere weitere Metallflächen vorhanden sein, die außerhalb der von den Kontaktflächen 3 eingenommenen Bereiche angeordnet sind.
  • In der 5 ist die Oberseite eines Substrates 7 dargestellt, auf der Kontaktflächen 3 und weitere Metallflächen 2 vorhanden sind und außerhalb der durch die Kontaktflächen und die weiteren Metallflächen eingenommenen Bereiche eine Füllschicht 5 vorhanden ist (Underfill), die vorzugsweise durch eine Vergussmasse oder Klebemasse aus einem elastischen oder zähen Polymerfilm gebildet ist. Durch diese Füllschicht 5 wird bewirkt, dass eine ganzflächige Verbindung zwischen dem Chip und dem Substrat hergestellt wird. Die Bereiche der dem Substrat zugewandten Oberfläche des Chips, auf denen sich keine Metallflächen befinden, können auf diese Weise mit dem Substrat verbunden werden oder statt dessen auch ohne mechanischen Kontakt zum Substrat frei zum Substrat verschiebbar bleiben.
  • Bei Erwärmung dehnt sich der Chip mit 2 bis 3 ppm/K aus, das Substrat aber mit 18 bis 20 ppm/K. Die resultierende Scherspannung belastet die punktuellen Kontaktflächen 3, wobei die Scherspannung eine Verformung der Lotkugeln bewirkt, die die Spannung aufnehmen. Eine ganzflächige Verklebung von Chip und Substrat durch ein Underfill mindert zusätzlich die Spannung. Im Fall kleiner Kontaktflächen ist die punktuelle Belastung der Anschlüsse aber noch größer und führt zum Abreißen der Metallisierungen von Chip oder Substrat. Die erfindungsgemäße Anordnung bietet daher einen praktikablen Ausweg, mit dem eine dauerhafte Verbindung eines Halbleiterchips mit einem Substrat auch bei Verwendung extrem kleiner und sehr dicht zueinander angeordneter Kontaktflächen möglich ist.
  • Die 6 zeigt die Anordnung mit einem Chip und einem Substrat entsprechend der 5 im Querschnitt. Der Chip 1 und das Substrat 7 sind durch die Lötverbindungen 6 zwischen den Kontaktflächen 3 und den weiteren Metallflächen 2 sowie mit der Füllschicht 5 dauerhaft miteinander verbunden. Die Lötverbindungen 6 definieren den Abstand 8 zwischen den miteinander verbundenen Kontaktflächen 3 bzw. weiteren Metallflächen 2.

Claims (5)

  1. Anordnung eines Halbleiterchips auf einem Substrat, bei der – der Halbleiterchip (1) und das Substrat (7) Kontaktflächen (3) aus Metall aufweisen, – der Halbleiterchip so zu dem Substrat hin ausgerichtet ist, dass einander zugeordnete Kontaktflächen des Halbleiterchips und des Substrates einander zugewandt sind, – die einander zugeordneten Kontaktflächen elektrisch leitend miteinander verbunden sind und der Abstand (8) zwischen einer jeweiligen Kontaktfläche des Halbleiterchips und der damit verbundenen Kontaktfläche des Substrates weniger als 10 μm beträgt, dadurch gekennzeichnet , dass der Halbleiterchip (1) und das Substrat (7) einander gegenüberliegend angeordnete weitere Metallflächen (2) aufweisen, die einen größeren Flächeninhalt besitzen als eine jeweilige Kontaktfläche, und die einander zugeordneten Kontaktflächen und die weiteren Metallflächen (2) durch Diffusionslöten dauerhaft miteinander verbunden sind.
  2. Anordnung nach Anspruch 1, bei der der Abstand zwischen einer jeweiligen Kontaktfläche des Halbleiterchips und der damit verbundenen Kontaktfläche des Substrates weniger als 5 μm beträgt.
  3. Anordnung nach Anspruch 1, bei der der Abstand zwischen einer jeweiligen Kontaktfläche des Halbleiterchips und der damit verbundenen Kontaktfläche des Substrates weniger als 2,5 μm beträgt.
  4. Anordnung nach einem der Ansprüche 1 bis 3, bei der das Substrat (7) eine Folie ist.
  5. Anordnung nach einem der Ansprüche 1 bis 4, bei der zwischen dem Halbleiterchip und dem Substrat außerhalb der durch die Kontaktflächen (3) und die weiteren Metallflächen (2) eingenommenen Bereiche eine Füllschicht (5) vorhanden ist.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004046699A1 (de) * 2004-09-24 2006-04-13 Infineon Technologies Ag Anordnung zum Verbinden von Kontaktflächen durch eine sich verfestigende Flüssigkeit
DE102004055677A1 (de) * 2004-11-18 2006-06-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Chipträgerverbund und Verfahren zum Herstellen eines Chipträgerverbunds
DE102005026243B4 (de) 2005-06-07 2018-04-05 Snaptrack, Inc. Elektrisches Bauelement und Herstellungsverfahren
JP7166818B2 (ja) 2018-07-13 2022-11-08 スタンレー電気株式会社 光半導体素子

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001542A (en) * 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
EP0512546A1 (de) * 1991-05-07 1992-11-11 Nec Corporation Anisotropleitendes Material und Verfahren zum Anschliessen integrierter Schaltkreise unter dessen Verwendung
DE4323799A1 (de) * 1992-07-15 1994-01-20 Toshiba Kawasaki Kk Halbleiteranordnung und Verfahren zu ihrer Herstellung
EP0928016A1 (de) * 1997-07-17 1999-07-07 Rohm Co., Ltd. Herstellungsverfahren für halbleiterschreiben, halbleiterbauelemente und chipkarten
EP1028463A1 (de) * 1999-01-18 2000-08-16 Kabushiki Kaisha Toshiba Flexibles Gehäuse mit sehr dünnem Halbleiterchip, Modul und Multichip-Modul aus dem Gehäuse zusammengebaut und Herstellungsverfahren

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5205032A (en) * 1990-09-28 1993-04-27 Kabushiki Kaisha Toshiba Electronic parts mounting apparatus
US5578874A (en) * 1994-06-14 1996-11-26 Hughes Aircraft Company Hermetically self-sealing flip chip
US5897341A (en) * 1998-07-02 1999-04-27 Fujitsu Limited Diffusion bonded interconnect
DE19907276C2 (de) * 1999-02-20 2001-12-06 Bosch Gmbh Robert Verfahren zur Herstellung einer Lötverbindung zwischen einem elektrischen Bauelement und einem Trägersubstrat

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001542A (en) * 1988-12-05 1991-03-19 Hitachi Chemical Company Composition for circuit connection, method for connection using the same, and connected structure of semiconductor chips
EP0512546A1 (de) * 1991-05-07 1992-11-11 Nec Corporation Anisotropleitendes Material und Verfahren zum Anschliessen integrierter Schaltkreise unter dessen Verwendung
DE4323799A1 (de) * 1992-07-15 1994-01-20 Toshiba Kawasaki Kk Halbleiteranordnung und Verfahren zu ihrer Herstellung
EP0928016A1 (de) * 1997-07-17 1999-07-07 Rohm Co., Ltd. Herstellungsverfahren für halbleiterschreiben, halbleiterbauelemente und chipkarten
EP1028463A1 (de) * 1999-01-18 2000-08-16 Kabushiki Kaisha Toshiba Flexibles Gehäuse mit sehr dünnem Halbleiterchip, Modul und Multichip-Modul aus dem Gehäuse zusammengebaut und Herstellungsverfahren

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