TW452869B - Method of forming gate electrode in semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 229920005591 polysilicon Polymers 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 39
- 230000004888 barrier function Effects 0.000 claims abstract description 36
- 239000003870 refractory metal Substances 0.000 claims abstract description 24
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 150000002500 ions Chemical class 0.000 claims abstract description 9
- -1 LDD ions Chemical class 0.000 claims abstract description 7
- 238000001039 wet etching Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 238000010405 reoxidation reaction Methods 0.000 claims description 20
- 229910052721 tungsten Inorganic materials 0.000 claims description 16
- 239000010937 tungsten Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000004575 stone Substances 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 abstract 1
- 235000011007 phosphoric acid Nutrition 0.000 abstract 1
- 230000009466 transformation Effects 0.000 abstract 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000047703 Nonion Species 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 201000010099 disease Diseases 0.000 description 1
- 208000037265 diseases, disorders, signs and symptoms Diseases 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002309 gasification Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
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Description
五、發明說明（1) 《發明之範圍》 本發明係關於一種製造半導體元件之方法，尤其是關 於一種以一堆積結構形成閘電極的方法，該堆積結構内形 成有一耐火金屬於半導體元件的聚矽層上。 《發明之背景》 由於製造半導體元件的高積體化時閘電極的電阻乃一 重要因素，閘電極係形成堆積構造其中有一而t火金屬層如 同鎢（W )層形成於聚矽層上，用以減低閘電極的電阻率。 同樣有一障隔金屬層形成於聚矽層與鎢層間來防止在兩者 間的擴散，障隔金屬層係形成氮化鈦（T i N )層或氮化鎢 (WN)層。 茲參照第1圖來解說以傳統技術形成具有堆積結構的 閘電極的形成方法。 參照第1圖，在一半導體基板上依序形成一閘電極層 1 1，一滲雜聚矽層1 2，一障隔金屬層1 3及一 W層1 4。然後 以光#刻法與#刻法過程形成一硬光罩於W層上。硬光罩 係由一絕緣層形成。此同時用做防止金屬層反射之用並且 形成自行對準式接觸。W層1 4，障隔金屬層1 3及聚矽層1 2 隨即被蝕刻而形成一閘電極1 0 0。 然後，為了去除蝕刻過程所造成傷害，進行一再氧化 過程以形成一再氧化層1 6於閘電極1 0 0的側壁上以恢復閘 絕緣層1 1的可靠性。 在再氧化過程中，由於其氣化速度快，W層1 4的體積 會膨脹，以致有一鎢氧化物（WOJ層2 0 0形成於閘電極100
452869 五、發明說明（2) 的側壁上， 因此注入離 率亦增加以 《發明之 於是本 成一閘電極 例如鶴 為. 體基板 層。犧 牲層圖 圖型的 層兩惻 氧化層 基板内 刻以致 的氧 了解 上依 牲層 型與 側壁 的基 的側 。隨 曝露 如第1圖所示者 子來形成源極與 致招來元件可靠 總論》 發明的一個目的 之方法，其可在 化來解決傳統技 決上揭問題，依 序形成一閘絕緣 與聚矽層隨即蝕 聚矽圖型D其次 上形成一再氧化 板内。一絕緣層 壁上。然後注入 即形成一中間絕 ，藉以轉換閘電極1 〇 〇的形態。 汲極就有困難，閘電極的電阻 性.的降低。 在提供 再氧化 病1的問 照本發 層，一 刻成為 ，將基 層，而 的隔板 高濃度 緣層於 犧牲層圖型的表面。曝 去除以形成一壕溝，且形成一障隔 次形成一耐火金屬層藉以充填其上 溝，而用以形成具有聚矽圖型，障 閘電極。 在第 一種於半導體元件中形 過程中藉阻止耐火金屬 題。 明第一實施例，在半導 滲雜聚矽層及一犧牲 閘電極形狀以形成一犧 板予以再氧化而在聚矽 注入LDD離子於再氧化 形成於犧牲層圊型與再 不純離子於隔板兩側的 整個基板上而且予以蝕 露的犧牲層圖型隨即被 金屬層於壕溝表面。其 形成有障隔金屬層的壕 隔金屬層及耐火金屬的 實施例中，以矽氮化物層形成厚度5 0 0至1，5 0 0 。犧牲層圖型係用h3po4以濕蝕刻法選擇性的去 人的犧牲層 除。 尤有進者，依照第二實施例，有一閘絕緣層與一滲雜
第8頁 452869 五、發明說明（3) 聚矽層依序形成於半導體基板上。然後聚矽層蝕刻成閘電 極的形成以形成一聚矽圖型。其次，將基板予以再氧化而 在聚矽圖型的側壁上形成一再氧化層。然後注入LDD離子 於再氧化層兩側的基板内，而形成一絕緣層的隔板於再氧 化層的側壁上。然後注入高濃度不純離子於隔板兩側。此 後形成一中間絕緣層於整個基板上而且經蝕刻而曝露聚矽 圖型。經曝露的聚矽圖型隨即被部分蝕刻而成一選定的厚 度以形成一壕溝，而且形成一障隔金屬層於壕溝的表面 上=其次，形成一耐火金屬層藉以充填其上形成有障隔金 屬層的壕溝來形成一包含有聚梦圖型，障隔金屬層及财火 金屬的閘電極。 在第二實施例中，聚矽層形成的厚度有5 0 0至3, 0 0 0 A 而聚矽圖型係以乾蝕刻或濕蝕刻法完成厚度2 0 0至1，0 0 0 A 〇 本發明除此之外的目的，優點及特徵將在下揭描述 中分別提出，那些熟習此項技術人士可從試驗或實行而瞭 解本發明。本發明的目的與優點可從後列申請專利範圍各 項目之啟示與結合而得以實現。 《圖式之簡單說明》 第1圖為說明傳統技術在半導體元件中形成閘電極之 方法的剖面圖； 第2 A至2 Η圖為說明依照本發明第一實施例在半導體元 件中形成閘電極之方法的剖面圖； 第3Α至3F圖為說明依照本發明第二實施例在半導體元
452869 五、發明說明（4) 件中形成閘電極之方法的剖面圖。 《圖式中元件名稱與符號對照》 21 閘 絕緣 層 20 ： 半導體基板 22 :滲雜聚矽 層 23 氮 化矽 層 23a :氮化矽圖型 22a :聚矽圖型 24 再 氧化 層 25 ： 隔板 26 中間絕緣 層 27 壕 溝 28 ： 障隔金屬層 29 鶴層 300 :閘電極 41 ： 閘絕緣層 40 半導體基 板 42 滲 雜聚 矽 層 42a :聚矽圖型 43 再氧化層 44 隔 板 4 5 ·· 中間絕緣層 46 壕溝 47 障 隔金 屬 層 48 ： 鎢層 400 :閘電極 《較佳具體實施例之詳細描述》 下文中將參照附圖詳細說明本發明之較佳具體實施 例。 首先，參照第2A至2H圖來解說本發明第一實施例的在 半導體元件中形成閘電極之方法。 參照第2 A圖，以加熱氧化過程形成一閘絕緣層2 1於半 導體基板2 0上。然後形成一滲雜聚矽層2 2於閘絕緣層2 1 上，其厚度為500至1，500A ，及形成一氮化矽層23於其上 做為犧牲層。最好氮化矽層2 3形成的厚度為5 0 0至1，5 0 0 A 〇 參照第2 B圖，一閘電極的光阻圖型（未圖示）以光蝕刻 法形成於氮化矽層2 3上。然後用光阻圖型做為蝕刻光罩藉 蝕刻過程蝕刻氮化矽層2 3與聚矽層2 2來形成一氮化矽圖型 2 3 a與一聚矽圖型2 2 a。隨即以習知方法去除光阻圖型。此
第10頁 452869 五、發明說明（5) 後為了去除蝕刻過程所造成的傷害，進行一再氧化過程在 聚矽圖型22a的側壁上形成一再氧化層24且恢復閘絕緣層 21的可靠性，如第2C圊所示。最好再氧化層24形成的厚度 為1 0至3 0 〇 A。LDD (輕微滲雜的汲極）離子隨即被注入於再 氧化層24兩側的基板20内以形成LDD區域（未圖示）。 參照第2 D圖’沈積一絕緣層於整個基板上而藉殼層蝕 刻法蝕刻以形成一隔板2 5於氮化矽圖型2 3 a與再氧化層2 4 的側壁上。例如’絕緣層由一氧化物層，一氮化物層，及 一氧化物層與氮化物層的堆積層中擇一形成。其次，注入 高濃度滲雜離子於隔板2 5兩側的基板2 〇内以形成源極與汲 極區域（未圖示）。 參照第2 E圖’形成一中間絕緣層2 6於整個基板上。最 好中間絕緣層2 6係用一氧化矽層以化學蒸汽沈積（CVD)法 形成厚度3,000至5,000A 。如第2F圖所示，中間絕緣層26 係以化學機械研磨（CMP)法蝕刻藉以曝露氮化矽圖型23a。 參照第2G圖’經曝露的氮化矽圖型23a用Η3Ρ04以濕蝕刻法 選擇性的去除以形成一壕溝2 7來曝露聚矽圖型2 2a。 參照第2H圖，形成一厚度1〇至5〇〇A的障隔金屬層28 於壕溝27表面上《最好障隔金屬層28係以一氮化鎢層或一 氮化缺層形成。做為耐火金屬層的鎢層2 9隨即形成於整個 基板上藉以充填其上形成有障隔金屬層28的壕溝27。最好 鑛層29形成的厚度為1，0 0 0〜3, 0 0 0 A。其次，以CMP法蝕 刻嫣層29以曝露中間絕緣層26的表面藉此形成一包含有聚 砂圖型22a’障隔金屬層28及鎢層29的閘電極3〇〇。另一方
第11頁 4 5 2 ί 3
面，鎢層2 9可藉選擇性沈澱方法， 又可用一矽化物層來代替耐火金屬層不用CMP法來形成。 依據第一實施例’藉使用例， 完成再氧化後形成鎮層，即可避务=化發層等犧牲層，在 電極的轉換。 *鶴層的氧化而引起閘 其次，參照第3 A至3 F圖 的在半導體元件令形成閘電 參照第3 A圖，在半導體 一滲雜聚矽層4 2形成於其上 照第3B圖，在聚矽層42上形 矽層4 2隨即用光阻圖型做為 一聚矽圖型42a。 來解說依照本發明第二實施例 極的方法。 基板4 0上形成一閘絕緣層4 1而 ’其厚度為500至3,0 00 A。參 成一光阻圖型（未標示）。此聚 蝕刻光罩而施以蝕刻藉此形成 其次’以習知方法去除光阻圖型。為了去除蝕刻過程 造成的傷害’隨即進行再氧化過程以形成一再氧化層43於 聚石夕圖型42a的側壁上而恢復閘絕緣層4 1的可靠性，如第、 3C圖所示。最好再氧化層形成的厚度為1〇至3〇〇 a。此後 LD D (輕微滲雜汲極）離子被注入於再氧化層4 3兩側之基板 40内來形成LDD區域（未圖示）。 參照第3D圖’有一絕緣層形成於整個基板上而以外殼 银刻法蝕刻來形成隔板44於再氧化層43的側壁上。例如， 此絕緣層係由一氧化物層’一氮化物層及氧化物層與氛化 物層的堆積層擇一來形成。其次’注入高濃度的不^離子 於隔板4 4兩側的基板4 0内來形成源極與没極區域（未圖 示）。一中間絕緣層4 5隨即形成於整個基板上。最好中間
第12頁 4 528 五、發明說明（7) 絕緣層4 5用一氧化矽層以CVD法形成厚度3, 0 0 0至5，0 0 0 A 。此後中間絕緣層4 5藉C Μ P法蝕刻以曝露聚矽圖型4 2 a。 參照第3E圖，已曝露的聚矽圖型42a被部分蝕刻而成 一選定的厚度，最好是以乾蝕刻或濕蝕刻法成2 0 0至1，0 0 0 A的厚度而形成一壕溝46。 參照第3F圖，在壕溝4 6的表面上形成一厚度1 0至5 0 0 A的障隔金屬層47。最好此障隔金屬層47係由一氣化鎮層 或一氮化鈦層所形成。做為耐火金屬的鎢層4 8隨即形成於 整個基板上藉此充填在其上形成有障隔金屬層47的壕溝 46。最好鎢層48形成的厚度為1，000至3,000A。其次，以 CMP法蝕刻鎢層4 8來曝露中間絕緣層4 5表面，藉此形成一 包含有聚矽圖型42a，障隔金屬層47及鎢層48的閘電極 400。另一方面，鎢層48可藉選擇性沈積方法形成，而不 必施行CMP。此外，可用一矽化物層來代替耐火金屬層。 依照第二實施例，藉部分蝕刻聚矽層而不用附加的犧 牲層，鎢層係在再氧化完成後形成，因此可避免因鎢層的 氧化而引起閘電極的轉換。 依照本發明，鎢層的氧化可受阻於再氧化過程，藉以 避免閘電極之轉換。因此，為了形成源極與汲極而注入離 子，遂易實施。此外，閘電極的電阻率減小，藉可改善元 件可靠性。 綜上所述，僅為本發明之較佳實施例，並非用來限定 本發明實施之範圍。即凡依本發明申請專利範圍所做之同 等變更與修飾，應皆為本發明專利範圍所涵蓋。
第13頁
Claims (1)
- 4 5286 六、申請專利範圍 1. 一種在半導體元件中形成閘電極之方法，包含的步 驟為： 依序形成一閘絕緣層’一滲雜聚石夕層及一犧牲層於一 半導體基板上； 蝕刻該犧牲層及該聚矽層成為閘電極的形狀而形成一 犧牲圖型及一聚矽圖型； 再氧化該基板以形成一再氧化層於該聚矽圖型側壁 上； 注入LDD離子於該再氧化層兩側的基板内； 形成一絕緣層的隔板於該犧牲圖型與該再氧化層側壁 上； 注入高濃度不純離子於該隔板兩側的基板内； 形成一中間絕緣層於整個基板上； 蝕刻該中間絕緣層以曝露該犧牲圖型的表面； 去除已曝露的犧牲圖型來形成一壕溝； 形成一障隔金屬層於該壕溝的表面上；及 形成一耐火金屬層以充填其上形成有該障隔金屬層的 該壕溝，藉以形成一具有該聚矽圖型，該障隔金屬層及該 耐火金屬的閘電極。 2. 如申請專利範圍第1項之方法，其中所述犧牲層係 由一氣化石夕層形成。 3. 如申請專利範圍第2項之方法，其中所述犧牲層形 成的厚度為500至1，500A 。 4. 如申請專利範圍第2項之方法，其中所述犧牲圖型第14頁 4 5286 9 六、申請專利範圍 係藉使用h3po4以濕蝕刻法選擇性地去除。 5. 如申請專利範圍第1項之方法，其中所述聚矽層形 成的厚度為500至1,500A 。 6. 如申請專利範圍第1項之方法，其中所述再氧化層 形成的厚度為10至300A 。 7. 如申請專利範圍第1項之方法，其中所述障隔金屬 層係由一氮化鎢層或一氮化鈦層所形成。 8. 如申請專利範圍第7項之方法，其中所述障隔金屬 層形成的厚度為10至500A 。 9. 如申請專利範圍第1項之方法，其中所述耐火金屬 層係由一鏑r層所形成。 10. 如申請專利範圍第9項之方法，其中所述耐火金屬 層之形成係以沈積該耐火金屬於整個基板上藉以充填其上 形成有該障隔金屬層的壕溝而且藉触刻該时火金屬屠而曝 露該中間絕緣層表面。 1 1.如申請專利範圍第9項之方法，其中所述耐火金屬 層係以一選擇性沈積法形成者。 1 2. —種在半導體元件中形成閘電極之方浅^，包含的 步驟為： 依序形成一閘絕緣層及一滲雜聚矽層於一半導體基板 上； 蝕刻該聚矽層成為一閘電極之形狀而形成一聚矽圖 型； 再氧化該基板以形成一再氧化層於該聚矽圖型側壁第15頁 4 5286 六、申請專利範圍 上； 注入LDD離子於該再氧化層兩側的基板内； 形成一絕緣層的隔板於該再氧化層側壁上； 注入高濃度不純離子於該隔板兩側的基板内； 形成一中間絕緣層於整個基板上； 蝕刻該中間絕緣層以曝露該聚矽圖型； 蝕刻部分已曝露的聚矽圖型成一選定厚度來形成一壕 溝； 形成一障隔金屬層於該壕溝的表面上：及 形成一耐火金屬層以充填其上形成有該障隔金屬層的 該壕溝，以形成一具有該聚矽圖型，該障隔金屬層及該耐 火金屬的閘電極。 1 3.如申請專利範圍第1 2項之方法，其中所述聚矽層 形成的厚度為500至3,000A 。 1 4.如申請專利範圍第1 3項之方法，其中所述聚矽圖 型的蝕刻步驟係以乾蝕刻或濕蝕刻施行。 1 5.如申請專利範圍第1 4項之方法，其中所述聚矽圖 型係蝕刻成厚度2 0 0至1, 0 0 0 A 。 1 6.如申請專利範圍第1 2項之方法，其中所述再氧化 層形成的厚度為10至300A 。 1 7.如申請專利範圍第1 2項之方法，其中所述障隔金 屬層係由一氮化鎮層或一氮化鈦層所形成。 1 8.如申請專利範圍第1 7項之方法，其中所述障隔金 屬層形成的厚度為10至500A 。第16頁 4 5 2 81 六、申請專利範圍 1 9.如申請專利範圍第1 2項之方法，其中所述耐火金 屬層係由一鶴層所形成。 2 0.如申請專利範圍第1 9項之方法，其t所述耐火金 屬層之形成係以沈積該耐火金屬於整個基板上藉以充填其 上形成有該障隔金屬層的壕溝而且藉蝕刻該耐火金屬層以 曝露該中間絕緣層表面。 2 1.如申請專利範圍第1 9項之方法，其中所述耐火金 屬層係以一選擇性沈積法形成者。第17頁
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055660A KR100286773B1 (ko) | 1998-12-17 | 1998-12-17 | 반도체 소자의 제조방법 |
| KR10-1998-0056803A KR100406590B1 (ko) | 1998-12-21 | 1998-12-21 | 반도체 소자의 게이트 전극 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW452869B true TW452869B (en) | 2001-09-01 |
Family
ID=26634444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW088119191A TW452869B (en) | 1998-12-17 | 1999-11-04 | Method of forming gate electrode in semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020001935A1 (zh) |
| JP (1) | JP2000183347A (zh) |
| TW (1) | TW452869B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112420518A (zh) * | 2020-11-25 | 2021-02-26 | 华虹半导体(无锡)有限公司 | Cis器件的多晶硅栅形成方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372642B1 (ko) * | 2000-06-29 | 2003-02-17 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 제조방법 |
| KR100585011B1 (ko) * | 2000-06-30 | 2006-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트전극 형성 방법 |
| KR100646984B1 (ko) * | 2000-06-30 | 2006-11-17 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2002151686A (ja) * | 2000-11-15 | 2002-05-24 | Nec Corp | 半導体装置およびその製造方法 |
| KR20020056285A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 게이트 제조방법 |
| KR100431989B1 (ko) * | 2001-06-26 | 2004-05-22 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트전극 형성방법 |
| KR20040056839A (ko) * | 2002-12-24 | 2004-07-01 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100713326B1 (ko) | 2002-12-30 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 극 미세 트랜지스터 제작방법 |
| KR100559040B1 (ko) * | 2004-03-22 | 2006-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7135346B2 (en) * | 2004-07-29 | 2006-11-14 | International Business Machines Corporation | Structure for monitoring semiconductor polysilicon gate profile |
| KR100609524B1 (ko) * | 2005-03-23 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 형성방법 |
| KR100587091B1 (ko) | 2005-03-23 | 2006-06-08 | 주식회사 하이닉스반도체 | 트랜지스터 및 그의 형성방법 |
| JP4470182B2 (ja) * | 2006-08-25 | 2010-06-02 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US10204960B2 (en) * | 2015-09-17 | 2019-02-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming polysilicon gate structure in image sensor device |
| TWI774754B (zh) * | 2017-04-20 | 2022-08-21 | 美商微材料有限責任公司 | 自對準觸點與閘極處理流程 |
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1999
- 1999-11-04 TW TW088119191A patent/TW452869B/zh not_active IP Right Cessation
- 1999-11-05 US US09/434,755 patent/US20020001935A1/en not_active Abandoned
- 1999-11-12 JP JP11322991A patent/JP2000183347A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112420518A (zh) * | 2020-11-25 | 2021-02-26 | 华虹半导体(无锡)有限公司 | Cis器件的多晶硅栅形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020001935A1 (en) | 2002-01-03 |
| JP2000183347A (ja) | 2000-06-30 |
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