TW434906B - Semiconductor-element that can be controlled by field effect - Google Patents

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TW434906B
TW434906B TW088101901A TW88101901A TW434906B TW 434906 B TW434906 B TW 434906B TW 088101901 A TW088101901 A TW 088101901A TW 88101901 A TW88101901 A TW 88101901A TW 434906 B TW434906 B TW 434906B
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Gerald Deboy
Jens-Peer Stengl
Jenoe Tihanyi
Heimo Graf
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Siemens Ag
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4349 Dg A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 ( 1 ) 1 本 發 明 偽 關 於 一 種 可 由 場 效 應 來 控 制 之 功 率 半 導 體 組 1 1 件 i 其 具 有 許 多 並 聯 且 分 別 配 置 在 CIO .早 胞 中 之 各 別 組 件 9 1 其 中 這 〇b 早 胞 在 在 単 胞 陣 列 中 以 較 小 之 空 間 緊 密 封 裝 地 請 1 I 配 置 箸 + 由 _. 個 半 導 m 本 體 所 構 成 〇 閱 1 I 讀 1 -a) 具 有 少 一 種 第 一 導 電 型 式 之 内 部 TrT 9 其 至 少 一 部 份 背 '1 1 之 1 是 與 >|Λ 導 體 本 體 之 第 ~- 表 面 相 鄰 接 注 意 ί I h) 具 有 牵 少 一 锢 汲 m 區 9 其 鄰 接 於 上 逑 之 内 部 區 9 事 項 1 I 再 1 I C } 具 有 窀 少 — 個 配 在 每 一 4 acr 早 胞 中 之 第 二 導 電 塑 式 之 基 寫 1 座 區 其 在 第 一 表 面 上 是 埋 置 於 半 導 體 本 體 中 i 本 頁 1 1 d ) 具 有 少 一 個 配 置 在 每 η·3 单 胞 中 之 第 一 導 電 m 式 之 源 1 1 m 區 » 其 是 埔 置 於 基 座 匾 中 〇 1 I e) 具 有 至 少 — 橱 源 極 電 極 9 其 是 與 基 座 區 相 接 觸 且 亦 與 1 訂 1 埋 置 於 基 座 區 中 之 源 極 區 相 接 觸 » , f)具 有 至 少 橱 與 整 個 半 導 體 本 體 絶 緣 之 閛 m 電 極 〇 1 I 此 種 可 由 場 效 應 來 控 制 之 功 率 半 m 體 本 體 長 久 以 來 即 1 1 m 於 先 前 技 m 〇 一 方 而 它 們 都 是 M0 S場交 ί電晶體而已為 1 1 人 所 知 9 只 要 此 種 與 上 逑 内 部 區 相 鄰 接 之 汲 極 區 與 内 部 > u 之 導 電 型 式 相 同 卽 可 〇 另 一 方 而 是 此 種 可 由 場 效 應 來 1 1 η 制 之 功 率 半 導 髀 m 件 已 知 可 作 為 I G RT S用, 只要汲極區 I 構 成 陽 楝 區 旦 其 導 電 型 式 是 和 内 部 區 相 反 即 可 〇 1 1 此 禪 辑 苜 式 M0 S FET s或T G BTs 已 詳 逑 在 J e ns P e e V St e n g 1 1 1 J e η 〇 T i h an y i L e i. t u η g s -M 0S -F ET -Ρ r a X 1 S > % · Au f 1 a g e 1 1 , P f 1 a υ m -V e r 1 a g s Μ u η c h e η 19 9 2 中 〇 1 由 us 5 0 0 8 7 25中 已 知 有 一 此 種 類 型 之 半 .導 髏 組 件 9 其 1 1 3 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格.(210X297公釐) 3 4 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 ( >- ) 1 中 許 多 並 聯 之 分 別 配 置 茌 早 胞 1. | 之 各 別 組 件 是 以 密 封 之 1 ! 方 式 配 置 在 αα 早 胞 陣 列 中 〇 1 I 所 有 本 文 開 頭 所 述 之 半 m 組 件 在 本 質 上 具 有 下 述 缺 請 1 I 點 : 平面式導通電 阻 RDS ο η (即 在 m 通 狀 態 時 介 於 汲 極 端 閲 讀 1 1 和 源 極 端 之 間 的 電 P目. )隨箸半導體組件之逐漸増加之電壓 背 Λ •X | I 之 1 強 度 而 m 漸 増 加 〇 此 種 原 因 疋 由 於 内 部 區 之 厚 度 所 造 成 注 意 Λ 1 1 > 内 部 區 在 功 率 半 導 體 fj »Λ 組 件 中 亦 稱 為 漂 移 區 且 内 部 區 基 事 項 1 I 再 1 本 上 可 決 定 m 壓 強 度 Ο 在 截 ifc 電 壓 已 施 加 時 漂 移 區 可 吸 填: 寫 本 ί 納 此 m 截 ib 電 m 9 因 此 在 截 方 向 中 可 防 止 *~11 種 不 期 望 頁 1 I 之 導 通 現 象 〇 漂 移 區 之 厚 度 因 此 大 約 和 此 種 可 由 漂 移 區 1 1 所 吸 納 之 截 lh 電 壓 成 kb 例 9 因 此 亦 和 功 率 半 導 體 之 電 壓 1 I 強 度 成 bh 例 0 在 以 垂 直 方 式 構 成 之 功 率 M0 SFET S中此種 1 1 訂 1 平 而 式 導 通 電 m RD So n之大小在電壓是6 0 0 V時通常大約 是 1 2 Ω /m m ' 1 0 1 I 為 了 降 飫 此 種 平 商 式 導 通 電 m. 9 則 須 在 此 種 半 導 μια 髖 組 1 1 件 之 漂 移 區 中 設 置 結 構 化 已 摻 雜 的 軌 道 匾 〇 此 種 在 m 移 1 1 區 中 具 有 結 構 化 已 摻 雜 之 軌 道 區 之 半 導 髖 組 件 已 詳 逑 在 Μ 1 W0 9 7/ 2 9 5 1 8以及〗丨S 4 7 5 4 3 10 中 0 該 二 文 件 中 所 描 逑 之 技 1 1 術 可 使 平 而 式 導 通 電 阻 大 大 地 降 低 〇 藉 由 晶 Η 面 積 之 降 I 低 * 則 在 相 同 或 較 佳 之 平 而 式 導 通 電 m RDS〇 η時可以成本 i\ 1 非 常 有 利 之 方 式 來 製 造 這 組 件 〇 1 依 序 引 入 相 反 導 電 型 式 之 其 它 電 荷 載 am 體 於 漂 移 區 中 1 1 但 晶 Η 之 動 區 中 一 種 己 大 大 減 小 之 部 份 (典型上是6 0% ) 1 I 仍 可 用 來 輸 送 其 負 載 電 流 4 〇 此 外 ·> ' 在 特 性 曲 線 (其例如 1 1 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 434906 A7 B7 五、發明説明(今) (請先閱讀背面之注意事項再填寫本頁) 在切換電感性負載時在短路操作中是有連貫性的)之飽和 區域中由於半導體組件之高的電壓.接受值以及由於此種 技術所預設之結構化已攆雜之軌道區而形成一種很高之 横向電場,此種横向電場可使晶片之與電流有關之主動 區形成另一狹窄區 在此種細線狀之電流路線中之電流 密度可在數個KA cm _2之範圍中。若此種導通電流所需之 電子濃度已達上述漂移區之基本摻雜度之範圍中,則垂 苠之電場強度同檫會上升,其電場分佈曲線具有一種上 升之形狀(其是深度之函數)。但此半導體紐件之截止電 壓因眈會下降目會由於衝擊(s t 〇 /5 )時之離子化而鹿生電 荷載體。 由於上述原因,則須定義一種電流密度臨界俏J ejrit ,其表示此種漂移區中所容許之最大電流密度且漂移區 中之垂莨電場此時是小到可以忽略。此種電流密度臨界 價J eirit定義如下: J crit = x A N D v Sat 其中q是基本電荷,ND是漂移區中之摻雜物質濃度 而v sat是飽和之漂移速率(典梨值学1() 7 ^厂1 )所 . 經濟部智慧財產局員工消費合作社印製 謂減小因數是以X表示,其俏介於0和〗之間。典型上 此揷減小因素是由使用者依據應用而在G . 1和0 . 2之間選 ffii 〇 為了不要達到上述之電流密度臨界俏,則在目前所使 闬之功率半導體紐件(特別是功率Μ 0 S F E T S )所需之技術 中凼於半導體組件之總(t 〇 t, a丨)導通電阻中磊晶(K p i t a X y ) 本紙張尺度適用中國國家標準(CNS ) A4規格(_210X 297公釐)' A7 B7 五、發明説明(4 ) (請先閲讀背面之注意事項再填寫本頁) 成份占絶大部份,因此須使用較大之單胞網目(r a s t e r ) „在M(1S PET (其是設計成用於600Volt之截止電壓中)中上 述之磊晶成粉大約是導通電Pft之9 9 %。就此種Μ 0 S F E T而 言各別之單胞具有一種較大之單胞網目δ40#ι〇。 藉此種較大之各別單胞,則一方面是所使用之每一單 胞而積中之通道宽度較小,另一方面是此種Μ 0 S F E T s之 高的總導通電阳由於有最大容許消耗功率之限制而只容 許一種較小之導通電流{典型僧是6至8Α) 〇 本發明之商的因此是繼漓發展本文開頭所述之可由場 效瞧來桦制之半導體組件,使得雖然有較高之截止電壓 時仍可逹到較低之導通電阳.a可消除先前技錢中所顯示 之缺點„
依據本發明,上述目的是藉由本文開頭所逑技蕗之可 由場效應來控制之半導體組件來達成,其中 g)牵少在單胞之一値源極區之中設置一呰遮蔽區, h )请些遮蔽區可降低有效之W / L-比值,其中通道寬度W 對通道長度L之比值是以W/L表示。 經濟部智慧財產局員工消費合作社印製 本發明所具有之優點是:由於在源楝區内部設有一呰 遮献區(其最初是未攘雜的或至少是其摻雜度較源梅區 小很多),則單胞陣列中之臨界區域可適當地随最高之 霜流密度而緩和,因此可廣泛地防lh電流絲狀化。 祕由丄述之措施,則可在單胞陣列中大大地減小單胞 之單胞綱目L R。例如,單胞結構可以小於2 0知m之單胞 網目來製成„由於遮蔽區之設置以及由於單胞密度 ^ G - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 34906 A7 B7 五、發明説明(,) 變大,則可達成下述優點: (讀先閱讀背面之注意事項再填寫本頁) 在眈稗半導體組件(特別是具有空白區及互補之空白 Μ之半_體紐件)中單胞網目是不可自由選取的。單胞 網固越小,則閛極電極一方之漂移區中之摻雜度必須越 大以防if:横向之擊穿現象。導通電m因此會變小,當然 由於狹窄之單胞網目亦會使每一單胞而積之通道寬度變 大,飽和電流因此亦變太。由於在源極區中設置一些遮 蔽匾,則每一單胞面積之有效通道寬度會變小且可防止 上逑漂移區中電流之絲狀化。 此種以溝渠枝術製成之半導體組件在溝渠底部處通常 具有一些電場強度是最大之區域,這樣會在這呰位置處 使閛極氧化物有很大之負載。 由於單胞網圉變小,則電場之尖峰值甚至會減小至最 小俏,怛這樣會使短路電流增大。這種現象到目前為止 是可解決的,其中所謂非活件(i n a c U v e )溝渠是配置在 閜楔電梅之間,但瘡樣會使單胞密度變小。_由本發明 之遮蔽區可降低短路電流同時可提髙單胞密度。 經濟部智慧財產局員工消費合作社印製 在所謂低電Μ - Η 0 S F K T s中需要使閛梅-汲搔-電容(逆 偏壓雷容C RSS)減小。由於狹窄之單胞網目(即,較高之 單胞密度),則内部區之面積可由於閘極電極而減少, 因眈閛栎-汲極-電容(逆偏壓電容c Rss)亦變小。當然一 榑狹窄之單胞網目在意義上是與"每一單胞面積有較大 之通道寛度”相同的,因此亦表示有較大之飽和電流。 藉由本發明之遮蔽區,則飽和電流密度可興整至一較小 本紙張尺度適用中國國家標準(CNS ) A4規格( 210X297·公釐)_ A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 (^ ) 1 之 信 ·» P同時使閘墒- 汲 極 -電容變小。 1 1 1 遮 齡 區 通 常 是 配 置 在 與 源 極 m 相 同 之 區 域 中 其 中 應 1 1 •蛛 ιΚ 電 流 m 道 之 形 成 或 至 少 使 此 種 通 遒 變 小 〇 /—^ 諳 ! 先 ! 此 種 功 率 半 導 體 組 件 之 C3I3 军 胞 陣 列 是 由 許 多 典 型 之 相 同 閱 讀 jb I .m 式 之 密 封 之 DO 早 胞 所 構 成 〇 每 一 tats 早 胞 通 常 分 別 含 有 一 锢 η 面 1 之 I m 置 於 基 座 區 中 之 源 極 區 〇 當 然 各 別 之 早 胞 亦 可 具 有 多 注 意 \ ( 锢 基 座 區 或 多 個 源 栩 區 在 較 佳 之 實 施 例 中 m 極 區 和 源 事 項 再 1 1 栎 區 横 切 商 之 形 式 大 約 是 和 相 對 應 之 整 個 na 早 胞 之 横 切 % 寫 衣 而 形 式 相 似 頁 1 I Η tao 単 胞 陣 列 之 I7FJ l-f-f m 具 有 —l_k 角 形 之 横 切 而 , 則 此 稀 倩 況 1 1 是 特 別 有 利 的 Ο —La· 角 形 結 構 可 使 單 胞 具 有 最 緊 密 之 平 而 1 1 封 裝 % 即 % 晶 片 商 積 之 最 佳 利 用 Ο 此 外 i 在 _L- 角 形 之 tier 早 1 訂 胞 結 構 中 可 達 成 —* 種 取 佳 之 導 通 電 m ) 同 時 具 有 最 佳 之 1 負 載 電 流 0 I 1 其 它 有 利 之 αα m 胞 結 構 是 使 用 在 大 約 是 ΪΕ 方 形 之 □〇 早 胞 或 1 I 長 方 形 或 三 角 形 之 ma 军 胞 中 〇 但 本 發 明 亦 可 用 在 其 它 DD 早 胞 | 配 置 (例如圓形或卵形之單胞) 中 〇 源 楝 典 型 上 是 以 砷 來 摻 雜 0 因 此 在 導 通 畤 可 達 到 一 種 I 較 高 之 負 載 電 流 則 此 時 源 極 區 需 有 一 種 很 高 之 摻 雑 濃 1 ί 度 (典型上需較1. 0 ^ ^ C m · 3還大) 0 若 上 述 之 遮 蔽 區 未 擦 雜 ί I j 刖 眈 釋 情 況 ^3 疋 特 別 有 利 的 0 在 眈 種 情 況 下 此 通 道 寛 度 1 1 η 依 據 源 稱 區 和 極 區 之 間 的 pn -接商區中之遮蔽區之 1 1 寬 度 而 變 小 〇 此 種 已 有 遮 蔽 區 之 早 胞 之 已 變 小 之 W/ i,bh [ I m gfer 使 早 胞 之 m 流 亦 變 小 6 8 1 1 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 五、發明説明(?) (請先閱讀背面之注意事項再填寫本頁) 當然上逑之遮蔽E所具有之擦雜濃度亦可較源極區者 小(雖然在技術上較昂貴)。在此種倩況下此種在源極區 之遮蔽區中之霜流會依據摻雜濃度來降低。由於上逑所 提及之未撈雜之遮蔽區在技術上很難逹成。則遮蔽區在 一般之製程中大部份都是具有和基座區相同之導電型式 和槔雜濃度„ 藉由引進一租遮蔽區至恰巧一羱栎區中(其相互間具有 最小之間距),則可適當地使臨界區(其中期望有最大之 電流密度)變成較縷和,特別是在六角形之單胞結構中 緒甶遮敝用之遮罩之三扇式設計或類似於推進器之設計 ,則可使二個由源栩區注入至基座區中之電流通道中之 一分別受到遮蔽。同時藉由此遮罩之多個部份{ P a r t)而 使通道電流非常均勻地被割分,因此亦使單胞間之區域 下方由通道電流所形成之電流非常均勻地被剿分 <=因此 可確保内部區之電流路徑中實際上有最佳化(即,均勻) 之電流密度分佈。 經濟部智慧財產局員工消費合作社印製 _由遮蔽用之遮罩之三扇式構造,則可將源極區遮蔽 至50%。但特別有利的是分別設置一毕活性(active)單 胞,它們不具備此種遮蔽區^此種活忡單胞在六角形之 單胞佈局Oiiyout)中是由六個非活性之單胞(其中各別 之羱稱區典型」.:是完f被遮蔽的}所圍繞。利用此種單 胞佈局之設計方式,刖可將源極區遮蔽至G (5 %。此種半 導體組件具有一種改良之短路持續性。 若汲極區之摻雜度是和内部區者相同,則此種情況待 本紙張尺度適用中國國家標準(CNS ) A4規格,(2丨OX297公釐) 434906 A7 B7 五、發明説明(ί ) (請先閱讀背面之注意事項再填寫本頁) 別有利β痕檫所造成之較佳之半導體紐件是一種功率 Μ 0 Η F Κ ΐ。典型上丨比種功率Η 0 S F Ε Τ (其通常是由半導體本 體之散裝材料所形成)中之汲極區所具有之機雜濃度較 内部搵者很多。内部區或漂移區(其如本文開頭所述莪 本.L可決定上逑之截1卜.電壓強度)典型上是以磊晶方式 生長。内部Μ亦可由多傾不同摻雜度之磊晶層所構成。 在此穗情況下藉由一些不同之磊晶層以及藉由内部區中 已調輮之摻雜濃度可任意調整上逑之截止電壓。 怛本發明亦可應用在I G fi T s以及其它功率半導體組件 上。在i G B T s之情況中汲極區構成陽極區,此種陽極區 之導霜型式是和内部區者相度目.典型上具有很高之摻雜 濃度n 經濟部智慧財產局員工消費合作社印製 此外,本發明具有下逑擾點:由於在垂直式Μ 0 S F E T s 和i(5BTs中簡易地引進一些最好是成對之空白區和瓦補 之空甶區(特別是沿署電流路徑 >,則一方而可由於此様 百補之空白區而確保一種良好之導電性且另一方面在汲 極霄颳升高時這些區域可互相消除,道樣就能可靠地保 持一禪高的截電壓。由於空白區中之摻雜度之總數值 大約等於互補之空白區中之摻雜度之總數價,則可確保 :在汲栩電壓提高時瘟樣所形成之r>n-區域坷完全互相 消除,即,就像唯一之隔離區之特性一樣,這樣即能可 靠地保持一種高的截fh電懕。 此外,本發明可用在所有形式之Μ 0 S F E T,例如,0-Μ 0 S F R ΐ s , V-HOSFiiTs , IJ-HOSFETs^ ^ 〇 -1 0 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 434906 A7 B7 五、發明説明(9 本發明之較佳構造和其它彤式敘逑在申請專利範園各 附屬項中„ 本發明以下將依據顯示在圖式中之實施例作詳細描逑。 國式簡單説明如下: 第1 _ 本發明以垂肓方式構成之半導體組件(其在 此處是構成D - Μ (1 S F E T或了 G B T )之部份切而圖。 第2圖 對應於第】圖之具有本發明之遮蔽區之半導 體組件中以六角形方式構成之單胞陣列之佈局的俯視_ β 第3圖 設有遮蔽區之半導體組件(1.)之小信號-特性 圖(在截lh狀態中橾作時),其俗與傳統之不具備遮蔽區 (2 >之半體Μ件相比較。 第4圔 以淸渠技術所製成之垂直式Μ 0 S F Ε Τ之部份切 商圔。 第5圖 另一以六角形方式所構成之單胞陣列之俯視 鬪。 第1圖是本發明之以垂直方式構成之功率半導體組件 之部份切商_ ,此種半導體紐件構成J) - Μ 0 S F Ε Τ (或I G Β Τ ) Η .稱為H L Β。丨比_功率半導體組件H L Β具有許多並聯之分 別配置在各單胞中之單一紐件Ε Β。圖中之部份切面顯示 眈_半跫體組件丨U Β之4個單胞Ζ 1 . . . Ζ 4。 在第1圖中眈半導體組件Η丨.Β之半導體本體是以1表 示^此揮以窀官方式構成之半導髖Μ件H L Β具有一個源 栎端S ,一倜閛栎端β以及一個汲栩端I),其中源楝端 S和汲掙端f>是配置在半導體本體1之棑pi對之側面上。 -11." 木紙張尺度適用中國國家標準(CNS > A4» ( 210X297公釐 (請先閲讀背面之注意事項再填窝本頁) ". 經濟部智慧財產局員工消費合作社印製 348 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明 ( Ό ) 1 半 m 體 本 Btfff 丽 U其 例 如 由 砂 基 m 構 成 )具有- -個在本實 1 1 施 例 中 是 輕 微 η - 構 雜 之 内 部 區 2, 内部區2 在源稱側是 1 與 半 漠 體 本 jam 贿 1 之 第 — 表 而 3 相 鄰 接 Ο 汲 搦 區 4 在 汲極 請 1 I 側 是 m 内 部 U 1 柑 鄰 接 〇 内 部 區 2 和 汲 栎 區 4 之 間 的界 先 閱 1 I -¾ 1 •1. 1 m 此 處 是 以 1 5表 示 〇 背 Φ 1 I 之 1 若 半 導 體 Μ 件 1UB構成N DS FET , 則汲極區4 典塑上是 注 意 I 高 度 η - 摞 雑 的 半 導 幽 m 組 件 HLB是 I GRT , 則汲極區亦 事 項 1 I 再 稱 為 m 栎 是 高 度 P- m 雑 的 (就像括弧中所示), W , §; 寫\ 本 )\ .’裝 其 是 和 肉 部 區 之 導 電 型 式 相 反 的 Ο 在 此 情 況 下 此 界 而15 頁 1 I m 表 示 此 禪 介 於 汲 極 m 4 和 内 部 區 2 之 間 的 ΡΠ -接而。 1 1 此 外 汲 m H 4 是 與 半 導 UAb 體 本 «Η» m 1 之 第 —- 表 而 1 (5相 鄰接 1 I 汲 稱 區 4 中 很 多 m 積 疋 經 由 金 屬 1 或 汲 極 電 m 1.7而與 1 1 訂 汲 m 端 Ϊ) m 連 接 0 1 在 源 極 侧 於 第 一 表 而 3 上 埋 入 許 多 基 座 區 5 〇 基 座區 1 I 具 有 - 種 和 内 部 區 2 相 反 之 m 電 式 > 即 > 其 在 所示 1 1 之 情 況 中 是 ρ- 摻 雜 的 〇 基 座 區 5 在 本 實 施 例 中 以 盆 狀形 1 式 構 成 目 例 如 可 U 由 離 子 檀 入 或 擴 散 方 式 而 製 成 〇 如笫 一:腺 I 1 阔 中 之 甯 施 例 所 示 每 一 個 BB 卑 胞 Z 1 • · .1 4典型上(但並 1 1 非 必 要 )具有-- -種名·別之基座區5 0 基 座 區 5 此 處 具 有一 1 禪 與 uc« 銀 朐 / 1 · 1 ,Ί 4柙對應之單胞結構。 此種單胞結構可 ,| I 以 條 形 的 ♦ i.l· * 角 形 的 1 角 形 的 , 西 角 形 的 圓 形的 1 S 卵 ¥> 的 1 等 m Ο 1 | 在 本 宵 W. 例 中 於 毎 __. 基 座 m f) 中 分 別 埋 入 一 個 盆 形之 1 | Ρ^ί 度 π - 檸 雜 之 源 極 區 * 多 個 源 極 區 6 亦 可 埋 置 於 每 一個 1 1 -1 2 - 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨Ο X 297公釐) 434906,. A7 B7 五、發明説明(U ) 基座區5中。然後由下述事實開始:每一基座區5分別 R含有一艏例如由砷之植入所製成之源極區6。此源楝 (5同揉具有一棟像單胞7, 1 ... Z 4 —樣之單胞結構。但 源極區fi或基座區5亦能以溝榘形式(特別是V形溝渠> 構成。此镩半導體組件HI, B亦可稱為溝渠式Η 0 S F E T s或溝 樂式丨β B T s。 源掙區ί;和基座區5 (在第1圖中為了淸楚之故而未 顯示)以習知方式經由接觸孔而與源楠電極7相連接。 源極镲楝7是與源極端S相連接基座區5亦可不與源 栎镡栎7相接觸。當然藉由基座區5和源極區G之並聯 可防1卜::寄生件雙載子電晶體無意間被接通c 閘栩窜橱〗(1配簠於第一表商3上方,閘楝電極1 0藉由 一薄的閛樺氣化物8而與半導體本體]以及源極電極7 相隔離。閘楝霜栎1 Μ其是與閘楝端G相建接)例如可由 (請先閱讀背面之注意事項再填寫本頁) 由 藉 是 上 間 空 在 5 區 座 。基 成I 構Ξ 。 厅羯佳 "目雜 屬^隔 之 金4相 或Ζ互 矽:而 RE ζ 1 多胞1S 之單間 雜同中 楔不胞 高單 2 顯 區中 部Ζ3 内 > 在Ζ2置胞 設 0 可個 3 11 2 區在 白只 空故 之之 補楚 互 清 和Τ 2 H 1 為 匾中 白 陶 卒1 *第 外在 此 C 中 經濟部智慧財產局員工消費合作社印製 區 ή 空 空 之 補 , 和 外。區 此別白 C 區空 W 相成 區,1.3形 白1S式 空 β 方 之空平 補之水 百補以 3 1 互..!; 和與本 12便苺 區以中 白示 η 空表胞 辅影單 眈陰在 示以 造 成 構 式 方梂 ,. ( 苜 '— , 以 12是 區上 im 本 術 技 之 苺 1 中 , 3 2 ζ 1Α 胞區 單白 在空.. 域之 區補 二 互 此和 而區 ,白 >空 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ 297‘公釐)、 434908 A7 B7 五、發明説明(7 ) 可冴相接觸,即,它們可百相郯接,怛它們必須不互相 鄰接,只要它們互柙鄰接,刖它們即形成一個Ρ η -接面。 所有示於_中之空白區1. 2郁是ρ -摻雜的&所有互補之 卒白匾1 3都是η -撵雜的。请歧空白區1 2和互補之空白區 U可如單胞Ζ 2所示以屑之形式構成,或如單胞Ζ 3所示以 線吠形式或條形方式構成。但葙空白區和互補之空白匾 1 ;! , Ki苺本上是以球形構成亦是可以的„在本實施例中 请心空白匾和互補之辛白區丨2, 1 3某本上是位於基座區 5之下方。當然痦些空白區和互補之空白匾]2, 1 3亦可 Η配靑在單胞之中間匾1. 1下方之區域中或配置在整個内 部區;i中或一部份配置在單胞中間區1 1下方以及基座區 5下方。 此處窜要的是:空白區]2之糝雜度之總數值大約是等 於百補之空白區U之摻雑度之總數值,即,(最好是)成 對配W之空白區〗2和互補之空白區1 3在特性上就像唯一 之隔離® —樣,這檫可確保一種很髙之截lh電顒。此外 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 υηι隔區間12選 {S相白之區可 和 互空13白樣 之樣之匾空同 脹一補白和 d 膨Z3互宰13離 積。胞和之區距 體者單12補白揷 之13像區写空此 12區就白和之是 區白!! 辛12補奸 白空區之區互最 空之白置白於 ❶ 之補辛配空小度 置百之^之是寬 設於補 a 彻奸之 所小互(P相最區 :少和對在時荷 是牵12成 d 壓霄 的或區個離電間 意於白' 距穿空 注等夺刖之擊的 爾約荇。間在間no ,大 開10存之為 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 4
3490S A7 B7 五、發明説明(〇 ) (請先閱讀背面之注意事項再填寫本頁) 在®胞Z 2和Z 3中所示之空白匾1 2是以”浮動的”(即, 由浮勒)方式製成,因此該空白區1 2 R .憤入内部匾2 屮之一部份中。但這未必是需要的。若空白區1 2不以浮 動方式製成,則其至少一部份以固定之電位而與界而中 .之一相鄰接,例如與界而1 5及/或基座區5相鄰接。反 之,在顗胞Z :彳中所顯示之互補之空白區U不是以浮動之 方式構成,即,其鄰接於半導體1之第一表而了。 第1 _中所示之結構之作用方式將詳逑於下n 在汲楸電壓較小時,内部區2中之導電性是足夠高的 ,瘪是因為互補之空白區1 3是以低歐姆方式構成。若汲 栩雷賭逐漸增加,則在適度之截止電壓(例如,小於3 0 伏特)時空白區]2和互補之空白區1 3百相清除。在電壓 准一步升高時,則销直之電場現在同樣會増大,則截止 霜醚脊由内部區2所吸納。 丨.述空甶區1 2和乓補之空白區1 3之IF確功能,結構以 及製法都詳細描逑在本文開文開頭所述之文件W η 9 7 / 2 9 5 Π 3以及li S 4 7 5 4 3 1 (1中目.亦詳細包括在本發明之内容中 ("incorporated h y reference")〇 經濟部智慧財產局員工消費合作社印製 依據木發明,在第1圖之源栎區中設置一種遮蔽區 源極區(i内部中之遮蔽區9是以陰影線表示。遮蔽 匾9佔源栩區6之一部份。遮蔽區9典犁上是未摻雜的 ,似亦可具有一棟和源栩匾β之導電型式相同之輕微之 模雜濃度。怛就枝術上之基準而言遮蔽區9之導電顆式 和擰雑濃度通常是和基座區5者相同的。 本紙張尺度適用中國國家標準(CNS ) Α4規格(2Ι0Χ297公釐) 434906 A7 B7 五、發明説明(4 ) (請先閱讀背面之注意事項再填寫本頁) 遮馘區9最好是配置在源栩區6之邊線區域中且在此 區域中至少在側面上是與基座區5和源極區6之間的ρ η -拶商1 4柙鄹榕。在源楝區fi内部中之此様遮賊區9之配 置方式對其功能而言因此是很S要的^ 痺蔽區S之丨_H確結構和形式或其在單胞陣列内部中之 配置方忒以下將依據第2鬪來描逑。第2圖是本發明中 設有漉蔽搵9之半導體組件Η I, Ϊ1之單胞陣列之佈局 (i ay rui U之俯視圖。柑同元件或功能相同之元件在第2 阖中是以相同之黎考符號來表示^ 第2阖中之單胞陣列是以7, F表示。單胞陣列;i F具有一 榑六角形之單胞結構(其中具有許多六角形構成之箪胞) ,其中例如數摘單胞Ζ 1 ... Z C設有參考符。 六角形單胞;Π ... Ζ 4之應用已證實是特別有利的,這 是因為相對於其它單胞結構(例如,三角形或ΙΕ方形單 跑)而言其在而積中具有較髙之封裝或最梓之面積封裝。 經濟部智慧財產局員工消費合作社印製 翬脗陣列Ζ Ρ之俯視圖特別是可檫出(棺入)遮蔽以便製 造本發明中具有遮蔽區9之源樺區G „此種源極區榼入 時所設W之區域是.以G a表示(在單胞Z fi中以陰影表示)。 此棟為源楝匾β所設置之匾域6a具有(但並非必要 >一棟 和單跑陣列Z F之單胞Z 1 ... Z 6相同之六角形單胞結構。 此外,在棺λ用遮軍中製造上逑遮蔽區9所用之區域 是以3 a表示(在單胞Ζ 2中是以陰影表示)。此榫區域9 a具 有一榫三皭式或類似推進器之外形這樑被”遮蔽"之源 栎區之形式和商積某本上可決定各單胞中之W/ L比俏, 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 434906 A7 B7 五、發明説明(K ) 其中W是通道寬度,丨,是通道長度。 (請先聞讀背面之注意事項再填寫本頁) 水發明乏具有遮蔽匾f}之半缚髒纽件之作用方式以下 将侬據第1 |国和第2圖作詳紬描述。 若在閘栎端fi施加一揷祀的閘樺霄位,則在閘稱電楝 • Π1下方之基座區5中於源極區G和内部區2之間會形成 個通道1 4 ^汲栎端丨)處之ΪΗ的汲楝電位會在通道區1. 4 中(即,在基座區5之由閘楝電栩丨0所覆蓋之區域中)導 致電流通道之形成。半導體組件Η Ϊ, R因此龠接通且會造 成一稀莪本上是水平延仲之由多數雷荷載體(電子)所形 成之電流,眈種霜流由源極區6經由電流通道1 4而流至 Μ睁之中間蹑1, 1。 」.:钵霄流某本上以雉育延仲之方式由單胞中間區i 1開 始而由汲楝區4袖出。在内部Μ 2之|比種電流區域(其 钟於胞中間區U之下方)中會形成一择:線狀之電流路 搀。丨丨t釋線狀之霜流在销1画中是以I表示。 佝此禪線狀電流之電流密度在此處是不均勻分佈的。 這是由於名 ffl鄰之鼠胞之電流成份脅加(a (1 d )牵各別之 總霄流密度中。特別是官接在二個柙鄰單胞之間的界商 1 a之區域中眈棟電流密度是最大的。 經濟部智慧財產局員工消費合作社印製 ί比外,柙鄰之單朐具有一些赖極部份匾6 b (在單胞Z ]
和Z :彳中是以陰影表示),其中相對應之源極區6互相之 間具有一個最小之間距fl m i T1。在渲®源極部份匾fi b之間 於逯會麻生最大之電流密度目恰巧在二個源掏部份區0 b 之間的中央(1 m i π / 2處。此穐區域.以下稱為臨界區H -17- 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297·公釐Γ 4343 A7 B7 五、發明説明(4 ) 界 臨 之 4 Z m 示 表 影 陰 以 是 處 CC 界 臨 在 大itg^ 二 H J ,¾ Hi,度流 件密霄 紺流中 _ :镶域 専界Is 半臨;> 屮 欺 1 外 0 1 界區 臨界 棟臨 此在 在然 得雖 使 ' 須過 必超 此被 0 會 小 不 然 偶 而 佈 分 度 密 流 電 之 勻 均 不 於 由 區 份 部 栩 源 有 。具 6 彳區 度 極 密源 流之 電胞 界單 臨郯 之相 述個 上 二 於 , 小述 地所 大i* ·Α·如 育 是 距 間 \ 最 之 間 β 蹈 ft 源 其 rn b 在 地 確 >F. 由 藉 區第 蔽在 遮示 之顯 述實 上事 •ul''-ip. 准稗 I 1C 弓时 1 c 之和 中緩 Gh被 區地 份當 部滴 楝}9 源區 櫥界 臨 使 可 則 .中 圖 蔽 遮 區 極 源 而 中 份 部 〇; 邊匾 右蔽 之遮 fi 之 區逑 極上 源備 在具 置不 ΤΓ- 丙 B R 域 别區 分邊 區之 第 在 9,瘡 0 C 蔽和 遮鑲 有被 設地 oh當 II適 份可 部19 栎 Μ 脎界 之臨 取之 琛度 所密 右流 0 高 最 有 具 gl:
同 中 P (請先閲讀背面之注意事項再填寫本頁) _訂_ 表 頭示 箭表 之頭 示節 所之 線示 實所 中線 其虛 '而 的 確份 明成 是流 楳窜 示 受 之成 η 流 齡霜 到= 受赪 未遮 到 楝 ”在 rjai.· , 此多 Cm Λη 卜 Ji / 0 到 端 份 成 流 電 之 蔽 遮 受 未 較no 份為 成可 流至 電甚 之時 $ 況 0 » 界 2 臨區 的部 間内 之保 胞確 單可 鄰此 相因 個 。 二和 是緩 別被 特會 ϋκ 度 ,密 施流 措電 之界 逑臨 上之 由中 销18 匾 經濟部智慧財產局員工消費合作社印製 分 度 密 流 電 之 \fy 勻 均 卽 /|\ 化 桂 最 有 上 際 黃 中 禪 路 --" c 之佈 R 行發 域進本 區式據 之方依 置述 c 設下賊 所以遮 區能被 fi亦flil 遮計域 為設區 稱釋 -ΪΓ 此此較 ,似或 中 C域 例計區 旃設大 博-之較 夕式之 II歸 G 2 0 0 第一掙 在有餱 與俾 本紙乐尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 434906 煩諳委戆明示^年\>月^3所撮之 經濟部智慧財產局員工消費合作社印製 本有無變更實質内容是否氣予^lJE·。 Α7 Β7 五、發明説明(、7 ) 叫,荦是:毎一單胞中此種為η + -源極植入所設置
之源糨須被遮蔽,使每一單胞.之有效wmb俏降低 ,丨It释·‘鲁m計* Μ其-#單,丨丨4· it稱乏—S置J Ψ4 ^ ^ ί<ι ^ 〇 !,衰 ^ 丨正煙1 械由蔽匾f)内之遮單;式設訃,則此二摘 在基座辟ίί中曲源稱區6中注入流通道中之一會被 耱+蔽β同峙藉由遮單之多部份形;刖可使單胞中間匾 11下方之_道電流以及由其所形成之總電流之頻率大大 地均勻化。 賴由每一單胞之已結構化之遮蔽區,則可使通道寬度 W -小及/或每一單胞中之通遒長度L變長 在此二種 悄況下在Β被遮蔽之單胞中眈挿W / L比俏育變小,因此 所遮齡之電流成份亦變.小。 狞遮蔽區9未掇雑,則在源極區fi之已遮蔽之區域中 不脅形成通道匾14,即,被遮赖之單胞之有效通道寛度 W龠-小。 若遮蔽區9之導電型式和源栎區fi中者相同但攆雜物 質饑度較小或小很多,刖會沣入一榑電流通遒1 4 ,但所 流通之電流較小(或小很多)。這表示:此種電流可流過 之”有效”通道寬度W同搽是較小的。 化I.来摻雑之遮蔽谣9相對於輕撤摻雜之遮蔽區9而言 朝示是有利的,這是因為在其製程中在枝術上牵少可節 街一倘边驟。在眈二個倩況中I#由每一單胞中η + -植入 之源栎區(;之已結構化之遮鋪區可使每一單胞中之有效 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297'公釐)__ (請先閱讀背面之注意事項再填寫本頁) 4343 06 A7 B7 五、發明説明(d ) 浠道m度w減小,瘡是闶為在遮蔽匾中沒有(或只有b 減小次霜平源可供電芊流使用π (請先閱讀背面之注意事項再填寫本頁) 铋由遮瞄腐9之檫雜濂度之阚整以及藉由其設計和幾 何形式,則请毕位霄上之(有效)W /丨,-比倌以及被遮蔽之 電流成份之hb倌可明確地降低。 本發明之源栎區f;之已結構化之遮蔽區所具有之主要 P點是:特別是在μ 0 S半導體紺件m β中(其具有一些示 於第]阈中之举白Μ丨2或有補之空白區1 3 ,即,儘肯突 然變小之晶Η +断稽)以及仍然不變之平而式導通電阳. ΐΐ n s 中可逹成一種長方形之所謂"安f橾作區、在此 練安今操作區中電流密度可達成最佳化分佈較最大可 允許之臨界霄流密度,)el:it小很多n 眈外,短路電流可被限制於一揮很低之位準n因!比可 使Μ 〇 S半導體組件Η丨,B之強度增強,即,在對平商式導通 霜阳I?丨1 S 有相同之需求下以及在仍然相同之額外電流 時可逹成一禪突然變小之晶片而稹,因此能以一種小於 2 0〆®之單胞網自來製成單胞結構。以此種方式可使成 太大大地有利〇 經濟部智慧財產局員工消費合作社印製 第Η障丨是一 _設有遮蔽匾之半導體組件(])之小信號 -特忡曲線(在截I卜.區操作時)在與傳統之不具備遮蔽區 Μ夕半缲體紐件柑卜h較時之情形。此處之組件是設計成 椎ih锘輟為fi (丨n v故在各層中具有相同之摻雜濃度以及具 有等效之單睢佈屈(u y ο υ t.)。
第;彳阔屮2横軸是截丨h情況時念汲極-源極-電際V 1) S _ 2 1}- 本紙張尺度適用中國國家標準(CNS ) A4规格(2!0X297公釐) A7 B7 五、發明説明(、?) (諳先閲讀背面之注意事項再填寫本頁) ,酣繊軸是半獏體組件之各穐不同之閘極-源楝-電壓V G S (V G S = 1 Π V /〗2 V / 14 V )時之汲電流1丨> (小信號)。此圖所顯 示的是:嘮遮蔽之半導髏組件可操作至截止電藤為50 0 V 而不镍提高汲栎電流之額定俏n皮之,傳統之半導體紐 •件偶然需大大地提高汲楝爾流。 待別是在較小之截fh電Μ (例如第3圖中大約]Π (1 V )時 眈禪受遮敝之半導體紐件之汲栩電流較傳統之半導體組 件者小很多。常然汲極電流在閘極-源栩-霄壓V G S逐漸 増加育.牵逹到飽和時是脅增大的〇有利的是木發明之半 導髒Μ件可控制在傳統半導體紐件之電流範_中怛不會 使電流線條化。 在第1國之啻施例中顯示一種垂盲式ft - Μ 0 S F F: Τ ^怛本 發明幾平都可躕用在所有之垂苜式和橫向式構成之Η 0 S F Ε Τ 中以及丨(Π! T s中^亦可應用在雙載子半導體組件中。 第4阖是一禪以溝渠枝術製成之垂育式Μ 0 S F Ε Τ之較佳 實施例。其輿第1 _和第2圖相同之元件或功能柙同之 元件是以相同之黎考符號表示。為了更淸楚之故,铕3 阔q含有眈稀半導體Μ件之功能描述所需之相關檫記。 經濟部智慧財產局員工消費合作社印製 鉗第〗圖比較時,閘楝電極8配置在溝渠2 (1中目.以栓 狀之形式扞内仲人至半缚體本體〗中η溝樂2 η中之閘栩 電崃κ之形式可以不同形式構成。它們可以瓶狀方式注 潢槃2!)之深度中櫸大或它們可以V形溝渠來構成„ 第4國中之半漠體紺件丨丨I, Μ類似於第〗.圖)在源栩區 (i内部具有遮賊匾iU源栎區ft可以只一部柺被遮蔽, -21-本紙張尺度適用中國國家標隼(CNS ) A4規格(210 X 297公釐)_ A7 B7 五、發明説明(W ) (請先閲讀背面之注意事項再填寫本頁) 叩,娥蔽匾9 R脔蓋源楝區之一部份 這已顯示在單 睥Z Z和U中。但亦可俛單胞Z 4 —樣使該源極區(5完全被 碑H亦可以數摘單胞完辛不興備遮蔽區9 (在第4阖 中未顯示)。 铕?.圖中之遮蔽區ίϊ之配置方式是對稱的,其中在每 一蚩胞特別是賴由遮蔽耱罩之Η扇式設計使源楝區6之 大約柙同大之商積設有遮蔽區su依據遮蔽區所用遮罩 之設計方式而使半導體組件1U Β之牛動襟引電流用之而 榉減小..因此可達到莨至5 0 %之遮蔽區c 第S阖是其它六角形構成之單胞陣列Z F之設計圖之俯 視_,其中可達成一種較高之遮蔽作用。與第2圖相對 勝之相同元件或功能相同之元件是以相同之參考符號來 表示n 第5阔中之單睢陣列對應於第2圖之單胞陣列而構成 .疔具有許多六角彩構成之單胞Z ’,Z '這些單胞同檫配 W成緊密之平间式封裝。單胞陣列Z F中之單胞Z ' , Z ”只 顯示在第5圖之設計圖中n 經濟部智慧財產局員工消費合作社印製 但和第f; _中之例子卜h較時第5阃中設有各別之活件 單肭Z、其中在源極匾中並未設有上述之遮蔽區。在六 角形最緊密封裝之單胞佈局中眈稱單胞陣列之各單胞是 由六個單胞以最短間距所園繞。在第5圖之實施例中, 活忡單朐Z |是由六個丼活性單胞Z ”所圍嬈,其中各源極 區典犁上是完兮被遮蔽。這些單胞莊第5鬪中是以陰影 耒示利用此禪單胞佈局之設計可使源楝區之遮蔽區達 -22" 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 434906 Μ Β7 五、發明説明(W ) 有 具 0 描 別 分 HI.例 件施 細齊 體之 辑中 半 _ 眈和 ο % —,l· 第 件 鑛 持 路 0. 之 β 胞 單 之 形 角 六 f 稗 本很形 。 可角 利亦多 有是 , 別而形 特 ,方 而局長 故佈 < 之列形 狀陣角 形胞三 俩單 、 幾之形 之形方 述角(?. 所六有 ~^於具 如限禪 於 一 由不在 其然用 ,ί€ 地 為 ΠΓ -Μ. 佈Ρ有 上蒂 局調 佈來 列構 陣結 胞胞 單單 之之 胞胞 單單 等形 等卵 在 用 可 亦 式 方 S-E 設 之 或的 形利 圖有 有别 具特 種是 (請先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -紙 I本 準 標 家 國 國 I中 用 適 祕 |釐 9 2 4349 0 6.' Α7 Β7 五、發明説明(/ ) 黩考符號説明 .半導體本體 (請先閱讀背面之注意事項再秦寫本頁) 2......内部區 ,*>.....* 第一录 Ι#ί
4 ......汲栎.H ft......基座區 ίϊ......源掏區 (;a......為源栩搵棺\所設置之厘域
Oh.....相鄰之源極區之間的間距是最小時之源極部 份區 7 .......源稱霄極 8 .......閜楝氣化物 B......遮敝區 9 a.....為遮赪區-植入所設I之區域 I 〇.....閘栩霄栎 II ......單胞之間的區域 12.....空白區 i 3.....互補之空白區 14.....通道區 1 S.....汲極Μ和内部區之間的P η -接商/界而 1 Γ,.....第二表而 17.....汲橱霄楝 經濟部智慧財產局員工消費合作社印製 1 S.....一-個柑鄰單胞之間的界商 19.....二搁相鄰單胞之間的臨界區 2 η......溝榘 I).......汲槔端 5 ......源栎端 Η.......閛楝端 -2 4 - 本紙張尺度適用中國國家標準(CNS > Μ規格(2丨0 X :297公釐)

Claims (1)

  1. 43490 A8 B8 C8 D8 六、申請專利範圍 第88101901號「可由場效應來控制之功率半導體組件」專 利案 (89年1〇月修正) 1 . 一掙可由場效籐來控制之功率半導體組件(!U B ),其 具有許多她聯之配置在單胞(Z 1 ... 7, (Ϊ)中之各別組件 f K B ),请些單胞ί 7, 1 · . . Z fi >在單胞陣列(Z F )中是以緊 密封裝方式配置在較小之牢間,此穗半導髖組件包含 ―個半導體本體(U,其笆栝: 牵少一舾第一導電型式之内部匾(2 ),其至少一 部份是钳半導髒本體(〗)之第一表而(3 )相郯接, t))牵少一個汲楝區(4 ),其與内部區ί 2 )相鄰接, c )至少一個配置在毎一顰胞(Ζ ί · . · Ζ (Ϊ)中之第二導 電顆式之某極區(ί〇,其在第一表而(3)處是埋置於半 缚髑本體(〗)中, rt )至少一個配置在每一單胞(Ζ〗Ζ 6 )中之第一導 電型式之源楝區< fi ),其埋置在基座區(5 )中, e )牵少一舾源楝電極(7 ),其是與基座區(5 )以及埔 置於基座區(5 )中之源楝薜((Ϊ)相接觸, f )牵少一個與整摘半導體本體(1.)相絶緣之閘極電 m (ίο), g )至少在m胞U 1 . . . Z 4 )之一個源梓i Μ ( 5 )中設置一 牲遮敝區(f〇 , h)墙些遮蔽匾降低了其所在處之有效w /1,-比俏,其 中通道踅度W對通道萇度L之比情稱為w / L - bb俏。 ϋ .如申謓專利範_第1項之功率半導體邰件,其中二個 相鄰單胞U 1 . . . Z 2 )之源極區([;}具有一些至源極區(6 ) 有最小間距(1 tn i η之源楝部份區< fl b ),其中此二艏源搔 -25- 本紙張尺度適用t國囤家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ----訂---------線' 經濟部智慧財產局員Η消費合作杜印製
    蛵濟部令央樣隼局员工消費合作社印袋 六、申請專利範圍 部份區(6b)中之一分別具有遮蔽區(9卜 3·如申請專利範圍第1或第2項之功率半導體組件,其中 遮蔽區(9丨之導電型式是和源痺區(5)者相同且具有小很 多之摻雜濃度^ 4. 如申請專利範圍第1或第2項之功率半導體組件,其中 遮蔽區(9)末摻雜。 5. 如申請專利範圍第1或第2項之功率半導體組件,其中 閘極(6)及/或遮蔽區(9)是以砷來摻雜的。 6 ·如申請專利範圍第.1或第2項之功率半導體組件,其中 .每一單胞(Ζ1 ... Ζ4)恰好有一個基座區(5)和至少一個源極 區(6),源極區(6)大約是以同心方式圍繞各別單胞之中央 點而配置且其橫切面大約是對應於單胞...Ζ4)之橫切 面〇7.如申請專利範圍第丨或第2項之功率半導體組件,其中 .,單胞陣列(2F)具有大’約是六邊形之單胞(Z1 ... Z4)。 S ·如申請專利範圍第1或第2項之功率半導體組件,其中 單胞陣列(ZF)具有大約是正方形之單胞(Z1…Z4)。 如申請專利範圍第1或第2項之功率半導體組件,其中 遮蔽區(9)在單胞(Z1...Z4)內部中於第一表面(3)之平面中 具有一種類似於推進器之形式。 10·如申請專利範圍第蓝華之功率半導體組件,其中遮蔽區(9) 在單胞(Z1 ... Z4)內於第一表面(3)之平面中具有一種 類似於推進器之形參P 用金 -26- 本紙張尺度逍用申国國家標準(CNS ) A4規格U10X2打公釐) (請先閱讀背面之注意事項再#-¾本K) 裝. 訂. -線_ 經濟部中央標準局貞工消费合作社印裝 A8 ' B8 · C8 D8 · —r~*_ 六、申請專利範圍 Ι1·如申請專利範圍第1或第2項之功率半導體組件,其中 單胞陣列(ZF)之單胞(Ζ1…Ζ4)之每一源極區(5)具有遮蔽 區⑺》 12. 如申請專利範圍第6項之功率半導體組件,其中單胞陣 列(ZF)之單胞(Ζ1…Ζ4)之每一·源極區(5)具有遮蔽區(9)。 13. 如申請專利範圍第1或第2項之功率半導體組件,其中 ' 單胞陣列(2^)之單胞網目小於2〇em。 14. 如申請專利範圍第1項之功率半導體組件,其中汲極區) 具有由第一導電型式所形成之摻雜度。 15. 如申請専利範圍第1或第1 4項之功率半導體組件,其中 汲極區(4)之摻雜濃度較內部區(2)者高很多。 I6·如申請專利範圍第1項之功傘半導體組件,其中內部區(2) 至少一部份是以磊晶方式生長‘ _ 如申請專利範圍第1或第16項之功率半導體組件,其中 ^在內部區(2)中至少設置一個第二導電型式之空白區(12) 以及設置至少一個第一導電型式之互補之空白區(〗3), 其中空白區(12)之摻雜度之總數値大約等於互補之空白 區(12)之摻雜度之總數値。 I8-如申請專利範圍第1或第2項之功率半導體組件,其中 單胞陣列(ZF)具有許多活性單胞(z,),其不具備上述之遮 蔽區(9) ’且這些活性單胞(ZI)至少一部份是由至少有部 份活性之單胞(Z")所圍繞其中至少有一部份非活性之 單胞(Z”)具有遮蔽區。 19.如申諝專利範圍第6項之功率半導體組件,其中單胞陣 請 先 閲 之 注 I 頁 -27 本紙張尺度通用中國國家標準(CNS ) A4現格(2丨0X29*7公釐) 434906 AS B8 C8 D8六、申請專利範圍 列(ZF)具有許多活性單胞(ZJ,其不具備上述之遮蔽區 (9〕,且這些活性單胞(t)至少一部份是由至少有部份活 性之單胞(Z ")所圍繞,其中至少有一部份非活性之單胞 (Z")具有遮蔽區(9)。 (請先閲讀背面之注意事項再填寫本頁) r裝. 訂 經濟部中央標準局貝工消費合作社印裝 -28 -
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0675235U (ja) * 1993-04-02 1994-10-25 ウシオ電機株式会社 キッチンユニット
US6936892B2 (en) * 1998-07-24 2005-08-30 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
DE19840032C1 (de) 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
DE19904103B4 (de) * 1999-02-02 2005-04-14 Infineon Technologies Ag IGBT mit verbesserter Durchlaßspannung
DE19947020B4 (de) * 1999-09-30 2006-02-23 Infineon Technologies Ag Kompensationsbauelement mit variabler Ladungsbilanz und dessen Herstellungsverfahren
JP4965756B2 (ja) * 2000-04-12 2012-07-04 株式会社東芝 半導体装置
EP1407476A4 (en) * 2000-08-08 2007-08-29 Advanced Power Technology MOS POWER DEVICE IN ASYMMETRIC CHANNEL
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
EP1276156A1 (en) * 2001-07-13 2003-01-15 Abb Research Ltd. High power bipolar transistor
US6819089B2 (en) 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
US6828609B2 (en) 2001-11-09 2004-12-07 Infineon Technologies Ag High-voltage semiconductor component
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
DE10316710B3 (de) * 2003-04-11 2004-08-12 Infineon Technologies Ag Verfahren zur Herstellung eines eine Kompensationsstruktur aufweisenden Halbleiteiterkörpers
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4082295B2 (ja) 2003-07-11 2008-04-30 トヨタ自動車株式会社 半導体装置
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
DE102004015921B4 (de) * 2004-03-31 2006-06-14 Infineon Technologies Ag Rückwärts sperrendes Halbleiterbauelement mit Ladungskompensation
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
GB0426412D0 (en) * 2004-12-02 2005-01-05 Koninkl Philips Electronics Nv Insulated gate field effect transistors
DE112006000832B4 (de) 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
JP4256901B1 (ja) * 2007-12-21 2009-04-22 株式会社豊田中央研究所 半導体装置
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8072027B2 (en) * 2009-06-08 2011-12-06 Fairchild Semiconductor Corporation 3D channel architecture for semiconductor devices
TWI418015B (zh) * 2010-05-13 2013-12-01 Great Power Semiconductor Corp 具有場效整流元件之功率半導體結構及其製造方法
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8633095B2 (en) 2011-06-30 2014-01-21 Infineon Technologies Austria Ag Semiconductor device with voltage compensation structure
US9318549B2 (en) * 2013-02-18 2016-04-19 Infineon Technologies Austria Ag Semiconductor device with a super junction structure having a vertical impurity distribution
US9166005B2 (en) 2013-03-01 2015-10-20 Infineon Technologies Austria Ag Semiconductor device with charge compensation structure
US9245754B2 (en) 2014-05-28 2016-01-26 Mark E. Granahan Simplified charge balance in a semiconductor device
US9349795B2 (en) 2014-06-20 2016-05-24 Infineon Technologies Austria Ag Semiconductor switching device with different local threshold voltage
US9293533B2 (en) 2014-06-20 2016-03-22 Infineon Technologies Austria Ag Semiconductor switching devices with different local transconductance
US9231049B1 (en) 2014-06-20 2016-01-05 Infineon Technologies Austria Ag Semiconductor switching device with different local cell geometry
CN105895684B (zh) * 2015-10-16 2018-12-28 苏州能讯高能半导体有限公司 一种半导体器件及其制造方法
US10103140B2 (en) * 2016-10-14 2018-10-16 Alpha And Omega Semiconductor Incorporated Switch circuit with controllable phase node ringing

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
DE3224618A1 (de) * 1982-07-01 1984-01-05 Siemens AG, 1000 Berlin und 8000 München Igfet mit ladungstraegerinjektion
US4639762A (en) * 1984-04-30 1987-01-27 Rca Corporation MOSFET with reduced bipolar effects
EP0199293B2 (en) * 1985-04-24 1995-08-30 General Electric Company Insulated gate semiconductor device
US5338693A (en) * 1987-01-08 1994-08-16 International Rectifier Corporation Process for manufacture of radiation resistant power MOSFET and radiation resistant power MOSFET
JPH0687504B2 (ja) * 1988-04-05 1994-11-02 株式会社東芝 半導体装置
US5095343A (en) * 1989-06-14 1992-03-10 Harris Corporation Power MOSFET
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US5654562A (en) * 1995-03-03 1997-08-05 Motorola, Inc. Latch resistant insulated gate semiconductor device
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
KR100206555B1 (ko) * 1995-12-30 1999-07-01 윤종용 전력용 트랜지스터
EP0879481B1 (de) * 1996-02-05 2002-05-02 Infineon Technologies AG Durch feldeffekt steuerbares halbleiterbauelement
DE19705276A1 (de) * 1996-12-06 1998-08-20 Semikron Elektronik Gmbh IGBT mit Trench-Gate-Struktur
JP3329707B2 (ja) * 1997-09-30 2002-09-30 株式会社東芝 半導体装置

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Publication number Publication date
KR19990072966A (ko) 1999-09-27
DE19808348C1 (de) 1999-06-24
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