CN101299438A - 一种半导体结构 - Google Patents
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Abstract
本发明提供一种半导体结构。一第一高压N阱区埋藏于一基底中。一P型埋藏层水平邻接第一高压N阱区。一第二高压N阱区位于第一高压N阱区上。一高压P阱区位于P型埋藏层上方。一绝缘区位于第二高压N阱区的顶部表面。一栅极电介质从高压P阱区上方延伸至第二高压N阱区上方，其中部分的栅极电介质是位于绝缘区上方。一栅电极位于栅极电介质上。
Description
技术领域
本发明涉及一种半导体元件，且特别涉及一种金属氧化物半导体(metaloxide semiconductor，以下可简称MOS)元件，特别是一种高压MOS元件结构及其制造方法。
背景技术
高压金属氧化物半导体(high voltage metal oxide semiconductor，以下可简称HVMOS)元件广泛的应用于许多电子元件，例如微处理器(CPU)的电源供应、电源管理(power management)系统和交流/直流转换器等。
图1揭示传统的高压金属氧化物半导体元件2，其包括栅极氧化层10、位于栅极氧化层10上的栅电极12、位于高压N阱(high voltage n well，以下可简称HVNW，且也可称为漂移区)中的漏极区4和位于高压P阱(highvoltage p well，以下可简称HVPW)中的源极区6。场氧化层8将漏极区4和栅电极12分隔，因此可施加高数值的源极至栅极电压。
高压金属氧化物半导体(HVMOS)元件的两个重要参数为击穿电压和导通电阻，在设计高压金属氧化物半导体元件2时，主要目标为增加击穿电压和降低导通电阻。一般来说，可通过增加漏极区4和栅电极12间的距离，改进高压金属氧化物半导体元件2的击穿电压，然而，其会增加高压金属氧化物半导体元件2的尺寸。另外，可通过降低漂移区(HVNW)中的掺杂浓度，增加高压金属氧化物半导体元件2的击穿电压。然而，增加高压金属氧化物半导体元件2的尺寸会导致较大的耗能，减少掺杂浓度会导致增加导通电阻。
图2揭示另一减少导通电阻的公知结构，此结构除了形成预先漂移区(pre-HVNW)于漂移区(HVNW)下面外，类似图1的结构。一般来说，在形成图2所示的高压金属氧化物半导体时，提供一基底9，且于基底9表面掺杂形成预先漂移区(pre-HVNW)。接着进行一外延生长工艺，以形成一外延层，其中于外延层中掺杂适当的掺杂物形成高压N阱(HVNW)和高压P阱(HVPW)。预先漂移区(pre-HVNW)的电阻是和高压N阱(HVNW)的电阻并联，因此，可减小高压金属氧化物半导体元件2的导通电流。
然而，图2所示的高压金属氧化物半导体元件2存在一些缺点：预先漂移区(pre-HVNW)是用作寄生双载子晶体管(parasitic bipolar junctiontransistor，以下可简称BJT)14的集电结构(collector)。寄生双载子晶体管14的基极电阻器18是位于起始基底和外延层中，其中起始基底和外延层均具有低掺杂浓度。因此，基极电阻器18具有高的电阻，而此高的电阻会导致于寄生双载子晶体管14基础施加不预期高电压，所以寄生双载子晶体管14很容易被开启，因而降低MOS元件的击穿电压。
发明内容
根据上述问题，本发明提供一种高压金属氧化物半导体元件及其制作方法，具有高击穿电压和低导通电阻。
本发明提供一种半导体结构。一第一高压N阱区埋藏于一基底中。一P型埋藏层水平邻接第一高压N阱区。一第二高压N阱区位于第一高压N阱区上。一高压P阱区位于P型埋藏层上方。一绝缘区位于第二高压N阱区的顶部表面。一栅极电介质从高压P阱区上方延伸至第二高压N阱区上方，其中部分的栅极电介质是位于绝缘区上方。一栅电极位于栅极电介质上。
本发明提供一种半导体结构。一第一高压N阱区从半导体基底的顶部表面延伸入半导体基底中。一P型埋藏层从半导体基底的顶部表面延伸入半导体基底中，其中P型埋藏层邻接第一高压N阱区。一外延层位于半导体基底上，外延层包括一第二高压N阱区和一高压P阱区，其中第二高压N阱区位于第一高压N阱区上，且从外延层的顶部表面延伸至外延层的底部表面，一高压P阱区位于P型埋藏层上方，且从外延层的顶部表面延伸入外延层中。一绝缘区位于外延层的顶部表面，且大体上位于第二高压N阱区中。一栅极电介质从高压P阱区上方延伸至第二高压N阱区上方，其中部分的栅极电介质是位于绝缘区上方。一栅电极位于栅极电介质上。
本发明提供一种半导体结构。一第一高压N阱区从基底的顶部表面延伸入一基底中。一第二高压N阱区从基底的顶部表面延伸入基底中。一P型埋藏层埋藏于基底中，且仅邻接第一高压N阱区和第二高压N阱区的下部部分，其中第一高压N阱区和第二高压N阱区分别位于P型埋藏层的两侧。一高压P阱区位于P型埋藏层上方。一绝缘层位于基底的顶部表面。一栅极电介质从高压P阱区上方延伸至第二高压N阱区上方，其中部分的栅极电介质位于绝缘区上方。一栅电极位于栅极电介质上。一源极/漏极区位于第一高压N阱区中，且位于绝缘区相对栅极电介质的另一侧。
附图说明
图1显示传统的高压金属氧化物半导体元件。
图2显示传统包括预先高压N阱区的高压金属氧化物半导体元件。
图3～图10显示非对称高压金属氧化物半导体元件中介工艺的剖面图。
图11显示一对称高压金属氧化物半导体元件。
其中，附图标记说明如下：
HVNW～高压N阱区；
HVPW～高压P阱区；
Pre-HVNW～预先高压N阱区；
2～高压金属氧化物半导体元件；4～漏极区；
6～源极区；8～场氧化层；
10～栅极氧化层；12～栅电极；
14～寄生双载子晶体管；18～基极电阻器；
20～基底；22～光致抗蚀剂；
24～预先高压N阱区；26～预先高压N阱区；
28～光致抗蚀剂；30～P型埋藏层；
32～外延层；36～高压N阱区；
38～高压N阱区；40～高压P阱区；
42～P型外延区/外延层部分；44～掩模层；
46～绝缘区；48～光致抗蚀剂；
50～P型重掺杂接触区；52～栅极介电层；
54～栅电极；56～间隙壁；
60～光致抗蚀剂；62～N型(N+)漏极区；
64～N型(N+)源极区；68～高压金属氧化物半导体元件；
72～寄生双载子晶体管；102～高压N阱区；
106～高压P阱区；108～预先高压N阱区；112～P型埋藏层。
具体实施方式
以下详细讨论本发明优选实施例的制造和使用，然而，根据本发明的概念，其可包括或运用于更广泛的技术范围。须注意的是，实施例仅用以揭示本发明制造和使用的特定方法，并不用以限定本发明。
以下以图3至图10描述本发明的实施例，并于其后讨论实施例的变化。在本发明的各实施例中，类似的单元使用相同的标号。
请参照图3，提供一基底20，基底20优选为半导体材料组成，例如Si或SiGe。基底20为轻掺杂P型掺杂物，P型掺杂物浓度较佳约小于1E+15/cm3。
于基底20上形成光致抗蚀剂22，且使用光刻技术图形化光致抗蚀剂。接着，注入N型掺杂物，以形成高压N阱区(HVNW)24、26。在本发明的描述中，由于高压N阱区(HVNW)24、26是在形成外延层之前形成，其被称为预先高压N阱区(pre-HVNW)，预先高压N阱区24也可称为漂移区24。预先高压N阱区24、26可掺杂磷、锑和/或砷，以中和基底20中的P型掺杂物，且将掺杂区转换成N型。在注入之后，预先高压N阱区24、26的掺杂浓度较佳约为6E+14/cm3～6E+15/cm3，然后移除光致抗蚀剂22。
接着，请参照图4，形成光致抗蚀剂28，覆盖预先高压N阱区24、26。注入P型掺杂物(较佳包括硼、铟或其组合)，形成P型埋藏层(p typed buriedlayer，以下可简称PBL)30。P型埋藏层(PBL)30较佳邻近预先高压N阱区24、26。虽然图4揭示P型埋藏层的厚度和预先高压N阱区的厚度相当，P型埋藏层30的厚度可大于或小于预先高压N阱区24、26的厚度。在一示范的实施例中，P型埋藏层30的厚度约介于6000nm～8000nm之间。P型埋藏层30的掺杂浓度较佳约大于预先高压N阱区24、26的掺杂浓度，且更佳约大于预先高压N阱区24、26的掺杂浓度的两倍。在一示范的实施例中，P型埋藏层30的掺杂浓度约为8.0E+15/cm3～1.5E+16/cm3；在注入后，移除光致抗蚀剂28。
图5揭示于基底20的顶部表面形成外延层32。在优选实施例中，外延层32包括硅。在外延生长时，其较佳同环境掺杂低掺杂浓度的P型掺杂物。在一示范的实施例中，外延层32的掺杂浓度约为1E+12/cm3～1E+13/cm3。此外，外延层32的掺杂浓度较佳小于基底20的掺杂浓度(外延层的掺杂浓度可等于或大于基底的掺杂浓度)。外延层32的厚度较佳约为6000nm～7000nm。
图6揭示形成高压N阱区(HVNW)36、38和高压P阱区(HVPW)40，注入N型掺杂物形成高压N阱区36、38，以使用形成预先高压N阱区(pre-HVNW)24、26相同的掩模较佳。高压N阱区36、38的厚度至少和外延层32的厚度相等，如此高压N阱区36邻接预先高压N阱区24，且高压N阱区38邻接预先高压N阱区26。在一示范的实施例中，高压N阱区36、38的掺杂浓度约为9E+15/cm3～1.2E+16/cm3。
较佳高压P阱区40是由使用P型埋藏层30相同的掩模形成，注入P型掺杂物形成。在一实施例中，高压P阱区40的厚度小于外延层32的厚度，因此高压P阱区40和P型埋藏层30间保留外延层32的部分42。在另一实施例中，高压P阱区40的厚度等同(或大于)外延层32的厚度，如此高压P阱区40邻接P型埋藏层30，且高压P阱区和P型埋藏层不存在剩余的外延区42。在一示范的实施例中，高压P阱区40的掺杂浓度约为1.5E+15/cm3～1.5E+16/cm3。高压P阱区40的掺杂浓度和P型埋藏层的掺杂浓度的比例较佳约小于1.0，更佳约小于0.7。
由于预先高压N阱区24、26和P型埋藏层30是通过注入基底20形成，P型埋藏层30的顶部表面大体上和预先高压N阱区24、26的顶部表面同一水平。然而，若使用其它的制作方法，P型埋藏层30的顶部表面可高于或低于预先高压N阱区24、26的顶部表面。举例来说，P型埋藏层30的顶部表面可高于预先高压N阱区24、26的顶部表面，且可直接接触高压P阱区40。
图7A和图7B揭示形成绝缘区46，其位于高压N阱区36的表面，且可稍微延伸入高压P阱区40中。在一实施例中，如图7A所示，毯覆性的形成掩模层44(由氮化硅所组成较佳)，然后图形化掩模层44，形成一开口。接着进行一氧化工艺，形成一穿过开口的绝缘区46(也可称为场氧化层)。在另一实施例中，如图7B所示，绝缘区46是采用以下方法形成：于高压N阱区36中形成一凹槽，于凹槽中填满介电材料(例如氧化硅或高密度等离子体氧化物HDP)，进行化学机械研磨工艺，以将介电材料的表面平坦化，形成的绝缘区46为浅沟槽绝缘(STI)区。
请参照图8，形成一光致抗蚀剂48且将光致抗蚀剂图形化，以于其中形成一开口。进行P型掺杂物注入，于高压P阱区40中形成P型重掺杂(P+)接触区50。P型重掺杂接触区50较佳包括硼和/或其它P型掺杂物，且其重掺杂的浓度约大于1020/cm3。在上述的实施例中，重掺杂是指掺杂浓度约大于1020/cm3，然而，熟悉此技术的技术人员可了解重掺杂是一技术术语，其可依特定元件形态、技术时代、最小特征尺寸或类似的因素决定。因此上述的术语是由应用的技术诠释，非由说明书中的实施例限定。P型重掺杂接触区50用作P型区40、42、30和基底20的接触。然后移除光致抗蚀剂48。
图9揭示形成栅极介电层52、栅电极54和间隙壁56。如此技术人员所熟知的，栅极介电层52较佳包括氧化硅，但栅极介电层也可包括其它介电材料，例如氮化硅、碳化硅、氮氧化硅、上述的组合或上述的堆叠层。栅电极54较佳为掺杂的多晶硅所组成，本发明不限于此，栅电极另可为其它导电材料所组成，例如金属、金属氮化物或金属硅化物。较佳栅极间隙壁56是由以下方法形成：毯覆性的形成一介电材料，从水平表面移除不预期的部分。形成栅极介电层52、栅电极54和栅极间隙壁56的详细步骤为此技术领域所熟知，因此在此不描述。栅电极54的侧壁边缘较佳位于绝缘区46上方。
另外，P+接触区50可在形成栅极介电层52、栅电极54和栅极间隙壁56前形成，其工艺步骤也为此技术人士所熟知，在此不详细描述。
请参照图10，形成且图形化一光致抗蚀剂60。注入N型掺杂物，于高压N阱区36中形成重掺杂N型(N+)漏极区62，且于高压P阱区40中形成N+源极区64，因此形成HVNMOS元件68。N型掺杂物可包括磷和/或砷，其掺杂浓度约大于1020/cm3。在注入后移除光致抗蚀剂60。由于栅电极54和N+漏极区62分开，因此可施加高电压。
以上所描述的实施例为非对称结构，其中源极区和漏极区位于不同形态的高电压阱区中。图11揭示一具有对称结构的HVNMOS的实施例，其中HVNMOS的源极区和漏极区有大体上对称的结构。类似于图10所示的实施例，一P型埋藏层112形成于高压P阱区106下方，而预先高压N阱区108形成于高压N阱区102下方。工艺步骤实质上和上述章节所讨论的工艺步骤相同。
请再参照图10，高压金属氧化物半导体元件68包括一寄生双载子晶体管(B打)72，寄生双载子晶体管72的集极包括高压N阱区36和预先高压N阱区24，寄生双载子晶体管72的基极包括基底20、P型埋藏层30和高压P阱区40，且可能包括P型外延区42。寄生双载子晶体管的射极包括N+源极区64。由于P型埋藏层30具有高掺杂浓度，寄生双载子晶体管72的基极阻抗显著的减少，因此很难开启寄生双载子晶体管72，据此增加高压金属氧化物半导体元件68的击穿电压。
在一测试范例元件的实验中，以形成具有图10所示结构为第一范例元件。除了未形成P型埋藏层30，第二范例元件类似图10所示结构的第一范例元件。实验发现第一范例元件的开启击穿电压约为95V，其相较于第二范例元件的开启击穿电压60V改进约60％，而关闭击穿电压约改进22％。此外，仿真结果显示本发明上述实施例的漏极62和源极64间的导通电阻(Rdson)是较传统不具有P型埋藏层30和预先高压N阱区24、26的高压金属氧化半导体元件改进。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何熟悉此技术领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来说，内连接可有不同的结构，或根据本发明可制作出其它的半导体元件。另外，本发明可采用上述不同的材料，因此，本发明的保护范围，当视后附的权利要求书为准。
Claims (15)
1.一种半导体结构，包括：
一基底；
一第一高压N阱区，埋藏于该基底中；
一P型埋藏层，水平邻接该第一高压N阱区；
一第二高压N阱区，位于该第一高压N阱区上；
一高压P阱区，位于该P型埋藏层上方；
一绝缘区，位于该第二高压N阱区的顶部表面；
一栅极电介质，从该高压P阱区上方延伸至该第二高压N阱区上方，其中部分的栅极电介质是位于该绝缘区上方；及
一栅电极，位于该栅极电介质上。
2.如权利要求1所述的半导体结构，其中该P型埋藏层的掺杂浓度高于该第一高压N阱区的掺杂浓度。
3.如权利要求2所述的半导体结构，其中该P型埋藏层的掺杂浓度大体上高于两倍该第一高压N阱区的掺杂浓度。
4.如权利要求1所述的半导体结构，还包括一P型区，位于该P型埋藏层和该高压P阱区间，其中该P型区的掺杂浓度低于该P型埋藏层和该高压P阱区的掺杂浓度。
5.如权利要求1所述的半导体结构，其中该P型埋藏层邻接该高压P阱区。
6.如权利要求1所述的半导体结构，其中该高压P阱区和该P型埋藏层是位于该栅电极下，且其中该半导体结构还包括：
一第三高压N阱区，邻接该P型埋藏层，其中该第三高压N阱区是位于该P型埋藏层相对该第一高压N阱区的另一侧边；
一第四高压N阱区，位于该第三高压N阱区上；
一另外绝缘层，位于该第四高压N阱区的表面，其中该栅极电介质延伸至部分该另外绝缘层上方；
一漏极区，位于该第二高压N阱区中；及
一源极区，位于该第四高压N阱区中，其中该漏极区和该源极区是重掺杂N型掺杂物。
7.如权利要求1所述的半导体结构，还包括一重掺杂的P型接触区，位于该高压P阱区中。
8.一种半导体结构，包括：
一半导体基底；
一第一高压N阱区，从该半导体基底的顶部表面延伸入该半导体基底中；
一P型埋藏层，从该半导体基底的顶部表面延伸入该半导体基底中，其中该P型埋藏层邻接该第一高压N阱区；
一外延层，位于该半导体基底上，该外延层包括：
一第二高压N阱区，位于该第一高压N阱区上，其中该第二高压N阱区从该外延层的顶部表面延伸至该外延层的底部表面；及
一高压P阱区，位于该P型埋藏层上方，其中该高压P阱区从该外延层的顶部表面延伸入该外延层中；
一绝缘区，位于该外延层的顶部表面，且大体上位于该第二高压N阱区中；
一栅极电介质，从该高压P阱区上方延伸至该第二高压N阱区上方，其中部分的栅极电介质是位于该绝缘区上方；及
一栅电极，位于该栅极电介质上。
9.如权利要求8所述的半导体结构，其中该P型埋藏层的掺杂浓度高于该第一高压N阱区的掺杂浓度。
10.如权利要求8所述的半导体结构，还包括一P型区，位于该P型埋藏层和该高压P阱区间，其中该P型区的掺杂浓度低于该P型埋藏层和该高压P阱区的掺杂浓度。
11.一种半导体结构，包括：
一基底；
一第一高压N阱区，从该基底的顶部表面延伸入该基底中；
一第二高压N阱区，从该基底的顶部表面延伸入该基底中；
一P型埋藏层，埋藏于该基底中，且仅邻接该第一高压N阱区和该第二高压N阱区的下部部分，其中该第一高压N阱区和该第二高压N阱区分别位于该P型埋藏层的两侧；
一高压P阱区，位于该P型埋藏层上方；
一绝缘层，位于该基底的顶部表面；
一栅极电介质，从该高压P阱区上方延伸至该第二高压N阱区上方，其中部分的栅极电介质是位于该绝缘区上方；
一栅电极，位于该栅极电介质上；及
一源极/漏极区，位于该第一高压N阱区中，且位于该绝缘区相对该栅极电介质的另一侧。
12.如权利要求11所述的半导体结构，其中该P型埋藏层的掺杂浓度高于部分该基底的掺杂浓度，且部分该基底是位于该第一高压N阱区下。
13.如权利要求11所述的半导体结构，其中该P型埋藏层的掺杂浓度大体上高于两倍该第一和第二高压N阱区的掺杂浓度。
14.如权利要求11所述的半导体结构，其中部分该第二高压N阱区是位于该栅极电介质下，且其中该半导体结构还包括一位于该第二高压N阱区中的源极/漏极区。
15.如权利要求11所述的半导体结构，其中该栅极电介质不延伸至该第二高压N阱区，且该半导体结构还包括一位于该高压P阱区中的源极/漏极区。
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